半導(dǎo)體器件及其制造方法
【專利摘要】本發(fā)明提供了一種半導(dǎo)體器件及其制造方法。半導(dǎo)體器件包括具有由器件隔離層限定的有源區(qū)的基板。柵電極沿第一方向在有源區(qū)之上延伸，多個(gè)互連沿垂直于第一方向的第二方向在字線之上延伸。接觸墊設(shè)置在柵電極和多個(gè)互連之間并與柵電極和多個(gè)互連間隔開，當(dāng)從平面圖看時(shí)，該接觸墊在第一方向上延伸以交疊多個(gè)互連和有源區(qū)。下接觸插塞將接觸墊電連接到有源區(qū)。上接觸插塞將接觸墊電連接到多個(gè)互連之一。
【專利說(shuō)明】半導(dǎo)體器件及其制造方法

【技術(shù)領(lǐng)域】
[0001]此公開涉及半導(dǎo)體器件及其制造方法，更具體地，涉及具有改進(jìn)的可靠性和集成度(或集成密度)的三維半導(dǎo)體器件及其制造方法。

【背景技術(shù)】
[0002]半導(dǎo)體器件普遍地變得更高度集成，以便提供更高性能和更低成本。半導(dǎo)體器件的集成密度是影響半導(dǎo)體器件的成本的因素。通常，需要半導(dǎo)體器件的高集成密度或集成程度(集成度)。常規(guī)二維(2D)或平面存儲(chǔ)器件的集成程度主要由單位存儲(chǔ)單元占據(jù)的面積確定。因此，常規(guī)2D存儲(chǔ)器件的集成密度受到形成精細(xì)圖案的技術(shù)能力的很大影響。為了形成精細(xì)圖案需要極昂貴的設(shè)備，當(dāng)2D存儲(chǔ)器件的集成密度繼續(xù)增大時(shí)，存在技術(shù)和經(jīng)濟(jì)方面的考慮。


【發(fā)明內(nèi)容】

[0003]在此公開的實(shí)施方式為半導(dǎo)體器件提供了提高的可靠性和集成密度。
[0004]實(shí)施方式還提供了制造具有提高的可靠性和集成密度的半導(dǎo)體器件的方法。
[0005]在一個(gè)方面，一種半導(dǎo)體器件可以包括:基板，包括由器件隔離層限定的有源區(qū)；柵電極，在第一方向上在有源區(qū)之上延伸；多個(gè)互連，在垂直于第一方向的第二方向上在柵電極之上延伸；在第一方向上延伸的接觸墊；以及上接觸插塞和下接觸插塞。該接觸墊設(shè)置在柵電極和多個(gè)互連之間并與柵電極和多個(gè)互連間隔開，當(dāng)從平面圖看時(shí)，該接觸墊在第一方向上延伸以交疊多個(gè)互連和有源區(qū)。下接觸插塞將接觸墊電連接到有源區(qū)。上接觸插塞將接觸墊電連接到多個(gè)互連之一。
[0006]在一些實(shí)施方式中，接觸墊在第一方向上的長(zhǎng)度可以大于有源區(qū)在第一方向上的覽度。
[0007]在一些實(shí)施方式中，當(dāng)從平面圖看時(shí)，上接觸插塞可以與下接觸插塞橫向地間隔開。
[0008]在一些實(shí)施方式中，當(dāng)從平面圖看時(shí)，下接觸插塞可以與器件隔離層間隔開并且可以設(shè)置在有源區(qū)中。
[0009]在一些實(shí)施方式中，接觸墊的最小寬度可以大于下接觸插塞的最大寬度。接觸墊在第二方向上的寬度可以大于下接觸插塞在第二方向上的寬度。
[0010]在一些實(shí)施方式中，當(dāng)從平面圖看時(shí)，多個(gè)互連的每個(gè)可以交疊有源區(qū)。當(dāng)從平面圖看時(shí)，多個(gè)互連之一可以交疊有源區(qū)在第二方向上延伸的邊緣。
[0011]在一些實(shí)施方式中，有源區(qū)的寬度可以大于互連的節(jié)距。在不同的實(shí)施方式中，有源區(qū)的寬度可以大于或小于互連的節(jié)距的兩倍。
[0012]在一些實(shí)施方式中，半導(dǎo)體器件可以還包括:柵極接觸墊，設(shè)置在垂直視圖中柵電極的頂表面的高度與互連的底表面的高度之間，該柵極接觸墊在第一方向上延伸；柵極下接觸插塞，將柵電極電連接到柵極接觸墊；和柵極上接觸插塞，將柵極接觸墊電連接到多個(gè)互連之一。
[0013]在另一方面，一種半導(dǎo)體器件可以包括:基板，包括具有單元陣列結(jié)構(gòu)的單元陣列區(qū)和具有外圍邏輯結(jié)構(gòu)的外圍電路區(qū)；多個(gè)互連；接觸墊；下接觸插塞和上接觸插塞。該單元陣列結(jié)構(gòu)在基板上方具有第一高度，該外圍邏輯結(jié)構(gòu)具有小于第一高度的第二高度。該多個(gè)互連設(shè)置在外圍邏輯結(jié)構(gòu)之上并在單元陣列結(jié)構(gòu)之上延伸。接觸墊設(shè)置在外圍邏輯結(jié)構(gòu)的頂表面和多個(gè)互連的底表面之間，當(dāng)從平面圖看時(shí)，該接觸墊與部分的多個(gè)互連交疊。下接觸插塞將外圍邏輯結(jié)構(gòu)電連接到接觸墊。上接觸插塞將接觸墊電連接到多個(gè)互連之
O
[0014]在一些實(shí)施方式中，單元陣列結(jié)構(gòu)可以包括包含多個(gè)層疊電極的層疊結(jié)構(gòu)和穿透電極的垂直結(jié)構(gòu)。
[0015]在一些實(shí)施方式中，接觸墊的底表面可以設(shè)置在垂直結(jié)構(gòu)的頂表面的高度與外圍邏輯結(jié)構(gòu)的頂表面的高度之間。在一些實(shí)施方式中，接觸墊的頂表面可以與垂直結(jié)構(gòu)的頂表面基本共面。
[0016]在一些實(shí)施方式中，基板可以包括在外圍電路區(qū)中限定有源區(qū)的器件隔離層。外圍電路區(qū)可以包括:晶體管柵極信號(hào)線，在第一方向上在有源區(qū)之上延伸；以及源極區(qū)和漏極區(qū)，在外圍柵電極的相反側(cè)上。下接觸插塞可以連接到源極區(qū)或漏極區(qū)。
[0017]在一些實(shí)施方式中，多個(gè)互連可以在垂直于第一方向的第二方向上延伸，接觸墊可以在第一方向上延伸。接觸墊的長(zhǎng)度可以大于有源區(qū)在第一方向上的寬度。
[0018]在一些實(shí)施方式中，當(dāng)從平面圖看時(shí)，多個(gè)互連可以交疊有源區(qū)。
[0019]在一些實(shí)施方式中，當(dāng)從平面圖看時(shí)，上接觸插塞可以與下接觸插塞橫向地間隔開。
[0020]在一些實(shí)施方式中，當(dāng)從平面圖看時(shí)，下接觸插塞可以與器件隔離層間隔開并且可以設(shè)置在有源區(qū)中。
[0021]在一些實(shí)施方式中，單元陣列結(jié)構(gòu)可以包括:第一層疊結(jié)構(gòu)，包括垂直地層疊在基板上的多個(gè)第一電極；第二層疊結(jié)構(gòu)，包括垂直地層疊在第一層疊結(jié)構(gòu)上的多個(gè)第二電極；和垂直結(jié)構(gòu)，穿透第一層疊結(jié)構(gòu)和第二層疊結(jié)構(gòu)。
[0022]在一些實(shí)施方式中，該半導(dǎo)體器件可以還包括:設(shè)置在單元陣列區(qū)與外圍電路區(qū)之間的第一接觸區(qū)中的多個(gè)第一插塞，該第一插塞連接到第一電極；和設(shè)置在單元陣列區(qū)與第一接觸區(qū)之間的第二接觸區(qū)中的多個(gè)第二插塞，該第二插塞連接到第二電極。接觸墊的垂直高度可以小于多個(gè)第二插塞中至少一個(gè)的垂直高度并大于多個(gè)第二插塞中的至少另一個(gè)的垂直高度。
[0023]在一些實(shí)施方式中，接觸墊的頂表面可以與第一和第二插塞的頂表面以基本共面。
[0024]在另一方面，一種半導(dǎo)體器件，包括:基板；形成在包括源極區(qū)和漏極區(qū)的基板上的晶體管結(jié)構(gòu)，該源極區(qū)和漏極區(qū)在晶體管柵極控制信號(hào)線的相反側(cè)上；第一絕緣層，形成在晶體管結(jié)構(gòu)上方；形成在絕緣層上方的平行接觸墊的第一陣列；和下接觸插塞。晶體管柵極控制信號(hào)線在第一方向上平行于基板的頂表面延伸。第一陣列中的每個(gè)接觸墊具有在第一方向上的長(zhǎng)度、在垂直于第一方向的第二方向上的寬度、和在垂直于第一方向和第二方向的垂直方向上的高度。該長(zhǎng)度大于該寬度，該高度大于晶體管柵極控制信號(hào)線的垂直厚度。下接觸插塞將第一陣列的接觸墊之一電連接到源極區(qū)、漏極區(qū)或晶體管柵極控制信號(hào)線。
[0025]在一些實(shí)施方式中，接觸墊的高度可以大于互連的厚度。在一些實(shí)施方式中，接觸墊可以具有板形。
[0026]在一些實(shí)施方式中，晶體管結(jié)構(gòu)形成在基板中的由器件隔離層限定的第一有源區(qū)中，該第一有源區(qū)具有在第一方向上的寬度，陣列中的每個(gè)接觸墊的長(zhǎng)度大于第一有源區(qū)的寬度。
[0027]在一些實(shí)施方式中，該器件還包括:在基板中的第二有源區(qū)，在第一方向上與第一有源區(qū)間隔開第一距離；和形成在第二有源區(qū)上方的平行接觸墊的第二陣列。該第二陣列在第一方向上與第一陣列間隔開小于第一距離的第二距離，但是其他方面與第一陣列基本相同。
[0028]在另一方面，一種半導(dǎo)體器件的制造方法可以包括:提供包括單元陣列區(qū)和外圍電路區(qū)的基板；在外圍電路區(qū)的基板上形成外圍邏輯電路；在單元陣列區(qū)的基板上形成包括第一層疊結(jié)構(gòu)和第二層疊結(jié)構(gòu)的單元陣列結(jié)構(gòu)，該第一層疊結(jié)構(gòu)包括層疊在基板上的多個(gè)第一電極，該第二層疊結(jié)構(gòu)包括層疊在第一層疊結(jié)構(gòu)上的多個(gè)第二電極；形成覆蓋外圍邏輯結(jié)構(gòu)和單元陣列結(jié)構(gòu)的填充絕緣層；在填充絕緣層上執(zhí)行第一圖案化工藝以形成上接觸孔和外圍溝槽，該上接觸孔暴露出部分的第二電極，該外圍溝槽具有與外圍邏輯結(jié)構(gòu)間隔開的底表面；在填充絕緣層上執(zhí)行第二圖案化工藝以形成下接觸孔和外圍接觸孔，該下接觸孔暴露出部分的第一電極，該外圍接觸孔連接到外圍溝槽的底表面，該外圍接觸孔暴露出外圍邏輯結(jié)構(gòu)的一部分；和用導(dǎo)電材料填充上接觸孔、下接觸孔、外圍溝槽和外圍接觸孔。
[0029]在一些實(shí)施方式中，形成外圍邏輯結(jié)構(gòu)可以包括:在外圍電路區(qū)的基板中或基板上形成器件隔離層以限定有源區(qū)；形成橫過(guò)有源區(qū)并且在第一方向上延伸的外圍柵電極；和在外圍柵電極兩側(cè)處在有源區(qū)中形成源極摻雜區(qū)和漏極摻雜區(qū)。外圍接觸孔可以暴露出源極摻雜區(qū)和漏極摻雜區(qū)之一。
[0030]在一些實(shí)施方式中，外圍溝槽可以在第一方向上延伸，外圍溝槽的長(zhǎng)度可以大于有源區(qū)在第一方向上的寬度。
[0031]在一些實(shí)施方式中，用導(dǎo)電材料填充上接觸孔、下接觸孔、外圍溝槽和外圍接觸孔可以包括:在下接觸孔中分別形成弟一插塞；在上接觸孔中分別形成弟_■插塞；在外圍接觸孔中形成下接觸插塞；和在外圍溝槽中形成接觸墊。接觸墊的頂表面可以與第一插塞和第二插塞的頂表面基本共面。
[0032]在一些實(shí)施方式中，該方法可以還包括:在形成下接觸插塞和接觸墊之后，形成多個(gè)互連，該多個(gè)互連設(shè)置在外圍邏輯結(jié)構(gòu)之上并且延伸到單元陣列結(jié)構(gòu)上。互連之一可以電連接到接觸墊。

【專利附圖】

【附圖說(shuō)明】
[0033]圖1為示出根據(jù)一些實(shí)施方式的半導(dǎo)體器件的一部分的平面圖；
[0034]圖2是沿線Ι-Γ和ΙΙ-ΙΓ獲得的圖1的實(shí)施方式的截面圖；
[0035]圖3是示出圖1和2所示的實(shí)施方式的部分的透視圖；
[0036]圖4和5是示出根據(jù)其他實(shí)施方式的半導(dǎo)體器件的特征的平面圖；
[0037]圖6是示出根據(jù)其他實(shí)施方式的半導(dǎo)體器件的一部分的平面圖；
[0038]圖7是沿圖6的線Ι-Γ獲得的截面圖；
[0039]圖8是示出根據(jù)一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的部件的示意圖；
[0040]圖9是示出存儲(chǔ)單元陣列實(shí)施方式和用于圖8的實(shí)施方式的相關(guān)電路的示意框圖；
[0041]圖1OA和1B是電路圖，示出適合于圖8和9的實(shí)施方式使用的存儲(chǔ)單元陣列實(shí)施方式的細(xì)節(jié)；
[0042]圖11A、1 IBUlC和IlD是根據(jù)實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的單元陣列的透視圖；
[0043]圖12是示出根據(jù)一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的部分的平面圖；
[0044]圖13是沿圖12的線Ι-Γ、ΙΙ-ΙΓ和ΙΙΙ-Ι?Γ獲得的截面圖，以示出根據(jù)半導(dǎo)體存儲(chǔ)器件的實(shí)施方式；
[0045]圖14至18是沿圖12的線Ι-Γ、ΙΙ-ΙΓ和ΙΙΙ-Ι?Γ獲得的截面圖，示出半導(dǎo)體存儲(chǔ)器件的替代實(shí)施方式；
[0046]圖19至29是沿圖12的線H，、11-11，和111-111，獲得的截面圖，以示出用于制造根據(jù)一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的方法；
[0047]圖30和31是示出根據(jù)其他實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的截面圖；
[0048]圖32是示出根據(jù)實(shí)施方式的存儲(chǔ)系統(tǒng)的示例的示意框圖；
[0049]圖33是示出根據(jù)實(shí)施方式的存儲(chǔ)卡的示例的示意框圖；和
[0050]圖34是示出根據(jù)實(shí)施方式的信息處理系統(tǒng)的示例的示意框圖。

【具體實(shí)施方式】
[0051]現(xiàn)在將參考附圖在下文更充分地描述實(shí)施方式，在附圖中示出示范實(shí)施方式。通過(guò)以下的示范實(shí)施方式，優(yōu)點(diǎn)和特征以及實(shí)現(xiàn)它們的方法將變得明顯。然而，應(yīng)當(dāng)注意，在此公開和主張的發(fā)明不限于以下的示范實(shí)施方式，而是可以以各種形式實(shí)施。
[0052]為了提供實(shí)施方式的簡(jiǎn)潔描述，在說(shuō)明書中可能沒(méi)有描述實(shí)際實(shí)施的所有特征。在任意這樣的實(shí)際實(shí)施的開發(fā)中，在任意工程項(xiàng)目中，可以做出具體實(shí)施決定以實(shí)現(xiàn)工程或設(shè)計(jì)目標(biāo)，諸如符合有關(guān)工藝、有關(guān)系統(tǒng)和有關(guān)商業(yè)的限制，這可在不同實(shí)施之間改變。雖然開發(fā)和實(shí)施可能復(fù)雜且費(fèi)時(shí)，對(duì)于具有本公開益處的普通技術(shù)人員而言，這仍然將是設(shè)計(jì)、生產(chǎn)和制造的常規(guī)工作。
[0053]在附圖中，實(shí)施方式不限于在此提供的具體示例，并且可能為了清楚而被夸大。例如，為了清楚，可以夸大層和區(qū)域的尺寸和相對(duì)尺寸。相同的附圖標(biāo)記通篇涉及相同的元件。
[0054]隨著理解本發(fā)明實(shí)體，根據(jù)此處描述的不同實(shí)施方式的器件及其形成方法可在諸如集成電路的微電子器件中實(shí)現(xiàn)，其中根據(jù)在此描述的不同實(shí)施方式的多個(gè)器件集成到相同的微電子器件中。因此，此處示出的任意截面圖可在微電子器件中沿兩個(gè)不同方向(其不必正交)復(fù)制。因此，實(shí)施根據(jù)此處描述的不同實(shí)施方式的器件的微電子器件的平面圖可基于微電子器件的功能而包括處于陣列和/或二維圖案形式的多個(gè)器件。
[0055]根據(jù)微電子器件的功能，根據(jù)此處描述的不同實(shí)施方式的器件可夾置在其他器件當(dāng)中。此外，根據(jù)此處描述的不同實(shí)施方式的微電子器件可在正交于上述兩個(gè)不同方向的第三方向上復(fù)制，從而提供三維集成電路。
[0056]因此，此處示出的截面圖為在平面圖中沿兩個(gè)不同方向延伸和/或在透視圖中沿三個(gè)不同方向延伸的根據(jù)此處描述的不同實(shí)施方式的多個(gè)器件提供支持。例如，當(dāng)單個(gè)有源區(qū)在器件/結(jié)構(gòu)的截面圖中示出時(shí)，該器件/結(jié)構(gòu)可包括多個(gè)有源區(qū)和在其上的晶體管結(jié)構(gòu)(或存儲(chǔ)單元結(jié)構(gòu)、柵極結(jié)構(gòu)等，在適當(dāng)?shù)那闆r下)，這將通過(guò)該器件/結(jié)構(gòu)的平面圖說(shuō)明。
[0057]在此使用的術(shù)語(yǔ)僅用于描述具體的實(shí)施方式而不旨在限制發(fā)明。如這里所用的，單數(shù)術(shù)語(yǔ)“一”和“該”旨在也包括復(fù)數(shù)形式，除非上下文清楚地指示另外的意思。這里所用的術(shù)語(yǔ)“和/或”包括相關(guān)列舉項(xiàng)目的一個(gè)或更多的任何和所有組合?？梢岳斫猱?dāng)元件被稱為“連接到”或“聯(lián)接到”另一元件時(shí)，它可以直接連接到或聯(lián)接到另一元件，或者可以存在中間的元件。
[0058]類似地，可以理解當(dāng)元件諸如層、區(qū)域或基板被稱為在另一元件“上”時(shí)，它可以直接在其他元件上或可以存在中間的元件。相反，術(shù)語(yǔ)“直接”意謂著沒(méi)有中間元件存在?？梢赃M(jìn)一步理解當(dāng)在此使用時(shí)術(shù)語(yǔ)“包括”和/或“包含”說(shuō)明所述特征、整體、步驟、操作、元件和/或組分的存在，但是不排除存在或添加一個(gè)或更多其他特征、整體、步驟、操作、元件、組分和/或其組。
[0059]在這里為了描述的方便，可以使用空間相對(duì)術(shù)語(yǔ)，諸如“下面”、“下方”、“下”、“上方”、“上”等，來(lái)描述一個(gè)元件或特征和其他元件或特征如圖中所示的關(guān)系。可以理解空間相對(duì)術(shù)語(yǔ)旨在包含除了在圖中所繪的方向之外的器件在使用或操作中的不同方向。例如，如果在圖中的器件被翻轉(zhuǎn)，被描述為在其他元件或特征的“下方”或“下面”的元件則應(yīng)取向在所述其他元件或特征的“上方”。因此，術(shù)語(yǔ)“下方”可以包含下方和上方兩個(gè)方向。器件也可以有其它取向(旋轉(zhuǎn)90度或其它取向)且相應(yīng)地解釋這里所使用的空間相對(duì)描述語(yǔ)。
[0060]此外，如這里所用的這些空間相對(duì)術(shù)語(yǔ)諸如“上方”和“下方”具有一般的寬泛涵義一例如，元件A可以在元件B上方，即使在俯視該兩個(gè)元件時(shí)它們之間沒(méi)有交疊(就像在空中的某物大體在地面上的某物上方，即使沒(méi)有直接在其上方)。
[0061]如這里所用的術(shù)語(yǔ)諸如“相同”、“平面”或“共面”當(dāng)涉及取向、布局、位置、形狀、尺寸、數(shù)量或其它計(jì)量時(shí)未必意味為精確相同的布局、位置、形狀、尺寸、數(shù)量或其他計(jì)量，而是旨在涵蓋因例如制造工藝導(dǎo)致可能發(fā)生的允許誤差之內(nèi)的幾乎相同的取向、布局、位置、形狀、尺寸、數(shù)量或其它計(jì)量。
[0062]另外，將通過(guò)理想化示范性視圖描述實(shí)施方式。因此，示范性視圖的形狀可以根據(jù)制造技術(shù)和/或公差而改變。實(shí)施不限于示范性視圖中示出的具體形狀，而是可以包括根據(jù)制造工藝可能產(chǎn)生的其他形狀。這樣，可以預(yù)期由于例如制造技術(shù)和/或公差引起的圖示的形狀的變化。因此，示范實(shí)施例不應(yīng)解釋為限于這里所示的區(qū)域的形狀，而是旨在包括由于例如制造引起的形狀的偏離。例如，示出為矩形的蝕刻區(qū)域典型地將具有修圓或彎曲的特征。因此，圖中示出的區(qū)域本質(zhì)上是示意性的且它們的形狀不旨在示出器件的區(qū)域的實(shí)際形狀且不旨在限制示例實(shí)施方式的范圍。
[0063]可以理解雖然術(shù)語(yǔ)第一、第二、第三等可以用于此來(lái)描述各種元件，但這些元件應(yīng)不受這些術(shù)語(yǔ)限制。這些術(shù)語(yǔ)只用于區(qū)分一個(gè)元件與其他元件。因此，以下討論的第一元件可以被稱為第二元件，而不背離本發(fā)明的教導(dǎo)。此處解釋和示出的示范實(shí)施方式包括它們的互補(bǔ)對(duì)應(yīng)物。
[0064]除非另有界定，這里使用的所有術(shù)語(yǔ)(包括技術(shù)和科學(xué)術(shù)語(yǔ))具有本公開所屬領(lǐng)域的普通技術(shù)人員共同理解的相同的意思。還可以理解諸如那些在通用詞典中定義的術(shù)語(yǔ)應(yīng)解釋為與在相關(guān)技術(shù)和/或本申請(qǐng)的背景中的它們的涵義一致的涵義，而不應(yīng)解釋為理想化或過(guò)度正式的意義，除非在這里明確地如此界定。
[0065]圖1為示出根據(jù)一些實(shí)施方式的半導(dǎo)體器件的一部分的平面圖。圖2是沿圖1的線Ι-Γ和ΙΙ-ΙΓ截取的截面圖，圖3是透視圖。
[0066]參考圖1、2和3，柵電極23可設(shè)置在包括由器件隔離層11限定的有源區(qū)ACT的半導(dǎo)體基板10上。
[0067]半導(dǎo)體基板10例如可以是體硅基板、絕緣體上硅(SOI)基板、鍺基板、絕緣體上鍺(GOI)基板、硅鍺基板、或包括通過(guò)執(zhí)行選擇性外延生長(zhǎng)(SEG)工藝獲得的外延層的基板。
[0068]溝槽可形成在半導(dǎo)體基板10中，然后可用絕緣材料填充，由此形成器件隔離層11。器件隔離層11可以包括諸如氧化物、氮化物和/或氮氧化物的材料。有源區(qū)ACT可以是半導(dǎo)體基板10的一部分。有源區(qū)ACT可包括摻雜有η型或P型摻雜劑的摻雜劑阱(未示出)。
[0069]柵電極23是晶體管柵極控制信號(hào)線的實(shí)例，其可形成在半導(dǎo)體基板10上，柵絕緣層在柵電極23與半導(dǎo)體基板10之間。柵電極23橫過(guò)有源區(qū)ACT并在平行于基板10的頂表面的第一方向Dl上延伸。柵電極23可包括或可以是摻雜多晶硅線，或由例如具有比摻雜多晶硅高的功函數(shù)的導(dǎo)電材料形成。例如，具有適當(dāng)?shù)母吖瘮?shù)的導(dǎo)電材料可以包括以下中的一個(gè)或多個(gè):金屬(例如，鎢和/或鑰)、導(dǎo)電金屬氮化物(例如，鈦氮化物、鉭氮化物、鎢氮化物和/或鈦鋁氮化物)、和金屬硅化物(例如，鎢硅化物)。柵絕緣層可以包括氧化物、氮化物、氮氧化物和/或高k介電材料(例如，絕緣金屬氧化物，諸如鉿氧化物和/或鋁氧化物)。
[0070]源極和漏極摻雜區(qū)21和22可形成在有源區(qū)ACT中、在柵電極23側(cè)部處。源極和漏極摻雜區(qū)21和22可摻雜有與有源區(qū)ACT的摻雜劑的導(dǎo)電類型不同的摻雜劑。
[0071]多個(gè)互連ICLl至ICL5可設(shè)置在柵電極23上方。多個(gè)互連ICLl至ICL5在垂直于第一方向Dl的第二方向D2上彼此平行延伸。在一些實(shí)施方式中，當(dāng)從平面圖觀察時(shí)，部分的第一至第五互連ICLl至ICL5可設(shè)置為與有源區(qū)ACT交疊。第一至第五互連ICLl至ICL5可以以相同的間隔設(shè)置在柵電極23上方。第一至第五互連ICLl至ICL5的節(jié)距P (SP，一個(gè)互連的寬度與兩個(gè)互連之間的距離之合)說(shuō)明性地為等間隔的，其小于有源區(qū)ACT的覽度LI。
[0072]第一、第二和第三接觸墊CP1、CP2和CP3設(shè)置在柵電極23的頂表面在基板上方的高度與多個(gè)互連ICLl至ICL5的底表面在基板上方的高度之間，如圖2的垂直視圖可見(jiàn)。第一至第三接觸墊CP1、CP2和CP3在第一方向Dl上延伸并在第二方向D2上彼此橫向地間隔開。第一至第三接觸墊CP1、CP2和CP3可設(shè)置在距離半導(dǎo)體基板10的頂表面相同的高度處。第一至第三接觸墊CP1、CP2和CP3的頂表面可基本上彼此共面。第一至第三接觸墊CPU CP2和CP3設(shè)置在有源區(qū)ACT之上。在圖1_3的實(shí)施方式中第一至第三接觸墊CP1、CP2和CP3在第一方向Dl上的長(zhǎng)度L2大于有源區(qū)ACT在第一方向Dl上的寬度LI。接觸墊CP1、CP2和CP3可以比諸如柵電極23的信號(hào)路由線或諸如ICLl或ICL5的互連厚。第一至第三接觸墊CP1、CP2和CP3的每個(gè)說(shuō)明性地具有板形狀，并且可具有小于其上部寬度的下部寬度和/或小于其上部長(zhǎng)度的下部長(zhǎng)度，這可提供如圖2和3所示的傾斜側(cè)壁。為了形成接觸墊，外圍溝槽可以形成在層間絕緣層100中，然后導(dǎo)電層可以形成為填充外圍溝槽。在不同的實(shí)施方式中，導(dǎo)電層被平坦化直到暴露中間絕緣層，由此在外圍溝槽中形成第一至第三接觸墊CP1、CP2和CP3。
[0073]在一些實(shí)施方式中，第一接觸墊CPl可以通過(guò)第一下接觸插塞LCPl電連接到源極摻雜區(qū)21。第二接觸墊CP2可以通過(guò)第二下接觸插塞LCP2電連接到漏極摻雜區(qū)22。第三接觸墊CP3可以通過(guò)第三下接觸插塞LCP3電連接到柵電極23。
[0074]根據(jù)一些實(shí)施方式，第一下接觸插塞LCPl和第二下接觸插塞LCP2可以設(shè)置在有源區(qū)ACT中以與器件隔離層11間隔開。第一至第三下接觸插塞LCP1、LCP2和LCP3可以設(shè)置在有源區(qū)ACT中而不考慮第一至第五互連ICLl至ICL5的位置。第一至第三下接觸插塞LCP1、LCP2和LCP3可以在第二方向D2上彼此間隔開。第一至第三下接觸插塞LCP1、LCP2和LCP3的最大寬度，例如在圖2的Ι-Γ區(qū)域中方向D2上所示的寬度，可以分別小于第一至第三接觸墊CP1、CP2和CP3的最大寬度(如圖2和3所示，接觸墊可具有傾斜側(cè)壁，最大寬度發(fā)生在頂部)。另外，第一至第三下接觸插塞LCP1、LCP2和LCP3的最大寬度也可以分別小于第一至第三接觸墊CP1、CP2和CP3的最小寬度。
[0075]根據(jù)一些實(shí)施方式，第一接觸墊CPl可以通過(guò)第一上接觸插塞UCPl電連接到第一至第五互連ICLl至ICL5中的至少一個(gè)。例如，第一上接觸插塞UCPl可以電連接到第五互連ICL5并可以設(shè)置在第一接觸墊CPl和第五互連ICL5從平面圖看的重疊區(qū)中。另外，當(dāng)從平面圖看時(shí)，第一上接觸插塞UCPl可以與第一下接觸插塞LCPl橫向間隔開。換句話說(shuō)，從平面圖看，第一上接觸插塞UCPl不會(huì)與第一下接觸插塞LCPl交疊。因此，即使第一接觸墊CPl和第五互連ICL5的重疊區(qū)沒(méi)有與有源區(qū)ACT’完全交疊，第五互連ICL5也可以通過(guò)第一上接觸插塞UCPl、第一接觸墊CPl、和第一下接觸插塞LCPl電連接到源極摻雜區(qū)21。當(dāng)有源區(qū)諸如ACT’可能偏移或未對(duì)準(zhǔn)，或者由于工藝余量或其他因素導(dǎo)致不同于理想的有源區(qū)ACT時(shí)，接觸墊可以提供改善的電連接。如圖1所示，由于ACT’在Dl和D2兩個(gè)方向上偏離ACT，與從ICL5直接連接到ACT’的情況(在此情況下下接觸插塞與有源區(qū)ACT’僅部分交疊)相比較，從ICL5至UCPl、然后通過(guò)CPl、最后通過(guò)LCPl將信號(hào)連接到ACT’是有利的。
[0076]第二接觸墊CP2可以通過(guò)第二上接觸插塞UCP2電連接到第一至第五互連ICLl至ICL5中的至少一個(gè)。例如，第二上接觸插塞UCP2可以電連接到第四互連ICL4并且可以設(shè)置在第二接觸墊CP2與第四互連ICL4從平面圖看的重疊區(qū)中。另外，當(dāng)從平面圖看時(shí)，第二上接觸插塞UCP2可以與第二下接觸插塞LCP2橫向間隔開。換句話說(shuō)，第二上接觸插塞UCP2可以不與第二下接觸插塞LCP2交疊。
[0077]第三接觸墊CP3可以通過(guò)第三上接觸插塞UCP3電連接到第一至第五互連ICLl至ICL5中的至少一個(gè)。例如，第三上接觸插塞UCP3可以電連接到第二互連ICL2并且可以設(shè)置在第三接觸墊CP3與第二互連ICL2從平面圖看的重疊區(qū)中。另外，當(dāng)從平面圖看時(shí)，第三上接觸插塞UCP3可以與第三下接觸插塞LCP3橫向地間隔開。換句話說(shuō)，第三上接觸插塞UCP3可以不與第三下接觸插塞LCP3交疊。
[0078]在一些實(shí)施方式中，第一至第三接觸墊CPl、CP2和CP3以及第一至第三下接觸插塞LCP1、LCP2和LCP3可以設(shè)置在第一層間絕緣層100中。第一層間絕緣層100可包括設(shè)置在下接觸插塞LCP1、LCP2和LCP3與接觸墊CP1、CP2和CP3之間的邊界區(qū)中的蝕刻停止層(未示出)。第一至第三接觸墊CP1、CP2和CP3的底表面可以基本上彼此共面。第一至第三接觸墊CP1、CP2和CP3的頂表面也可以基本上彼此共面。第一至第三接觸墊CP1、CP2和CP3的頂表面可以被第二層間絕緣層200覆蓋。第一至第三上接觸插塞UCP1、UCP2和UCP3可以設(shè)置在第二層間絕緣層200中。第一至第五互連ICLl至ICL5可以設(shè)置在第二層間絕緣層200上。
[0079]如果省略第一至第三接觸墊CP1、CP2和CP3，接觸插塞可以設(shè)置在有源區(qū)ACT與第一互連ICLl和第五互連ICL5的重疊區(qū)中，以便將源極摻雜區(qū)21和漏極摻雜區(qū)22電連接到設(shè)置在有源區(qū)ACT的邊緣部分之上的第一互連ICLl和第五互連ICL5。在此情況下，由于有源區(qū)ACT與接觸插塞之間的未對(duì)準(zhǔn)，導(dǎo)致接觸插塞會(huì)設(shè)置在有源區(qū)ACT和器件隔離層11的邊界部分上。另外，當(dāng)形成限定有源區(qū)ACT的器件隔離層11時(shí)，有源區(qū)ACT的角部分可變得圓化。因此，有源區(qū)ACT的面積可以減小，導(dǎo)致對(duì)于有源區(qū)ACT的角部分上的接觸插塞的形成余量減小。
[0080]相反，根據(jù)此處描述的實(shí)施方式，連接到源極摻雜區(qū)21和漏極摻雜區(qū)22的第一下接觸插塞LCPl和第二下接觸插塞LCP2可以設(shè)置在有源區(qū)ACT中而不考慮MOS晶體管與互連ICLl至ICL5之間的電連接關(guān)系。有利地，下接觸插塞LCP1、LCP2和LCP3可以最佳地安置在有源區(qū)ACT中的它們各自的目標(biāo)連接位置上方，而不考慮接觸墊CP1、CP2、CP3以及上接觸插塞UCP1、UCP2和UCP3將它們連接到互連ICL1、ICL2、ICL3、ICL4或ICL5中的哪個(gè)。因此，當(dāng)形成第一至第三下接觸插塞LCP1、LCP2和LCP3時(shí)，可以增大形成工藝余量。另外，連接到互連ICLl至ICL5的第一至第三上接觸插塞UCPl、UCP2和UCP3可以設(shè)置在第一至第三接觸墊CP1、CP2和CP3上，該第一至第三接觸墊CP1、CP2和CP3的長(zhǎng)度大于有源區(qū)ACT的寬度。因此，第一至第三上接觸插塞UCP1、UCP2和UCP3的位置可以根據(jù)MOS晶體管與互連ICLl至ICL5之間的電連接關(guān)系而自由地改變。因此，實(shí)施方式允許有源區(qū)ACT的尺寸最小化，結(jié)果半導(dǎo)體器件的密度增大且成本降低。
[0081]圖4和5是示出根據(jù)其他實(shí)施方式的半導(dǎo)體器件的平面圖。
[0082]根據(jù)圖4中示出的實(shí)施方式，在第一方向Dl上延伸的柵電極23可以設(shè)置為橫過(guò)半導(dǎo)體基板10的有源區(qū)ACT。第一下接觸插塞LCPl可以連接到在柵電極23 —側(cè)處的源極摻雜區(qū)(見(jiàn)圖2的21)，第二下接觸插塞LCP2可以連接到在柵電極23另一側(cè)處的漏極摻雜區(qū)(見(jiàn)圖2的22)。當(dāng)從平面圖看時(shí)，第一下接觸插塞LCPl和第二下接觸插塞LCP2可以與器件隔離層11間隔開，并且可以設(shè)置在有源區(qū)ACT中。第三下接觸插塞LCP3可以連接到柵電極23。當(dāng)從平面圖看時(shí)，第三下接觸插塞LCP3可以不與有源區(qū)ACT交疊。
[0083]在第二方向D2上延伸的第一至第三互連ICLl至ICL3可以在方向Dl上以相同的間隔彼此間隔開。在圖4中示出的實(shí)施方式中，第一和第三互連ICLl和ICL3可以設(shè)置為與器件隔離層11和有源區(qū)ACT之間從平面圖看的邊界部分交疊。
[0084]當(dāng)從垂直視圖看時(shí)，第一接觸墊CPl和第二接觸墊CP2可以設(shè)置在柵電極23的頂表面高度與第一至第三互連ICLl至ICL3的底表面高度之間。第一接觸墊CPl和第二接觸墊CP2可在第一方向Dl上延伸，并具有一長(zhǎng)度和布置,所以它們?cè)诘谝恢恋谌ミBICLl至ICL3下面延伸。第一接觸墊CPl和第二接觸墊CP2在第一方向Dl上的長(zhǎng)度可以大于有源區(qū)ACT在第一方向Dl上的寬度。在一些實(shí)施方式中，第一接觸墊CPl和第二接觸墊CP2在第一方向Dl上的長(zhǎng)度可以大于第一至第三互連ICLl至ICL3的節(jié)距的兩倍。換句話說(shuō)，第一接觸墊CPl和第二接觸墊CP2可與部分的第一至第三互連ICLl至ICL3交疊。
[0085]第一接觸墊CPl和第一互連ICLl可以通過(guò)第一上接觸插塞UCPl彼此電連接。第一上接觸插塞UCPl可以設(shè)置在第一接觸墊CPl與第一互連ICLl的重疊區(qū)中，而不考慮第一下接觸插塞LCPl的位置。第二接觸墊CP2和第三互連ICL3可以通過(guò)第二上接觸插塞UCP2彼此電連接。第二上接觸插塞UCP2可以設(shè)置在第二接觸墊CP2與第三互連ICL3的重疊區(qū)中，而不考慮第二下接觸插塞LCP2的位置。即使第一上接觸插塞UCPl和第二上接觸插塞UCP2設(shè)置在有源區(qū)ACT與器件隔離層11的邊界部分之上，第一互連ICLl和第三互連ICL3也可以通過(guò)第一接觸墊CPl和第二接觸墊CP2電連接到源極摻雜區(qū)和漏極摻雜區(qū)(見(jiàn)圖2的21和22)。
[0086]雖然圖4示出從平面圖看時(shí)上接觸插塞UCPl和UCP2部分地交疊有源區(qū)ACT，但在替代實(shí)施方式中，諸如以下論述的圖5，有源區(qū)ACT在方向Dl上的寬度可以足夠小使得從平面圖看時(shí)這些上接觸插塞可以不交疊有源區(qū)ACT。圖4示出在有源區(qū)ACT之上的兩個(gè)接觸插塞CPl和CP2以及在有源區(qū)ACT之外、連接到柵電極23的下接觸插塞LCP3，而沒(méi)有與下接觸插塞LCP3相應(yīng)的接觸墊。在基于圖4的不同實(shí)施方式中，LCP3可通過(guò)直接延伸到互連或通過(guò)直接連接到下接觸插塞LCP3的相應(yīng)的上接觸插塞而連接到除了 ICL1、ICL2或ICL3之外的互連，或者適當(dāng)?shù)慕佑|墊可以提供在LCP3和上接觸插塞之間，或替代地，接觸插塞可從互連ICL2直接向下延伸到柵電極23，代替下接觸插塞LCP3。
[0087]根據(jù)圖5中示出的實(shí)施方式，柵電極23可以設(shè)置在具有由器件隔離層11限定的有源區(qū)ACT的半導(dǎo)體基板10上。柵電極23可在第一方向Dl上延伸，第一至第三互連ICLl至ICL3可以設(shè)置在柵電極23之上。第一至第三互連ICLl至ICL3可在第二方向D2上延伸并且可以彼此間隔開相同的間隔。當(dāng)從垂直視圖看時(shí)，第一至第三下接觸插塞LCP1、LCP2和LCP3、第一至第三接觸墊CP1、CP2和CP3、以及第一至第三上接觸插塞UCP1、UCP2和UCP3可以設(shè)置在柵電極23的頂表面高度與第一至第三互連ICLl至ICL3的底表面高度之間。
[0088]第一下接觸插塞LCPl可以連接到在柵電極23 —側(cè)處的源極摻雜區(qū)(見(jiàn)圖2的21)，第二下接觸插塞LCP2可以連接到在柵電極23另一側(cè)處的漏極摻雜區(qū)(見(jiàn)圖2的22)。當(dāng)從平面圖看時(shí)，第一下接觸插塞LCPl和第二下接觸插塞LCP2可以與器件隔離層11間隔開，并且可以設(shè)置在有源區(qū)ACT中。第三下接觸插塞LCP3可以連接到柵電極23。當(dāng)從平面圖看時(shí)，第三下接觸插塞LCP3可以與有源區(qū)ACT交疊。
[0089]在本實(shí)施例中，有源區(qū)ACT具有在第二方向D2上延伸的長(zhǎng)軸。當(dāng)從平面圖看時(shí)，有源區(qū)ACT可以完全地設(shè)置在第一互連ICLl與第三互連ICL3之間。換句話說(shuō)，第一互連ICLl和第三互連ICL3可以設(shè)置在有源區(qū)ACT之外、在器件隔離層11之上。
[0090]第一至第三接觸墊CPl、CP2和CP3在第一方向Dl上的長(zhǎng)度可以大于有源區(qū)ACT在第一方向Dl上的寬度。第一至第三接觸墊CP1、CP2和CP3在第一方向Dl上的長(zhǎng)度可以大于第一至第三互連ICLl至ICL3的節(jié)距的兩倍。換句話說(shuō)，第一至第三接觸墊CP1、CP2和CP3可與部分的第一至第三互連ICLl至ICL3交疊。
[0091]第一接觸墊CPl和第三接觸墊CPl可以通過(guò)第一上接觸插塞UCPl彼此電連接。第一上接觸插塞UCPl可以設(shè)置在第一接觸墊CPl與第三互連ICL3的重疊區(qū)中，而不考慮第一下接觸插塞LCPl的位置。第二接觸墊CP2和第二互連ICL2可以通過(guò)第二上接觸插塞UCP2彼此電連接。第二上接觸插塞UCP2可以設(shè)置在第二接觸墊CP2與第二互連ICL2的重疊區(qū)中，而不考慮第二下接觸插塞LCP2的位置。第三接觸墊CP3和第一互連ICLl可以通過(guò)第三上接觸插塞UCP3彼此電連接，而不考慮第三下接觸插塞LCP3的位置。
[0092]根據(jù)本實(shí)施方式，不與有源區(qū)ACT交疊的第三互連ICL3可以通過(guò)第一接觸墊CPl電連接到源極摻雜區(qū)(見(jiàn)圖2的21)。換句話說(shuō)，由于具有線形狀的第一至第三接觸墊CP1、CP2和CP3設(shè)置在有源區(qū)ACT與第一至第三互連ICLl至ICL3之間，不與有源區(qū)ACT交疊的第一互連ICLl和第三互連ICL3可以容易地連接到包括柵電極23的MOS晶體管。
[0093]雖然圖5示出從平面圖看與ICL1、ICL2和ICL3交疊的三個(gè)接觸墊CP1、CP2和CP3，在具有圖5和圖4的兩個(gè)實(shí)施方式的方面的替代實(shí)施方式中，接觸墊CP3可以被省略，接觸墊CPl和CP2可在方向Dl上延伸一長(zhǎng)度，該長(zhǎng)度小于互連ICL1、ICL2和ICL3的節(jié)距的兩倍，使得從平面圖看時(shí)接觸插塞CPl和CP2僅交疊兩個(gè)互連。例如，在圖5的變化中，由于接觸插塞CPl和CP2縮短至僅交疊互連ICL2和ICL3，上接觸插塞UCPl和UCP2以及下接觸插塞LCPl和LCP2仍然可將互連ICL2和ICL3連接到源極和漏極摻雜區(qū)21和22?；ミBICLl可以利用一個(gè)或多個(gè)接觸插塞連接到柵電極23，而沒(méi)有相應(yīng)的接觸墊。
[0094]圖6是示出其他實(shí)施方式的平面圖，圖7是沿圖6的線Ι-Γ截取的截面圖。
[0095]參考圖6和7，半導(dǎo)體基板10可包括由器件隔離層11限定的第一有源區(qū)ACTl和第二有源區(qū)ACT2。第一有源區(qū)ACTl和第二有源區(qū)ACT2在第一方向Dl上彼此相鄰。
[0096]根據(jù)一些實(shí)施方式,在第一方向Dl上延伸的柵電極23可橫過(guò)第一有源區(qū)ACTl和第二有源區(qū)ACT2。源極和漏極摻雜區(qū)(見(jiàn)圖2的21和22)可以形成在柵電極23側(cè)部處的第一有源區(qū)ACTl和第二有源區(qū)ACT2的每個(gè)中。第一下接觸插塞LCPl和第二下接觸插塞LCP2可以分別連接到源極和漏極摻雜區(qū)(見(jiàn)圖2的21和22)。第三下接觸插塞LCP3可以連接到柵電極23。如參考圖1至3所描述，第一至第三接觸墊CP1、CP2和CP3可以設(shè)置在第一有源區(qū)ACTl和第二有源區(qū)ACT2的每個(gè)上。沿著第二方向D2平行延伸的多個(gè)互連ICL可以設(shè)置在第一有源區(qū)ACTl之上，沿著第二方向D2平行延伸的另外的多個(gè)互連ICL可以設(shè)置在第二有源區(qū)ACT2之上。
[0097]根據(jù)一些實(shí)施方式，接觸墊CP1、CP2和CP3構(gòu)成在第一方向Dl上彼此相鄰且彼此電絕緣的接觸墊陣列。在第一方向上接觸墊CPl、CP2或CP3的相鄰陣列之間的距離dl可以小于在第一方向Dl上彼此相鄰的第一有源區(qū)ACTl與第二有源區(qū)ACT2之間的距離d2。如以上對(duì)于接觸墊CP3討論的且在圖7中示出的，接觸墊可以是類似板狀并可具有傾斜側(cè)壁，這可以導(dǎo)致距離dl發(fā)生在接觸墊的頂部。
[0098]圖8是示出根據(jù)一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的部件的示意圖。圖9是示出存儲(chǔ)單元陣列實(shí)施方式和用于圖8的實(shí)施方式的相關(guān)電路的示意框圖。
[0099]參考圖8，半導(dǎo)體存儲(chǔ)器件包括單元陣列區(qū)CAR和外圍電路區(qū)。外圍電路區(qū)包含行解碼器區(qū)ROW DCR、頁(yè)面緩沖器區(qū)PBR和列解碼器區(qū)C0LDCR。另外，接觸區(qū)CTR可以設(shè)置在單元陣列區(qū)CAR和行解碼器區(qū)ROWDCR之間。
[0100]參考圖8和9，包括多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列I設(shè)置在單元陣列區(qū)CAR中。存儲(chǔ)單元陣列I包括多個(gè)存儲(chǔ)單元和電連接到存儲(chǔ)單元的多條字線及位線。在一些實(shí)施方式中，存儲(chǔ)單元陣列I可包括多個(gè)存儲(chǔ)塊BLKO至BLKn。每個(gè)存儲(chǔ)塊BLKO至BLKn可對(duì)應(yīng)于數(shù)據(jù)擦除單元。將參考圖10A、10B及IlA至IlD更詳細(xì)地描述存儲(chǔ)單元陣列I。
[0101]行解碼器2設(shè)置在行解碼器區(qū)ROW DCR中。行解碼器2選擇存儲(chǔ)單元陣列I的字線?；ミB結(jié)構(gòu)可以設(shè)置在接觸區(qū)CTR中。互連結(jié)構(gòu)電連接存儲(chǔ)單元陣列I到行解碼器2。行解碼器2可響應(yīng)于地址數(shù)據(jù)選擇存儲(chǔ)單元陣列I的存儲(chǔ)塊BLKO至BLKn之一，并且也可選擇選定的存儲(chǔ)塊的字線之一。行解碼器2可響應(yīng)于控制電路(未示出)的控制信號(hào)分別提供從電壓產(chǎn)生電路(未示出)產(chǎn)生的字線電壓到選定的字線和未選擇的字線。
[0102]用于讀取存儲(chǔ)在存儲(chǔ)單元中的數(shù)據(jù)的頁(yè)面緩沖器3可以設(shè)置在頁(yè)面緩沖器區(qū)PBR中。根據(jù)操作方式，頁(yè)面緩沖器3可暫時(shí)存儲(chǔ)將被存儲(chǔ)在存儲(chǔ)單元中的數(shù)據(jù)，或可感測(cè)存儲(chǔ)在存儲(chǔ)單元中的數(shù)據(jù)。頁(yè)面緩沖器3可以以編程操作模式操作為寫入驅(qū)動(dòng)器電路，并且可以以讀取操作模式操作為讀出放大器。
[0103]列解碼器4設(shè)置在列解碼器區(qū)COL DCR中。列解碼器4連接到存儲(chǔ)單元陣列I的位線。列解碼器4可提供在頁(yè)面緩沖器3和外部設(shè)備(例如，存儲(chǔ)控制器)之間的數(shù)據(jù)傳送通路。
[0104]圖1OA和1B是電路圖，示出適合于圖8和9的實(shí)施方式使用的存儲(chǔ)單元陣列實(shí)施方式的細(xì)節(jié)。
[0105]參考圖10A，根據(jù)一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)單元陣列可包括公共源線CSL、多條位線BL、以及設(shè)置在公共源線CSL和位線BL之間的多個(gè)單元串CSTR。
[0106]位線BL可以二維地布置，多個(gè)單元串CSTR可以并聯(lián)連接到每條位線BL。單元串CSTR可以共同連接到公共源線CSL。換句話說(shuō)，多個(gè)單元串CSTR可以設(shè)置在一條公共源線CSL與多條位線BL之間。在一些實(shí)施方式中，公共源線CSL可以提供多條，公共源線CSL可以二維地布置。相同的電壓可以施加到公共源線CSL。替代地，公共源線CSL可以彼此獨(dú)立地控制。
[0107]每個(gè)單元串CSTR可包括連接到公共源線CSL的接地選擇晶體管GST、連接到位線BL的串選擇晶體管SST、和設(shè)置在接地選擇晶體管GST與串選擇晶體管SST之間的多個(gè)存儲(chǔ)單元晶體管MCT。接地選擇晶體管GST、存儲(chǔ)單元晶體管MCT和串選擇晶體管SST可以彼此串聯(lián)連接。
[0108]公共源線CSL可以共同連接到接地選擇晶體管GST的源極。設(shè)置在公共源線CSL與位線BL之間的接地選擇線GSL、多條字線WLO至WL3以及串選擇線SSL可以用作接地選擇晶體管GST、存儲(chǔ)單兀晶體管MCT和串選擇晶體管SST的棚電極。每個(gè)存儲(chǔ)單兀晶體管MCT可包括數(shù)據(jù)存儲(chǔ)元件。
[0109]參考圖10B，根據(jù)不同實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的單元陣列包括并聯(lián)連接到垂直結(jié)構(gòu)VS的存儲(chǔ)元件ME。每個(gè)存儲(chǔ)元件ME可以連接到相應(yīng)的字線WL。換句話說(shuō)，每條字線WL可以通過(guò)相應(yīng)的存儲(chǔ)元件ME連接到相應(yīng)的一個(gè)垂直結(jié)構(gòu)VS。
[0110]多個(gè)選擇晶體管SST可以通過(guò)多個(gè)位線插塞BLP并聯(lián)連接到位線。每個(gè)位線插塞BLP可以共同連接到一對(duì)相鄰的選擇晶體管SST。
[0111]多條字線WL和多個(gè)垂直結(jié)構(gòu)VS設(shè)置在位線BL和選擇晶體管SST之間。垂直結(jié)構(gòu)VS可以設(shè)置在位線插塞BLP之間。例如，垂直結(jié)構(gòu)VS和位線接觸插塞BLP可以沿著平行于位線BL的方向交替布置。每個(gè)垂直結(jié)構(gòu)VS共同連接到彼此相鄰的一對(duì)選擇晶體管SST。
[0112]每個(gè)選擇晶體管SST可包括用作其柵電極的選擇線SL。在一些實(shí)施方式中，選擇線SL可以平行于字線WL。
[0113]參考圖1OA和1B示出根據(jù)實(shí)施方式的半導(dǎo)體存儲(chǔ)器件。這些僅僅是示范性的，除了圖1OA和1B之外的實(shí)施方式可采用發(fā)明的不同的方面，圖1OA和1B中的實(shí)施方式可以以不同形式改變。
[0114]圖11A、11B、11C和IlD是半導(dǎo)體存儲(chǔ)器件的單元陣列的實(shí)施方式的透視圖。
[0115]根據(jù)圖1lA中示出的實(shí)施方式，公共源線CSL可以是設(shè)置在半導(dǎo)體基板10(在下文，被稱為‘基板’)上的導(dǎo)電層或形成在基板10中的摻雜區(qū)。位線BL可以是設(shè)置在基板10之上的導(dǎo)電圖案(例如，金屬線)。位線BL可以二維地布置，多個(gè)單元串CSTR可以并聯(lián)連接到每條位線BL。因此，單元串CSTR可以二維地布置在公共源線CSL或基板10上。
[0116]每個(gè)單元串CSTR可包括設(shè)置在公共源線CSL與位線BL之間的多條接地選擇線GSLl和GSL2、多條字線WLO至WL3、以及多條串選擇線SSLl和SSL2。在一些實(shí)施方式中，多條串選擇線SSLl和SSL2可構(gòu)成圖1OA的串選擇線SSL，多條接地選擇線GSLl和GSL2可構(gòu)成接地選擇線GSL。接地選擇線GSLl和GSL2、字線WLO至WL3以及串選擇線SSLl和SSL2可以是層疊在基板10上的導(dǎo)電圖案(例如，柵電極)。
[0117]另外，每個(gè)單元串CSTR可包括從公共源線CSL垂直地延伸并且連接到位線BL的垂直結(jié)構(gòu)VS。垂直結(jié)構(gòu)VS可穿透接地選擇線GSLl和GSL2、字線WLO至WL3以及串選擇線SSLl和SSL2。換句話說(shuō)，垂直結(jié)構(gòu)VS可穿透層疊在基板10上的多個(gè)導(dǎo)電圖案。
[0118]垂直結(jié)構(gòu)VS可包括半導(dǎo)體材料或?qū)щ姴牧?。在一些?shí)施方式中，垂直結(jié)構(gòu)VS可以由半導(dǎo)體材料形成，并可包括連接到基板10的半導(dǎo)體主體部SPl和在半導(dǎo)體主體部SPl與數(shù)據(jù)存儲(chǔ)層DS之間的半導(dǎo)體間隔物SP2，如圖1lA所示。另外，每個(gè)垂直結(jié)構(gòu)VS可包括形成在其頂端部分中的摻雜區(qū)D。例如，摻雜區(qū)D可以是形成在垂直結(jié)構(gòu)VS的頂端部分中的漏極區(qū)D。
[0119]數(shù)據(jù)存儲(chǔ)層DS可以設(shè)置在垂直結(jié)構(gòu)VS與字線WLO至WL3之間。在一些實(shí)施方式中，數(shù)據(jù)存儲(chǔ)層DS可包括電荷存儲(chǔ)層。例如，數(shù)據(jù)存儲(chǔ)層DS可包括以下之一:捕獲絕緣層、浮置柵電極或包括導(dǎo)電納米點(diǎn)的絕緣層。存儲(chǔ)在數(shù)據(jù)存儲(chǔ)層DS中的數(shù)據(jù)可以利用Flower-Nordheim隧穿效應(yīng)而改變，該Flower-Nordheim隧穿效應(yīng)由包括半導(dǎo)體材料的垂直結(jié)構(gòu)VS與字線WLO至WL3中的每條之間的電壓差所引起。替代地，數(shù)據(jù)存儲(chǔ)層DS可包括能夠基于另外的操作原理存儲(chǔ)數(shù)據(jù)的薄層，例如，用于相變存儲(chǔ)單元的薄層或用于可變電阻存儲(chǔ)單元的薄層。
[0120]在一些實(shí)施方式中，數(shù)據(jù)存儲(chǔ)層DS可包括穿透字線WLO至WL3的垂直圖案VP和從垂直圖案VP與字線WLO至WL3之間延伸到字線WLO至WL3的頂表面和底表面上的水平圖案HP。
[0121]用作柵絕緣層的介電層可以設(shè)置在每條接地選擇線GSLl和GSL2與垂直結(jié)構(gòu)VS之間和/或在每條串選擇線SSLl和SSL2之間。在此，介電層可以由與數(shù)據(jù)存儲(chǔ)層DS相同的材料形成，或可以是在一般金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)中使用的柵絕緣層(例如，硅氧化物層)。
[0122]在上文所述的結(jié)構(gòu)中，垂直結(jié)構(gòu)VS和線GSL1、GSL2、WLO至WL3、SSLl和SSL2可構(gòu)成金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，其將垂直結(jié)構(gòu)VS用作溝道區(qū)。替代地，垂直結(jié)構(gòu)VS和線GSL1、GSL2、WL0至WL3、SSL1和SSL2可構(gòu)成金屬氧化物半導(dǎo)體(MOS)電容器。
[0123]接地選擇線GSLl和GSL2、字線WLO至WL3以及串選擇線SSLl和SSL2可以分別用作接地選擇晶體管、存儲(chǔ)單元晶體管和串選擇晶體管的柵電極。另外，通過(guò)由施加到接地選擇線GSLl和GSL2、字線WLO至WL3以及串選擇線SSLl和SSL2的電壓產(chǎn)生的電場(chǎng)和邊緣場(chǎng)，反型區(qū)可以在垂直結(jié)構(gòu)VS中產(chǎn)生。在此，每個(gè)反型區(qū)的最大長(zhǎng)度(或最大寬度)可以大于產(chǎn)生每個(gè)反型區(qū)的每條線GSL1、GSL2、WL0至WL3、SSL1和SSL2的厚度。因此，形成在垂直結(jié)構(gòu)中的反型區(qū)可彼此垂直交疊以產(chǎn)生電連接公共源線CSL到選定的位線BL的電流通路。
[0124]換句話說(shuō)，包括選擇線GSL1、GSL2、SSLl和SSL2的接地及串選擇晶體管以及包括字線WLO至WL3的存儲(chǔ)單元晶體管可以在單元串CSTR中彼此串聯(lián)連接。
[0125]參考圖1lB至11D，根據(jù)實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的單元陣列可以包括平行于xy平面并設(shè)置在彼此不同的高度上的多個(gè)水平電極EL，以及垂直于水平電極EL的多個(gè)垂直結(jié)構(gòu)VS。另外，單元陣列可以還包括設(shè)置在水平電極EL與垂直結(jié)構(gòu)VS的側(cè)壁之間的數(shù)據(jù)存儲(chǔ)層DS。圖1lB至IlD中示出的水平電極EL可對(duì)應(yīng)于參考圖1OA和1B描述的字線WLO 至 WL3 或 WL。
[0126]根據(jù)圖1lB中示出的實(shí)施方式，每個(gè)水平電極EL可具有板狀。例如，每個(gè)水平電極EL在X方向和y方向上的長(zhǎng)度可以顯著地大于在z方向上的寬度，例如，分別等于或大于每個(gè)垂直結(jié)構(gòu)VS在X方向和y方向上的長(zhǎng)度的十倍。每個(gè)水平電極EL可包括穿透每個(gè)水平電極EL的多個(gè)孔。穿透每個(gè)水平電極EL的多個(gè)孔可以二維地布置。每個(gè)垂直結(jié)構(gòu)VS可穿過(guò)包括在水平電極EL中并且彼此垂直對(duì)準(zhǔn)的孔，該水平電極EL設(shè)置在彼此不同的高度上。
[0127]根據(jù)圖1lC中示出的實(shí)施方式，水平電極EL可以在X方向和z方向上彼此分開以三維地布置。每個(gè)水平電極EL可具有交叉多個(gè)垂直結(jié)構(gòu)VS的線形形狀。例如，每個(gè)水平電極EL的長(zhǎng)度可以等于或大于垂直結(jié)構(gòu)VS的寬度的十倍，每個(gè)水平電極EL的寬度可以等于或小于垂直結(jié)構(gòu)VS的寬度的三倍。每個(gè)水平電極EL可以一維地布置以限定穿透每個(gè)水平電極EL的多個(gè)孔。每個(gè)垂直結(jié)構(gòu)VS可穿過(guò)包括在水平電極EL中并且彼此垂直對(duì)準(zhǔn)的孔，該水平電極EL設(shè)置在彼此不同的高度上。
[0128]根據(jù)圖1lD中示出的實(shí)施方式，水平電極EL可以在X方向和z方向上彼此分開以三維地布置。每個(gè)水平電極EL可具有交叉多個(gè)垂直結(jié)構(gòu)VS的線形形狀。根據(jù)本實(shí)施方式，垂直結(jié)構(gòu)VS可以在包括至少一維布置的多個(gè)垂直結(jié)構(gòu)VS的區(qū)域中橫向地彼此分開。在一些實(shí)施方式中，分別設(shè)置在每個(gè)垂直結(jié)構(gòu)VS兩側(cè)的一對(duì)水平電極EL可以彼此橫向地分開并且可具有彼此不同的電勢(shì)。在一些實(shí)施方式中，即使附圖中未示出，但該對(duì)水平電極EL中的一個(gè)可以通過(guò)其左端連接到一外部電路，該對(duì)水平電極EL中的另一個(gè)可以通過(guò)其右端連接到另一外部電路。
[0129]在其他實(shí)施方式中，設(shè)置在每個(gè)垂直結(jié)構(gòu)VS兩側(cè)的該對(duì)水平電極EL可以彼此電連接并且可以處于等電勢(shì)狀態(tài)。例如，每個(gè)水平電極EL可具有穿透每個(gè)水平電極EL的至少一個(gè)孔，多個(gè)垂直結(jié)構(gòu)VS可穿過(guò)每個(gè)水平電極EL的一個(gè)孔，在這點(diǎn)上其不同于圖1lB和IlC的實(shí)施方式。
[0130]圖12是示出根據(jù)一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的平面圖。圖13是沿圖12的線1-1’、11-11’和II1-1II’截取的截面圖。
[0131]參考圖12和13，基板10可包括單元陣列區(qū)CAR、外圍電路區(qū)PERI和在其間的接觸區(qū)。在一些實(shí)施方式中，接觸區(qū)可包括鄰近于外圍電路區(qū)PERI的第一接觸區(qū)CTRl和鄰近于單元陣列區(qū)CAR的第二接觸區(qū)CTR2。外圍電路區(qū)PERI的基板10可包括由器件隔離層11限定的有源區(qū)ACT。
[0132]基板10可以是具有半導(dǎo)體屬性的基板(例如，硅晶片)、絕緣基板(例如，玻璃基板)、或由絕緣材料覆蓋的半導(dǎo)體或?qū)w。例如，基板10可以是具有第一導(dǎo)電類型的硅晶片。
[0133]在一些實(shí)施方式中，單元陣列結(jié)構(gòu)可以設(shè)置在單元陣列區(qū)CAR的基板10上，外圍邏輯結(jié)構(gòu)可以設(shè)置在外圍電路區(qū)PERI的基板10上。單元陣列結(jié)構(gòu)可具有在基板10的頂表面上的第一高度并且可從單元陣列區(qū)CAR延伸到接觸區(qū)中。外圍邏輯結(jié)構(gòu)可具有小于第一高度的第二高度。
[0134]單元陣列結(jié)構(gòu)可包括包含垂直層疊的電極ELl和EL2的層疊結(jié)構(gòu)和穿透該層疊結(jié)構(gòu)的垂直結(jié)構(gòu)VS。層疊結(jié)構(gòu)可具有在第一方向Dl上延伸的線形結(jié)構(gòu)，如圖12所示。替代地，層疊結(jié)構(gòu)可具有覆蓋單元陣列區(qū)CAR的整個(gè)部分的板狀結(jié)構(gòu)。層疊結(jié)構(gòu)可具有在接觸區(qū)中的階梯式結(jié)構(gòu)，以便電連接電極到外圍邏輯結(jié)構(gòu)。換句話說(shuō)，在接觸區(qū)中層疊結(jié)構(gòu)的垂直高度隨著距離單元陣列區(qū)CAR的距離減小而階梯式增大。在一些實(shí)施方式中，層疊結(jié)構(gòu)可具有在接觸區(qū)中的傾斜輪廊。
[0135]在一些實(shí)施方式中，層疊結(jié)構(gòu)可包括第一層疊結(jié)構(gòu)STl和第二層疊結(jié)構(gòu)ST2，該第一層疊結(jié)構(gòu)STl包括垂直層疊在基板10上的多個(gè)第一電極ELl，該第二層疊結(jié)構(gòu)ST2包括垂直層疊在第一層疊結(jié)構(gòu)STl上的多個(gè)第二電極EL2。
[0136]第一層疊結(jié)構(gòu)STl可還包括絕緣層ILD，每個(gè)絕緣層ILD設(shè)置在彼此垂直相鄰的第一電極ELl之間。第一層疊結(jié)構(gòu)STl的絕緣層ILD的厚度可以彼此相等。替代地，至少一個(gè)絕緣層ILD的厚度可以不同于其它絕緣層ILD的厚度。第一電極ELl的端部分可以設(shè)置在第一接觸區(qū)CTRl的基板10上，第一層疊結(jié)構(gòu)STl可在第一接觸區(qū)CTRl中具有階梯式結(jié)構(gòu)。更詳細(xì)地，第一電極ELl的面積可隨著距離基板10的頂表面的距離增大而變小。第一電極ELl的側(cè)壁可以設(shè)置在第一接觸區(qū)CTRl中彼此不同的水平位置處。同樣地，第二層疊結(jié)構(gòu)ST2可還包括絕緣層ILD，每個(gè)絕緣層ILD設(shè)置在彼此垂直相鄰的第二電極EL2之間。第二層疊結(jié)構(gòu)ST2的絕緣層ILD的厚度可以彼此相等。替代地，第二層疊結(jié)構(gòu)ST2的至少一個(gè)絕緣層ILD的厚度可以不同于第二層疊結(jié)構(gòu)ST2的其它絕緣層ILD的厚度。第二電極EL2的端部分可以設(shè)置在第二接觸區(qū)CTR2的基板10上，第二層疊結(jié)構(gòu)ST2在第二接觸區(qū)CTR2中可以具有階梯式結(jié)構(gòu)。更詳細(xì)地，第二電極EL2的面積可隨著距離基板10的頂表面的距離增大而變小。第二電極EL2的側(cè)壁可以設(shè)置在第二接觸區(qū)CTR2中彼此不同的水平位置處。
[0137]在一些實(shí)施方式中，垂直結(jié)構(gòu)VS可穿透第一層疊結(jié)構(gòu)STl和第二層疊結(jié)構(gòu)ST2，并且可以連接到基板10。垂直結(jié)構(gòu)VS可包括半導(dǎo)體材料或?qū)щ姴牧稀Ｔ谝恍?shí)施方式中，垂直結(jié)構(gòu)VS可以包括連接到基板10的半導(dǎo)體主體部SPl和在半導(dǎo)體主體部SPl與數(shù)據(jù)存儲(chǔ)層DS之間的半導(dǎo)體間隔物SP2，如參考圖1lA描述。在一些實(shí)施方式中，當(dāng)從平面圖看時(shí)，垂直結(jié)構(gòu)VS可以在一個(gè)方向上布置。替代地，當(dāng)從平面圖看時(shí)，垂直結(jié)構(gòu)VS可以在一個(gè)方向上布置成鋸齒形。
[0138]位線BL可以設(shè)置在單元陣列結(jié)構(gòu)之上。位線可在第二方向D2上延伸以橫過(guò)層疊結(jié)構(gòu)。位線BL可以通過(guò)位線接觸插塞BPLG電連接到垂直結(jié)構(gòu)VS。
[0139]在一些實(shí)施方式中，填充絕緣層100可以設(shè)置在基板10的整個(gè)頂表面上。填充絕緣層100可覆蓋層疊結(jié)構(gòu)和外圍邏輯結(jié)構(gòu)。填充絕緣層100可具有平坦化頂表面并且可覆蓋第一層疊結(jié)構(gòu)STl和第二層疊結(jié)構(gòu)ST2的端部分。
[0140]用于單元陣列結(jié)構(gòu)與外圍邏輯結(jié)構(gòu)之間的電連接的互連結(jié)構(gòu)可以設(shè)置在第一接觸區(qū)CTRl和第二接觸區(qū)CTR2中。在一些實(shí)施方式中，穿透填充絕緣層100的第一插塞PLGl可以設(shè)置在第一接觸區(qū)CTRl中。第一插塞PLGl可以分別連接到第一電極ELl的端部。穿透填充絕緣層100的第二插塞PLG2可以設(shè)置在第二接觸區(qū)CTR2中。第二插塞PLGl可以分別連接到第二電極EL2的端部。第一插塞PLGl的垂直長(zhǎng)度可隨著距離單元陣列區(qū)CAR的距離減小而變小。第二插塞PLG2的垂直長(zhǎng)度也可隨著距離單元陣列區(qū)CAR的距離減小而變小。第一插塞PLGl的垂直長(zhǎng)度中的最小一個(gè)可以大于第二插塞PLG2的垂直長(zhǎng)度中的最大一個(gè)。第一插塞PLGl和第二插塞PLG2的頂表面可以基本彼此共面。在一些實(shí)施方式中，第一插塞PLGl和第二插塞PLG2的頂表面可以與垂直結(jié)構(gòu)VS的頂表面基本共面。
[0141]另外，第一連接線CLl可以設(shè)置在第一接觸區(qū)CTRl的填充絕緣層100上。第一連接線CLl可以通過(guò)第一接觸CTl電連接到第一插塞PLGl。第二連接線CL2可以設(shè)置在第二接觸區(qū)CTR2的填充絕緣層100上。第二連接線CL2可以通過(guò)第二接觸CT2電連接到第二插塞PLG2。
[0142]在一些實(shí)施方式中，外圍電路區(qū)PERI的外圍邏輯結(jié)構(gòu)可包括圖9的行解碼器2和列解碼器4、圖9的頁(yè)面緩沖器3、以及控制電路，如參考圖8和9所述。換句話說(shuō)，外圍邏輯結(jié)構(gòu)可包括NMOS和PMOS晶體管、電連接到單元陣列結(jié)構(gòu)的電阻器和電容器。
[0143]更詳細(xì)地，器件隔離層11可以形成在外圍電路區(qū)PERI的基板10中或形成在外圍電路區(qū)PERI的基板10上，以限定有源區(qū)ACT。外圍電路區(qū)PERI的外圍邏輯結(jié)構(gòu)可包括橫過(guò)有源區(qū)ACT并在第一方向Dl上延伸的外圍柵電極23、形成在外圍柵電極23的側(cè)部處的有源區(qū)ACT中的源極摻雜區(qū)21和漏極摻雜區(qū)22、以及覆蓋外圍電路的外圍絕緣圖案30。另夕卜，外圍邏輯結(jié)構(gòu)可還包括電阻圖案25。外圍絕緣圖案30可覆蓋外圍柵電極23和電阻圖案25。外圍絕緣圖案30的頂表面可以低于單兀陣列結(jié)構(gòu)的頂表面。
[0144]在一些實(shí)施方式中，多個(gè)互連ICL可以設(shè)置在外圍電路區(qū)PERI的填充絕緣層100上方。多個(gè)互連ICL可從外圍電路區(qū)PERI延伸到單元陣列區(qū)CAR。在示出的實(shí)施方式中，多個(gè)互連ICL可以由與單元陣列區(qū)CAR的位線BL相同的材料形成。
[0145]多個(gè)互連ICL可在垂直于第一方向Dl的第二方向D2上平行延伸。當(dāng)從平面圖看時(shí)，部分的互連ICL可與有源區(qū)ACT交疊。換句話說(shuō)，多個(gè)互連ICL可以設(shè)置在一個(gè)有源區(qū)ACT之上。
[0146]在一些實(shí)施方式中，在垂直視圖中，第一至第三接觸墊CP1、CP2和CP3的陣列可以設(shè)置在外圍柵電極23的頂表面的高度與多個(gè)互連ICL的底表面的高度之間。
[0147]第一至第三接觸墊CP1、CP2和CP3可在第一方向Dl上延伸。第一至第三接觸墊CPl、CP2和CP3可以在第二方向D2上彼此橫向地間隔開。第一至第三接觸墊CPl、CP2和CP3可以設(shè)置在有源區(qū)ACT之上。第一至第三接觸墊CPl、CP2和CP3在第一方向Dl上的長(zhǎng)度可以大于有源區(qū)ACT在第一方向Dl上的寬度。
[0148]在一些實(shí)施方式中，第一至第三接觸墊CP1、CP2和CP3的垂直高度可以小于第二插塞PLG2的垂直長(zhǎng)度中的最大一個(gè)并且大于第二插塞PLG2的垂直長(zhǎng)度中的最小一個(gè)。在一些實(shí)施方式中，第一至第三接觸墊CP1、CP2和CP3的頂表面可以與第一接觸區(qū)CTRl和第二接觸區(qū)CTR2中的基板10上的第一插塞PLGl和第二插塞PLG2的頂表面基本共面。另外，第一至第三接觸墊CP1、CP2和CP3的頂表面可以與單元陣列區(qū)CAR的垂直結(jié)構(gòu)VS的頂表面基本共面。此外，第一至第三接觸墊CP1、CP2和CP3的底表面可以低于垂直結(jié)構(gòu)VS的頂表面并且高于外圍邏輯結(jié)構(gòu)的頂表面。
[0149]設(shè)置在第一至第三接觸墊CP1、CP2和CP3下面的第一至第三下接觸插塞LCP1、LCP2和LCP3的最大寬度可以小于第一至第三接觸墊CP1、CP2和CP3的最大寬度。另外，第一至第三下接觸插塞LCPl、LCP2和LCP3的最大寬度可小于第一至第三接觸墊CPl、CP2和CP3的最小寬度。
[0150]在一些實(shí)施方式中，第一至第三接觸墊CP1、CP2和CP3圖示為在外圍電路區(qū)PERI中。然而，在其他實(shí)施方式中，接觸墊可以在基板10的其他區(qū)域中，在不同的實(shí)施方式中，第一至第三接觸墊CP1、CP2和CP3中的至少一個(gè)可以被省略或者接觸墊的數(shù)目可以增加。
[0151]在一些實(shí)施方式中,第一接觸墊CPl可以通過(guò)第一下接觸插塞LCPl電連接到源極摻雜區(qū)21。第二接觸墊CP2可以通過(guò)第二下接觸插塞LCP2電連接到漏極摻雜區(qū)22。第三接觸墊CP3可以通過(guò)第三下接觸插塞LCP3電連接到外圍柵電極23。
[0152]當(dāng)從平面圖看時(shí)，第一至第三下接觸插塞LCP1、LCP2和LCP3可以設(shè)置在有源區(qū)ACT中，而不考慮在填充絕緣層100上的互連ICL的位置。因此，可以提高第一至第三下接觸插塞LCP1、LCP2和LCP3的形成工藝的余量。第一至第三下接觸插塞LCP1、LCP2和LCP3可以在第二方向D2上布置成一條線。
[0153]第一至第三接觸墊CPl、CP2和CP3的每個(gè)可以通過(guò)上接觸插塞UCPl、UCP2或UCP3電連接到多個(gè)互連ICL之一。在一些實(shí)施方式中，第一至第三上接觸插塞UCPl、UCP2和UCP3可以設(shè)置為分別對(duì)應(yīng)于第一至第三接觸墊CPl、CP2和CP3。第一至第三上接觸插塞UCPl、UCP2和UCP3的位置可以根據(jù)互連ICL與外圍邏輯電路之間的電連接關(guān)系而改變。在本實(shí)施例中，第一至第三上接觸插塞UCPl、UCP2和UCP3的頂表面可以與第一接觸區(qū)CTRl的第一接觸CTl和第二接觸區(qū)CTR2的第二接觸CT2的頂表面基本共面。
[0154]根據(jù)一些實(shí)施方式，即使第一至第三上接觸插塞UCPl、UCP2和UCP3可以設(shè)置在有源區(qū)ACT與器件隔離層11之間的邊界部分上方或者在器件隔離層11上方，第一至第三上接觸插塞UCP1、UCP2和UCP3可以通過(guò)第一至第三接觸墊CP1、CP2和CP3以及下接觸插塞LCP1、LCP2和LCP3電連接到外圍邏輯結(jié)構(gòu)。
[0155]圖14至18是示出根據(jù)其他實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的截面圖。在圖14至18不出的實(shí)施方式中，對(duì)于與圖12和13的實(shí)施方式中描述的兀件相同的兀件的描述將被省略或者被簡(jiǎn)要地提到，以避免重復(fù)說(shuō)明。
[0156]參考圖14，接觸墊CPl、CP2和CP3的垂直長(zhǎng)度可以基本等于第二插塞PLG2的垂直長(zhǎng)度中的最小一個(gè)。換句話說(shuō)，接觸墊CPl、CP2和CP3的底表面可以與連接到最上面的第二電極EL2的第二插塞PLG2的底表面基本共面。
[0157]根據(jù)圖15中示出的實(shí)施例，接觸墊CP1、CP2和CP3的頂表面可以與第一插塞PLGl和第二插塞PLG2的頂表面基本共面，但是可以高于單元陣列結(jié)構(gòu)的頂表面。
[0158]根據(jù)圖5中示出的實(shí)施例，單元陣列結(jié)構(gòu)可包括層疊結(jié)構(gòu)和穿透該層疊結(jié)構(gòu)的垂直結(jié)構(gòu)，該層疊結(jié)構(gòu)包括垂直地層疊在基板上的電極。層疊結(jié)構(gòu)10可包括第一層疊結(jié)構(gòu)STl和第二層疊結(jié)構(gòu)ST2,該第一層疊結(jié)構(gòu)STl包括層疊在基板上的第一電極ELl,該第二層疊結(jié)構(gòu)ST2包括層疊在第一層疊結(jié)構(gòu)STl上的第二電極EL2。
[0159]根據(jù)圖16中示出的實(shí)施例，第一層疊結(jié)構(gòu)STl可在第一接觸區(qū)CTRl中具有階梯式結(jié)構(gòu)，第一層間絕緣層110可覆蓋第一接觸區(qū)CTRl中的第一層疊結(jié)構(gòu)ST1。第二層疊結(jié)構(gòu)ST2可在第二接觸區(qū)CTR2中具有階梯式結(jié)構(gòu)，第二層間絕緣層120可覆蓋第二接觸區(qū)CTR2中的第一層間絕緣層110的頂表面和第二層疊結(jié)構(gòu)ST2。
[0160]每個(gè)垂直結(jié)構(gòu)可包括穿透第一層疊結(jié)構(gòu)STl的第一垂直結(jié)構(gòu)VSl和穿透第二層疊結(jié)構(gòu)ST2的第二垂直結(jié)構(gòu)VS2。第一垂直結(jié)構(gòu)VSl和第二垂直結(jié)構(gòu)VS2中的每個(gè)可包括半導(dǎo)體圖案，如上所述。數(shù)據(jù)存儲(chǔ)層可以設(shè)置在第一和第二垂直結(jié)構(gòu)VSl和VS2與第一和第二電極ELl和EL2之間。
[0161]連接到第一電極ELl的端部的第一插塞PLGl可以設(shè)置在第一接觸區(qū)CTRl中。連接到第二電極EL2的端部的第二插塞PLG2可以設(shè)置在第二接觸區(qū)CTR2中。在本實(shí)施例中，每個(gè)第一插塞PLGl可包括下插塞LP和上插塞UP。第一插塞PLGl的下插塞LP可以與外圍電路區(qū)PERI的下接觸插塞LCP1、LCP2和LCP3同時(shí)形成。因此，第一插塞PLGl的下插塞LP的頂表面可以與下接觸插塞LCP1、LCP2和LCP3的頂表面基本共面。第一插塞PLGl的上插塞UP可具有基本相同的垂直長(zhǎng)度。另外，第一插塞PLGl的上插塞UP可以與第二層疊結(jié)構(gòu)ST2的插塞PLG2和外圍電路區(qū)PERI的接觸墊CP1、CP2及CP3同時(shí)形成。接觸墊CP1、CP2和CP3的底表面可以與上插塞UP的底表面基本共面。
[0162]根據(jù)圖17中示出的實(shí)施例，基板10可包括單元陣列區(qū)CAR、外圍電路區(qū)PERI和在單元陣列區(qū)CAR和外圍電路區(qū)PERI之間的接觸區(qū)。接觸區(qū)可圍繞單元陣列區(qū)CAR。在一些實(shí)施方式中，接觸區(qū)可包括在單元陣列區(qū)CAR—側(cè)處的第一接觸區(qū)CTRl和在單元陣列區(qū)CAR的另一側(cè)處的第二接觸區(qū)CTR2。
[0163]單元陣列結(jié)構(gòu)可包括層疊結(jié)構(gòu)和穿透該層疊結(jié)構(gòu)的垂直結(jié)構(gòu)，該層疊結(jié)構(gòu)包括垂直地層疊在單元陣列區(qū)CAR的基板10上的電極。層疊結(jié)構(gòu)可包括順序地層疊在單元陣列區(qū)CAR的基板10上的第一層疊結(jié)構(gòu)STl、第二層疊結(jié)構(gòu)ST2和第三層疊結(jié)構(gòu)ST3。第一至第三層疊結(jié)構(gòu)ST1、ST2和ST3可具有線形結(jié)構(gòu)，如圖12所示。替代地，第一至第三層疊結(jié)構(gòu)ST1、ST2和ST3可具有覆蓋單元陣列區(qū)CAR的基板10的整個(gè)部分的板狀結(jié)構(gòu)。
[0164]第一層疊結(jié)構(gòu)STl可包括垂直地層疊在基板10上的多個(gè)第一電極ELI。第一層疊結(jié)構(gòu)STl可還包括絕緣層，每個(gè)絕緣層設(shè)置在彼此垂直相鄰的第一電極ELl之間。第一層疊結(jié)構(gòu)STl可在第一接觸區(qū)CTRl和第二接觸區(qū)CTR2中具有階梯式結(jié)構(gòu)。覆蓋第一電極ELl的端部分的第一層間絕緣層110可以設(shè)置在第一接觸區(qū)CTRl和第二接觸區(qū)CTR2的基板10上。第一層間絕緣層110的頂表面可以與第一層疊結(jié)構(gòu)STl的頂表面基本共面。
[0165]第二層疊結(jié)構(gòu)ST2可包括垂直地層疊在第一層疊結(jié)構(gòu)STl上的多個(gè)第二電極EL2。第二層疊結(jié)構(gòu)ST2可還包括絕緣層，每個(gè)絕緣層設(shè)置在彼此垂直相鄰的第二電極EL2之間。第二層疊結(jié)構(gòu)ST2可在第一接觸區(qū)CTRl和第二接觸區(qū)CTR2中具有階梯式結(jié)構(gòu)。在平面圖中，第二層疊結(jié)構(gòu)ST2可暴露出第一接觸區(qū)CTRl中的第一電極ELl的端部分，但是可以與第二接觸區(qū)CTR2中的第一電極ELl的端部分交疊。另外，在第一方向Dl上，在第二層疊結(jié)構(gòu)ST2中最長(zhǎng)的一個(gè)第二電極EL2的長(zhǎng)度可以大于第一層疊結(jié)構(gòu)STl中最短的一個(gè)第一電極ELl的長(zhǎng)度。換句話說(shuō)，第二層疊結(jié)構(gòu)ST2中最下面的第二電極EL2的長(zhǎng)度可以大于第一層疊結(jié)構(gòu)STl中最上面的第一層疊電極ELl的長(zhǎng)度。
[0166]第二層間絕緣層120可以設(shè)置在第一層間絕緣層110上以覆蓋第二電極EL2的端部分。換句話說(shuō)，第二層間絕緣層120可以覆蓋第一接觸區(qū)CTRl和第二接觸區(qū)CTR2中的第二層疊結(jié)構(gòu)ST2。第二層間絕緣層120的頂表面可以與第二層疊結(jié)構(gòu)ST2的頂表面基本共面。
[0167]第三層疊結(jié)構(gòu)ST3可以包括垂直地層疊在第二層疊結(jié)構(gòu)ST2上的多個(gè)第三電極EL3。第三層疊結(jié)構(gòu)ST3可在第一接觸區(qū)CTRl和第二接觸區(qū)CTR2中具有階梯式結(jié)構(gòu)。在平面圖中，第三層疊結(jié)構(gòu)ST3可暴露出第二接觸區(qū)CTR2中的第二電極EL2的端部分，但是可以與第一接觸區(qū)CTRl中的第二電極EL2的端部分交疊。另外，第三層疊結(jié)構(gòu)ST3可以暴露出第一接觸區(qū)CTRl中的第一電極ELl的端部分。此外，在第一方向Dl上，第三層疊結(jié)構(gòu)ST3中最長(zhǎng)的一個(gè)第三電極EL3的長(zhǎng)度可以大于第二層疊結(jié)構(gòu)ST2中最短的一個(gè)第二電極EL2的長(zhǎng)度。換句話說(shuō)，第三層疊結(jié)構(gòu)ST3的最下面的第三電極EL3的長(zhǎng)度可以大于第二層疊結(jié)構(gòu)ST2的最上面的第二層疊電極EL2的長(zhǎng)度。
[0168]覆蓋第三電極EL3的端部分的第三層間絕緣層130可以設(shè)置在第二層間絕緣層120上。換句話說(shuō)，第三層間絕緣層130可以覆蓋第一接觸區(qū)CTRl和第二接觸區(qū)CTR2中的第三層疊結(jié)構(gòu)ST3。第三層間絕緣層130的頂表面可以與第三層疊結(jié)構(gòu)ST3的頂表面基本共面。
[0169]在本實(shí)施例中，垂直結(jié)構(gòu)可以設(shè)置在單元陣列區(qū)CAR中以穿透第一至第三層疊結(jié)構(gòu)STl、ST2和ST3。在本實(shí)施例中，每個(gè)垂直結(jié)構(gòu)可以包括穿透第一層疊結(jié)構(gòu)STl的第一垂直結(jié)構(gòu)VSl、穿透第二層疊結(jié)構(gòu)ST2的第二垂直結(jié)構(gòu)VS2、和穿透第三層疊結(jié)構(gòu)ST3的第三垂直結(jié)構(gòu)VS3。另外，位線BL可以設(shè)置在每個(gè)垂直結(jié)構(gòu)之上。位線BL可以通過(guò)位線接觸插塞BPLG電連接到垂直結(jié)構(gòu)。
[0170]另外，互連結(jié)構(gòu)可以設(shè)置在第一接觸區(qū)CTRl和第二接觸區(qū)CTR2中?；ミB結(jié)構(gòu)可以包括連接到第一層疊結(jié)構(gòu)STl的第一插塞PLGl、連接到第一插塞PLGl的第一連接線CLl、連接到第二層疊結(jié)構(gòu)ST2的第二插塞PLG2、連接到第二插塞PLG2的第二連接線CL2、連接到第三層疊結(jié)構(gòu)ST3的第三插塞PLG3、和連接到第三插塞PLG3的第三連接線CL3。
[0171]在一些實(shí)施方式中，第一插塞PLGl可以穿透第一接觸區(qū)CTRl中的第一至第三層間絕緣層110、120和130。第一插塞PLGl可以分別連接到設(shè)置在彼此不同的高度上的第一電極ELl的端部分。第一連接線CLl可以分別連接到第一插塞PLG1。第一連接線CLl可以設(shè)置在第一接觸區(qū)CTRl中距離基板10的頂表面相同的距離處。
[0172]第二插塞PLG2可以穿透第二接觸區(qū)CTR2中的第二層間絕緣層120和第三層間絕緣層130。第二插塞PLG2可以分別連接到設(shè)置在彼此不同的高度上的第二電極EL2的端部分。第二連接線CL2可以分別連接到第二插塞PLG2。第二連接線CL2可以設(shè)置在第二接觸區(qū)CTRl中距離基板10的頂表面相同的距離處。
[0173]第三插塞PLG3可以設(shè)置在第一接觸區(qū)CTRl中以鄰近單元陣列區(qū)CAR。第三插塞PLG3可以穿透第三層間絕緣層130并且可以分別連接到第三電極EL3的端部分。第三連接線CL3可以分別連接到第三插塞PLG3。第三連接線CL3可以設(shè)置在第一接觸區(qū)CTRl中距離基板10的頂表面相同的距離處。
[0174]在包括第一至第三層疊結(jié)構(gòu)ST1、ST2和ST3的單元陣列結(jié)構(gòu)設(shè)置在單元陣列區(qū)CAR的基板10上的情況下，外圍電路區(qū)PERI中的接觸墊CP1、CP2和CP3可以設(shè)置在與第二層疊結(jié)構(gòu)ST2相同的垂直水平上。換句話說(shuō)，第一層間絕緣層110可以設(shè)置在外圍電路區(qū)PERI的基板10上以覆蓋外圍邏輯結(jié)構(gòu)，第二層間絕緣層120和第三層間絕緣層130可以順序地層疊在外圍電路區(qū)PERI中的第一層間絕緣層110上。在此，第一層間絕緣層110可以包括電連接到外圍邏輯結(jié)構(gòu)的下接觸插塞LCP1、LCP2和LCP3，第二層間絕緣層120可以包括連接到下接觸插塞LCP1、LCP2和LCP3的接觸墊CP1、CP2和CP3。第三層間絕緣層130可以覆蓋接觸墊CP1、CP2和CP3的頂表面。第三層間絕緣層130可以包括連接到接觸墊CP1、CP2和CP3的上接觸插塞UCP1、UCP2和UCP3。換句話說(shuō)，接觸墊CP1、CP2和CP3的頂表面可以低于單元陣列區(qū)CAR的層疊結(jié)構(gòu)的頂表面。另外，接觸墊CP1、CP2和CP3的頂表面可以低于接觸區(qū)的第一至第三插塞PLG1、PLG2和PLG3的頂表面。
[0175]根據(jù)圖18中示出的實(shí)施例，基板10可包括單元陣列區(qū)CAR、外圍電路區(qū)PERI和在單元陣列區(qū)CAR與外圍電路區(qū)PERI之間圍繞單元陣列區(qū)CAR的接觸區(qū)。在一些實(shí)施方式中，接觸區(qū)可以包括第一接觸區(qū)CTRl、第二接觸區(qū)CTR2和第三接觸區(qū)CTR3。第一接觸區(qū)CTRl可以鄰近于外圍電路區(qū)PERI，第三接觸區(qū)CTR3可以鄰近于單元陣列區(qū)CAR。第二接觸區(qū)CTR2可以設(shè)置在第一接觸區(qū)CTRl和第三接觸區(qū)CTR3之間。另外，基板10可以還包括鄰近于單元陣列區(qū)CAR并與接觸區(qū)相對(duì)的虛設(shè)區(qū)DMY。
[0176]第一層疊結(jié)構(gòu)STl、第二層疊結(jié)構(gòu)ST2和第三層疊結(jié)構(gòu)ST3可以順序地層疊在單元陣列區(qū)CAR的基板10上。如參考圖17所述，第一層疊結(jié)構(gòu)STl可以包括垂直層疊的第一電極ELl，第二層疊結(jié)構(gòu)ST2可以包括垂直層疊的第二電極EL2。第三層疊結(jié)構(gòu)ST3可以包括垂直層疊的第三電極EL3。
[0177]在本實(shí)施例中，第一至第三電極EL1、EL2和EL3的每個(gè)可具有平行于基板10的頂表面的互連部分和垂直于基板10的頂表面的接觸部分。第一至第三電極EL1、EL2和EL3的接觸部分可以設(shè)置在接觸區(qū)中彼此不同的水平位置上。第一電極ELl的接觸部分可以設(shè)置在第一接觸區(qū)CTRl中并可具有在基本相同的高度上暴露的頂表面。第二電極EL2的接觸部分可以設(shè)置在第二接觸區(qū)CTR2中并可具有在基本相同的高度上暴露的頂表面。第三電極EL3的接觸部分可以設(shè)置在第三接觸區(qū)CTR3中并且可具有在基本相同的高度上暴露的頂表面。
[0178]第一插塞PLGl可以連接到第一接觸區(qū)CTRl中的第一電極ELl的接觸部分。第一插塞PLGl的垂直長(zhǎng)度可以基本彼此相等。第二插塞PLG2可以連接到第二接觸區(qū)CTR2中的第二電極EL2的接觸部分。第二插塞PLG2的垂直長(zhǎng)度可以基本彼此相等。第三插塞PLG3可以連接到第三接觸區(qū)CTR3中的第三電極EL3的接觸部分。第三插塞PLG3的垂直長(zhǎng)度可以基本彼此相等。
[0179]另外，第一插塞PLGl和第二插塞PLG2的頂表面可以基本彼此共面。當(dāng)單元陣列區(qū)CAR的第二插塞PLG2形成在上述單元陣列結(jié)構(gòu)中時(shí)，可以形成外圍電路區(qū)PERI的接觸墊CP1、CP2和CP3。因此，接觸墊CP1、CP2和CP3的頂表面可以與第一插塞PLGl和第二插塞PLG2的頂表面基本共面。外圍電路區(qū)PERI的上接觸插塞UCP3的頂表面可以與第三插塞PLG3的頂表面基本共面。
[0180]圖19至29是沿圖14的線Ι_Γ、I1-1I'和II1-1II’截取的截面圖，以示出用于制造根據(jù)一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的方法。
[0181]參考圖19，基板10可以包括單元陣列區(qū)CAR、外圍電路區(qū)PERI和在其間的接觸區(qū)。在一些實(shí)施方式中，接觸區(qū)可包括鄰近于外圍電路區(qū)PERI的第一接觸區(qū)CTRl和鄰近于單元陣列區(qū)CAR的第二接觸區(qū)CTR2。外圍電路區(qū)PERI的基板10可包括由器件隔離層11限定的圖12的有源區(qū)ACT。
[0182]基板10可以是具有半導(dǎo)體屬性的基板(例如，硅晶片)、絕緣基板(例如，玻璃基板)、或由絕緣材料覆蓋的半導(dǎo)體或?qū)w。例如，基板10可以是具有第一導(dǎo)電類型的硅晶片。
[0183]在一些實(shí)施方式中，包括外圍電路的外圍邏輯結(jié)構(gòu)可以形成在外圍電路區(qū)PERI的基板10上。形成外圍邏輯結(jié)構(gòu)可以包括形成參考圖9描述的行和列解碼器、頁(yè)面緩沖器和控制電路。在一些實(shí)施方式中，構(gòu)成外圍電路的外圍晶體管和電阻圖案25可以形成在外圍電路區(qū)PERI的基板10上。
[0184]形成外圍晶體管可以包括在基板10上形成外圍柵電極23和在外圍柵電極23兩側(cè)的有源區(qū)中形成源極摻雜區(qū)21和漏極摻雜區(qū)22，其中柵絕緣層在外圍柵電極23和基板10之間。在此，外圍柵電極23可以橫過(guò)有源區(qū)并可以在第一方向上延伸。另外，當(dāng)形成外圍柵電極23時(shí)，電阻圖案25還可形成在外圍電路區(qū)PERI的基板10上。電阻圖案25可以由與外圍柵電極23相同的材料形成。在此，外圍柵電極23可以用作外圍電路中的MOS晶體管的柵電極，源極摻雜區(qū)21和漏極摻雜區(qū)22可以用作MOS晶體管的源電極和漏電極。外圍柵電極23可包括摻雜有摻雜劑的多晶娃和/或金屬材料。柵絕緣層可包括通過(guò)熱氧化工藝形成的硅氧化物層。
[0185]然后，外圍絕緣圖案30可以形成在外圍電路區(qū)PERI中具有外圍晶體管和電阻圖案25的基板10上。外圍絕緣層可以形成在具有外圍晶體管和電阻圖案25的基板10的整個(gè)頂表面上。隨后，外圍絕緣層可以被圖案化以形成外圍絕緣圖案30。此時(shí)，單元陣列區(qū)CAR和第一及第二接觸區(qū)CTRl及CTR2中的絕緣層可以被去除以暴露單元陣列區(qū)CAR和第一及第二接觸區(qū)CTRl及CTR2的基板10。在形成外圍絕緣層之前，可以形成蝕刻停止層以共形地覆蓋外圍柵電極23、電阻圖案25和基板10的頂表面。外圍絕緣圖案30可以由硅氧化物、硅氮化物、硅氮氧化物、硅碳化物和硅碳氧化物中的至少一個(gè)形成。蝕刻停止層可由相對(duì)于外圍絕緣圖案30具有蝕刻選擇性的絕緣材料形成。
[0186]繼續(xù)參考圖19，層疊結(jié)構(gòu)可以形成在單元陣列區(qū)CAR的基板10上。
[0187]在一些實(shí)施方式中，層疊結(jié)構(gòu)可包括第一層疊結(jié)構(gòu)STl和第二層疊結(jié)構(gòu)ST2，該第一層疊結(jié)構(gòu)STl包括層疊在基板10上的多個(gè)第一水平層HLl，該第二層疊結(jié)構(gòu)ST2包括層疊在第一層疊結(jié)構(gòu)STl上的多個(gè)第二水平層HL2。絕緣層ILD可以設(shè)置在第一水平層HLl之間以及在第二水平層HL2之間。在一些實(shí)施方式中，層疊結(jié)構(gòu)的高度可以大于外圍邏輯結(jié)構(gòu)的高度。例如，層疊結(jié)構(gòu)的高度可以等于或大于外圍邏輯結(jié)構(gòu)的高度的大約兩倍。換句話說(shuō)，外圍邏輯結(jié)構(gòu)的頂表面可以低于層疊結(jié)構(gòu)的頂表面。
[0188]在一些實(shí)施方式中，層疊結(jié)構(gòu)可在接觸區(qū)中具有階梯式結(jié)構(gòu)。換句話說(shuō)，層疊結(jié)構(gòu)可具有在接觸區(qū)中的傾斜輪廊。即，絕緣層ILD以及第一和第二水平層HLl和HL2的面積可隨著距離基板10的頂表面距離增大而變小。換句話說(shuō)，外圍電路區(qū)PERI與第一和第二水平層HLl和HL2的側(cè)壁之間的距離可隨著水平層HLl和HL2自基板10的頂表面的高度的增大而增大。
[0189]更詳細(xì)地，第一層疊結(jié)構(gòu)STl的第一水平層HLl和絕緣層ILD的端部分可以設(shè)置在第一接觸區(qū)CTRl中。第一水平層HLl的端部側(cè)壁可以設(shè)置在第一接觸區(qū)CTRl中彼此不同的水平位置處。第二層疊結(jié)構(gòu)ST2的第二水平層HL2和絕緣層ILD的端部分可以設(shè)置在第二接觸區(qū)CTR2中。第二水平層HL2的端部側(cè)壁可以設(shè)置在第二接觸區(qū)CTR2中彼此不同的水平位置處。第一水平層HLl的端部側(cè)壁之間的水平距離可以基本一致。同樣地，第二水平層HL2的端部側(cè)壁之間的水平距離可以基本一致。
[0190]形成層疊結(jié)構(gòu)可包括形成薄層結(jié)構(gòu)和圖案化該薄層結(jié)構(gòu)，該薄層結(jié)構(gòu)包括交替地層疊在基板10上的水平層和絕緣層。圖案化薄層結(jié)構(gòu)可包括交替地且重復(fù)地執(zhí)行減小掩模圖案(未示出)的水平面積的工藝和各向異性地蝕刻該薄層結(jié)構(gòu)的工藝。由于交替且重復(fù)地執(zhí)行這些工藝，絕緣層ILD的端部分可以從其最下面的一個(gè)順序地暴露在接觸區(qū)中。替代地，第一水平層HLl和第二水平層HL2的端部分可以從其最下面的一個(gè)順序地暴露在接觸區(qū)中。
[0191]當(dāng)形成層疊結(jié)構(gòu)時(shí)，部分的絕緣層ILD和第一水平層HLl可保留在外圍絕緣圖案30的側(cè)壁上。換句話說(shuō)，薄層結(jié)構(gòu)的一部分可以不在各向異性蝕刻工藝中被蝕刻而是可以以間隔物形狀保留在外圍絕緣圖案30的側(cè)壁上。
[0192]在一些實(shí)施方式中，第一水平層HLl和第二水平層HL2的厚度可以彼此相等。替代地，一些第一水平層HLl和第二水平層HL2的厚度可以不同于其他第一水平層HLl和第二水平層HL2的厚度。另外，絕緣層ILD的厚度可以彼此相等。替代地，一些絕緣層ILD的厚度可以不同于其他絕緣層ILD的厚度。
[0193]在一些實(shí)施方式中，層疊結(jié)構(gòu)的第一水平層HLl和第二水平層HL2可以用作參考圖12至18描述的電極EL1、EL2和EL3。在其他實(shí)施方式中，水平層HLl和HL2可以用作限定空間的犧牲層，圖12至18的電極EL1、EL2和EL3將設(shè)置在該空間中。如果第一水平層HLl和第二水平層HL2用作犧牲層，第一水平層HLl和第二水平層HL2可以由在濕蝕刻工藝中相對(duì)于絕緣層ILD具有蝕刻選擇性的材料形成。例如，絕緣層ILD可包括硅氧化物和硅氮化物中的至少一個(gè)。第一水平層HLl和第二水平層HL2可以由相同的材料形成。例如，第一水平層HLl和第二水平層HL2可包括不同于絕緣層ILD并且從由硅、硅氧化物、硅碳化物和硅氮化物組成的組中選出的材料。
[0194]在一些實(shí)施方式中，絕緣層ILD可以由硅氧化物層形成。每個(gè)絕緣層ILD可還包括高k介電層，以容易地產(chǎn)生參考圖1lA描述的反型區(qū)。在此，高k介電層可包括具有比硅氧化物高的介電常數(shù)的高介電材料(例如，硅氮化物和硅氮氧化物)中的至少一個(gè)。
[0195]在如上所述形成外圍邏輯結(jié)構(gòu)和層疊結(jié)構(gòu)之后，填充絕緣層100可以形成在外圍電路區(qū)PERI和接觸區(qū)的基板10上。填充絕緣層100可以通過(guò)沉積技術(shù)沉積在單元陣列區(qū)CAR和外圍電路區(qū)PERI中的結(jié)構(gòu)上。填充絕緣層100可以被沉積以具有大于外圍邏輯結(jié)構(gòu)的頂表面與層疊結(jié)構(gòu)的頂表面之間的垂直距離的厚度。通過(guò)沉積技術(shù)形成的填充絕緣層100可具有在單元陣列區(qū)CAR和外圍電路區(qū)PERI之間的高度差。因此，在沉積填充絕緣層100之后，可以在填充絕緣層100上執(zhí)行平坦化工藝，以去除單元陣列區(qū)CAR和外圍電路區(qū)PERI之間的高度差。換句話說(shuō)，填充絕緣層100可具有平坦化的頂表面。
[0196]例如，填充絕緣層100可包括高密度等離子體(HDP)氧化物層、正硅酸乙酯(TEOS)層、等離子體增強(qiáng)正硅酸乙酯(PE-TEOS)層、O3正硅酸乙酯(O3-TEOS)層、未摻雜的硅酸鹽玻璃(USG)層、磷硅酸鹽玻璃(PSG)層、硼硅玻璃(BSG)層、硼磷硅玻璃(BPSG)層、氟化物硅酸鹽玻璃(FSG)層、旋涂玻璃(SOG)層、Tonen SilaZene(TOSZ)層、或其任意組合。在其他實(shí)施方式中，填充絕緣層100可包括硅氮化物、硅氮氧化物或具有低介電常數(shù)的低k介電材料。
[0197]參考圖20，垂直結(jié)構(gòu)VS和數(shù)據(jù)存儲(chǔ)層可以形成在單元陣列區(qū)CAR的基板10上。垂直結(jié)構(gòu)VS可穿透層疊結(jié)構(gòu)。垂直結(jié)構(gòu)VS可包括半導(dǎo)體材料或?qū)щ姴牧稀?br> [0198]在一些實(shí)施方式中，形成垂直結(jié)構(gòu)VS可包括分別形成穿透層疊結(jié)構(gòu)的開口和在開口中形成半導(dǎo)體圖案。
[0199]掩模圖案(未示出)可以形成在層疊結(jié)構(gòu)上，然后層疊結(jié)構(gòu)可以利用掩模圖案(未示出)作為蝕刻掩模各向異性地蝕刻以形成開口。在各向異性蝕刻工藝中，在開口下面的基板10的頂表面可以被過(guò)蝕刻。因此，基板10的通過(guò)開口暴露的頂表面可以凹進(jìn)預(yù)定深度。另外，由于各向異性蝕刻工藝，開口的下部寬度可以小于開口的上部寬度。開口可以沿著一個(gè)方向布置成線形或者鋸齒形。
[0200]在一些實(shí)施方式中，在開口中形成半導(dǎo)體圖案可包括形成暴露出基板10并覆蓋開口的側(cè)壁的半導(dǎo)體間隔物SP2，以及在開口中形成連接到基板?ο的半導(dǎo)體主體部spijn圖1lA所示。半導(dǎo)體圖案可包括硅、鍺或其任意混合物。半導(dǎo)體圖案可以被摻雜。替代地，半導(dǎo)體圖案可以是沒(méi)有被摻雜的本征半導(dǎo)體圖案。半導(dǎo)體圖案可具有晶體結(jié)構(gòu)，其包括單晶結(jié)構(gòu)、非晶結(jié)構(gòu)和多晶結(jié)構(gòu)中的至少一個(gè)。每個(gè)半導(dǎo)體圖案可包括空心管形狀或空心通心粉形狀。在此情況下，半導(dǎo)體圖案的底端可以是閉合的。垂直結(jié)構(gòu)VS可具有設(shè)置在垂直結(jié)構(gòu)VS的頂端處的導(dǎo)電墊。導(dǎo)電墊可以是摻雜有摻雜劑的摻雜區(qū)或?qū)щ姴牧稀?br> [0201]在形成垂直結(jié)構(gòu)VS之前，可以形成數(shù)據(jù)存儲(chǔ)層的一部分。換句話說(shuō)，在形成垂直結(jié)構(gòu)VS之前，可以形成圖1lA中的數(shù)據(jù)存儲(chǔ)層的垂直圖案VP。垂直圖案VP可由一個(gè)薄層或多個(gè)薄層組成。在一些實(shí)施方式中，垂直圖案VP可包括電荷捕獲型快閃存儲(chǔ)器晶體管的隧道絕緣層。隧道絕緣層可包括具有大于電荷存儲(chǔ)層的能帶隙的材料中的至少一個(gè)。例如，隧道絕緣層可包括硅氧化物層。另外，垂直圖案VP可包括電荷捕獲型快閃存儲(chǔ)器晶體管的電荷存儲(chǔ)層。電荷存儲(chǔ)層可包括富捕獲點(diǎn)絕緣層(例如，娃氮化物層)、浮置柵電極、或包括導(dǎo)電納米點(diǎn)的絕緣層中的至少一個(gè)。
[0202]如果第一水平層HLl和第二水平層HL2由絕緣材料形成，在形成垂直結(jié)構(gòu)VS之后可以執(zhí)行用導(dǎo)電圖案取代第一水平層HLl和第二水平層HL2的工藝，如圖21和22所示。
[0203]參考圖21，第一水平層HLl和第二水平層HL2可以被去除以形成在絕緣層ILD之間的凹進(jìn)區(qū)R。第一水平層HLl和第二水平層HL2可以使用相對(duì)于絕緣層ILD和垂直結(jié)構(gòu)VS具有蝕刻選擇性的蝕刻配方被各向同性蝕刻，以形成凹進(jìn)區(qū)R。在此，第一水平層HLl和第二水平層HL2可以通過(guò)各向同性蝕刻工藝被完全地去除。例如，如果第一水平層HLl和第二水平層HL2是硅氮化物層且絕緣層ILD是硅氧化物層，則第一水平層HLl和第二水平層HL2可以使用包括磷酸的蝕刻溶液被各向同性地蝕刻。
[0204]參考圖22，可以形成絕緣圖案和導(dǎo)電圖案。絕緣圖案可覆蓋凹進(jìn)區(qū)R的內(nèi)表面，導(dǎo)電圖案可以形成為填充凹進(jìn)區(qū)R。覆蓋凹進(jìn)區(qū)R的內(nèi)表面的絕緣圖案可相應(yīng)于參考圖1lA描述的數(shù)據(jù)存儲(chǔ)層的水平圖案HP。在一些實(shí)施方式中，水平圖案HP可由一個(gè)薄層或多個(gè)薄層組成。在一些實(shí)施方式中，水平圖案HP可包括電荷捕獲型快閃存儲(chǔ)器晶體管的阻擋絕緣層。阻擋絕緣層可包括具有小于隧道絕緣層并大于電荷存儲(chǔ)層的能帶隙的材料中的至少一個(gè)。例如，阻擋絕緣層可包括至少一個(gè)高k介電層，諸如，鋁氧化物層和鉿氧化物層。
[0205]在本實(shí)施例中，形成導(dǎo)電圖案可包括在通過(guò)除去第一水平層形成的凹進(jìn)區(qū)中形成第一電極ELl和在通過(guò)除去第二水平層形成的凹進(jìn)區(qū)中形成第二電極EL2，該第一電極ELl構(gòu)成層疊結(jié)構(gòu)ST1，該第二電極EL2構(gòu)成第二結(jié)構(gòu)ST2。
[0206]參考圖23，第一圖案化工藝可以在填充絕緣層100上執(zhí)行以形成第二接觸區(qū)CTR2的上接觸孔UH和外圍電路區(qū)PERI的外圍溝槽T。在第一圖案化工藝中，蝕刻掩模圖案(未示出)可以形成在填充絕緣層100上，然后填充絕緣層100可以被各向異性地蝕刻。
[0207]由于在形成上接觸孔UH時(shí)第二層疊結(jié)構(gòu)ST2在第二接觸區(qū)CTR2中具有階梯式結(jié)構(gòu)，所以上接觸孔UH可局部地暴露出設(shè)置在彼此不同的水平上的第二電極EL2。換句話說(shuō)，上接觸孔UH的蝕刻深度可以彼此不同。
[0208]在一些實(shí)施方式中，外圍溝槽T可包括在源極摻雜區(qū)21之上的第一外圍溝槽、在漏極摻雜區(qū)22之上的第二外圍溝槽、以及在外圍柵電極23之上的第三外圍溝槽。
[0209]外圍電路區(qū)PERI的外圍溝槽T可沿著第一方向平行于外圍柵電極23延伸并大體限定類似板狀開口，該開口具有顯著小于長(zhǎng)度和深度的寬度。外圍溝槽T在第一方向上的長(zhǎng)度可以大于有源區(qū)在第一方向上的寬度。由于外圍溝槽T與上接觸孔UH —起形成，所以外圍溝槽T的蝕刻深度可以大于上接觸孔UH的蝕刻深度中的最小一個(gè)并且小于上接觸孔UH的蝕刻深度中的最大一個(gè)。另外，外圍溝槽T的寬度可以大于上接觸孔UH在第二方向上的寬度。
[0210]參考圖24，犧牲層SL可以形成為填充上接觸孔UH和外圍溝槽T。犧牲層SL可以由相對(duì)于填充絕緣層100具有蝕刻選擇性的材料形成，并包括碳作為其主要成分。例如,犧牲層SL可以由由碳和氫組成的層或由碳、氫和氧組成的層形成。在一些實(shí)施方式中，犧牲層SL可以由旋涂硬掩模(SOH)層或無(wú)定形碳層(ACL)形成。SOH層可包括碳基SOH層或硅基SOH層。在其他實(shí)施方式中，犧牲層SL可以由光致抗蝕劑或非晶硅形成。犧牲層SL可以利用旋涂法形成?；匚g刻工藝可以在犧牲層SL上執(zhí)行直到填充絕緣層100的頂表面被暴露。
[0211]參考圖25，第二圖案化工藝可以在填充絕緣層100上執(zhí)行以形成第一接觸區(qū)CTRl的下接觸孔LH和外圍電路區(qū)PERI的外圍接觸孔PH。在第二圖案化工藝中，蝕刻掩模圖案(未示出)可以形成在填充絕緣層100上，然后填充絕緣層100可以被各向異性地蝕刻。
[0212]在本實(shí)施例中，由于在形成下接觸孔LH時(shí)第一層疊結(jié)構(gòu)STl在第一接觸區(qū)CTRl中具有階梯式結(jié)構(gòu)，所以下接觸孔LH可局部地暴露設(shè)置在彼此不同的水平上的第一電極ELI。換句話說(shuō)，下接觸孔LH的蝕刻深度可以在第二圖案化工藝中彼此不同。
[0213]在第二圖案化工藝中，犧牲層SL和填充絕緣層100可以被順序地各向異性蝕刻以在外圍電路區(qū)PERI中形成外圍接觸孔PH。換句話說(shuō)，外圍接觸孔PH可穿透填充絕緣層100和填充外圍溝槽T的犧牲層SL以暴露部分的外圍邏輯結(jié)構(gòu)。外圍接觸孔PH可以連接到外圍溝槽的底表面。當(dāng)從平面圖看時(shí)，外圍接觸孔PH可以與器件隔離層11間隔開并且可以設(shè)置在有源區(qū)中。在一些實(shí)施方式中，外圍接觸孔PH可包括第一、第二和第三外圍接觸孔。第一外圍接觸孔可穿透填充絕緣層100和設(shè)置在第一外圍溝槽中的犧牲層SL，以局部地暴露源極摻雜區(qū)21。第二外圍接觸孔可穿透填充絕緣層100和設(shè)置在第二外圍溝槽中的犧牲層SL以局部地暴露漏極摻雜區(qū)22。第三外圍接觸孔可穿透填充絕緣層100和設(shè)置在第三外圍溝槽中的犧牲層SL，以局部地暴露外圍柵電極23。根據(jù)圖24和25中示出的實(shí)施例，在形成上接觸孔UH和外圍溝槽T之后可以形成下接觸孔LH和外圍接觸孔PH。替代地，根據(jù)圖28和29中示出的實(shí)施方式，可以首先執(zhí)行第一圖案化工藝以形成下接觸孔LH和外圍接觸孔PH。此后，下接觸孔LH和外圍接觸孔PH可以用犧牲層SL填充，然后可以執(zhí)行第二圖案化工藝以形成上接觸孔UH和外圍溝槽T。
[0214]在一些實(shí)施方式中，外圍電路區(qū)PERI的外圍溝槽T可以與第二接觸區(qū)CTR2的上接觸孔UH同時(shí)形成，使得外圍溝槽T的底表面可以與外圍邏輯結(jié)構(gòu)間隔開。外圍溝槽T的蝕刻深度可以通過(guò)圖案化技術(shù)控制在上接觸孔UH的蝕刻深度中的最小一個(gè)與最大一個(gè)之間。
[0215]參考圖26，犧牲層SL可以從上接觸孔UH和外圍溝槽T去除。因此，在接觸區(qū)中，第二電極EL2的端部分可以通過(guò)上接觸孔UH被暴露，第一電極ELl的端部分可以通過(guò)下接觸孔LH被暴露。同時(shí)，第一至第三外圍溝槽的內(nèi)側(cè)壁可以暴露在外圍電路區(qū)PERI中。第一至第三外圍接觸孔可以分別連接到第一至第三外圍溝槽T的底表面。
[0216]參考圖27，第一插塞PLGl可以形成在下接觸孔LH中，第二插塞PLG2可以形成在上接觸孔UH中。同時(shí)，下接觸插塞LCP1、LCP2和LCP3可以形成在外圍接觸孔PH上，接觸墊CP1、CP2和CP3可以形成在外圍溝槽T中。
[0217]導(dǎo)電材料可以被沉積以填充單元陣列區(qū)CAR的上接觸孔UH和下接觸孔LH以及外圍電路區(qū)PERI的外圍接觸孔PH和外圍溝槽T，然后可以在導(dǎo)電材料上執(zhí)行平坦化工藝直到填充絕緣層100的頂表面被暴露，由此形成第一和第二插塞PLGl和PLG2、下接觸插塞LCP1、LCP2和LCP3以及接觸墊CP1、CP2和CP3。因此，第一插塞PLGl和第二插塞PLG2的頂表面可以與接觸墊CP1、CP2和CP3的頂表面基本共面。接觸墊CP1、CP2和CP3可包括第一接觸墊CPl、第二接觸墊CP2和第三接觸墊CP3，如上所述。
[0218]在一些實(shí)施方式中，第一插塞PLGl和第二插塞PLG2、下接觸插塞LCP1、LCP2和LCP3以及接觸墊CP1、CP2和CP3可以形成為包括金屬材料(例如，鎢)。在此情況下，形成第一和第二插塞PLGl和PLG2、下接觸插塞LCP1、LCP2和LCP3以及接觸墊CP1、CP2和CP3可包括順序地形成勢(shì)壘金屬層(例如，金屬氮化物層)和金屬層(例如，鎢層)。
[0219]如圖13所示，在上部絕緣層200形成在填充絕緣層100上之后，位線插塞BPLG可以形成為連接到單元陣列區(qū)CAR的垂直結(jié)構(gòu)VS。同時(shí)，第一接觸CTl可以形成為連接到在第一接觸區(qū)CTRl中的第一插塞PLGl，第二接觸CT2可以形成為連接到第二接觸區(qū)CTR2中的第二插塞PLG2。另外，上接觸插塞UCP1、UCP2和UCP3可以形成為在外圍電路區(qū)PERI中連接到第一至第三接觸墊CP1、CP2和CP3。
[0220]在一些實(shí)施方式中，由于第一插塞PLGl和第二插塞PLG2與上接觸插塞UCPl、UCP2和UCP3同時(shí)形成，上接觸插塞UCPl、UCP2和UCP3的頂表面可以與第一接觸CTl和第二接觸CT2的頂表面基本共面。
[0221]上接觸插塞UCP1、UCP2和UCP3可以連接到接觸墊CP1、CP2和CP3，而不考慮下接觸插塞LCP1、LCP2和LCP3的位置。在本實(shí)施例中，形成上接觸插塞UCP1、UCP2和UCP3可包括形成連接到第一接觸墊CPl的第一上接觸插塞UCP1、形成連接到第二接觸墊CP2的第二上接觸插塞UCP2、和形成連接到第三接觸墊CP3的第三上接觸插塞UCP3。
[0222]隨后，多個(gè)互連ICL可以形成在外圍電路區(qū)PERI的上部絕緣層200上?；ミBICL可在第二方向上延伸、交叉外圍柵電極23。互連ICL可從單元陣列區(qū)CAR延伸到外圍電路區(qū)PERI中。在一些實(shí)施方式中，多個(gè)互連ICL可電連接單元陣列區(qū)CAR的存儲(chǔ)單元到外圍電路區(qū)PERI的外圍邏輯結(jié)構(gòu)。每個(gè)互連ICL可以電連接到第一至第三上接觸插塞UCPl、UCP2 和 UCP3 之一。
[0223]在一些實(shí)施方式中，單元陣列區(qū)CAR的位線BL和第一接觸區(qū)CTRl及第二接觸區(qū)CTR2的第一及第二連接線CLl及CL2可以與多個(gè)互連ICL同時(shí)形成。導(dǎo)電層可以沉積在上部絕緣層200上，然后沉積的導(dǎo)電層可以被圖案化以形成位線BL、第一及第二連接線CLl及CL2和外圍電路區(qū)PERI的互連ICL。
[0224]圖30和31是示出根據(jù)其他實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的截面圖。
[0225]根據(jù)圖30中示出的實(shí)施例，基板10可包括單元陣列區(qū)CAR和外圍電路區(qū)PERI。
[0226]單元陣列結(jié)構(gòu)可以設(shè)置在單元陣列區(qū)CAR的基板10上。單元陣列結(jié)構(gòu)可包括選擇元件和數(shù)據(jù)存儲(chǔ)元件DS。例如,選擇元件可以是MOS晶體管或二極管。數(shù)據(jù)存儲(chǔ)元件DS可以是電容器或可變電阻器?？刂拼鎯?chǔ)單元的外圍邏輯電路可以形成在外圍電路區(qū)PERI的基板上。例如，外圍邏輯電路可包括NMOS和PMOS晶體管、二極管以及電阻器。
[0227]在一些實(shí)施方式中，用于選擇存儲(chǔ)單元的字線和位線可以設(shè)置在單元陣列區(qū)CAR的基板10上。數(shù)據(jù)存儲(chǔ)元件DS可以分別形成在字線和位線的交叉點(diǎn)處。在一些實(shí)施方式中，數(shù)據(jù)存儲(chǔ)元件DS可以是電容器，該電容器包括下電極BE、上電極TE和在下電極和上電極TE之間的電介質(zhì)層IL。電容器下電極BE可以通過(guò)接觸插塞BC電連接到選擇元件。在一些實(shí)施方式中，電容器的下電極BE可具有圓柱形狀或柱狀。下電極BE的寬度可以從下電極BE的底端朝向頂端逐漸減小。
[0228]外圍邏輯結(jié)構(gòu)可以設(shè)置在外圍電路區(qū)PERI的基板10上。外圍邏輯結(jié)構(gòu)可包括在第一方向上延伸以交叉由器件隔離層11限定的有源區(qū)的外圍柵電極23、形成在外圍柵電極23兩側(cè)處的有源區(qū)ACT中的源極摻雜區(qū)21和漏極摻雜區(qū)22、以及覆蓋外圍柵電極23和源極摻雜區(qū)21及漏極摻雜區(qū)22的外圍絕緣圖案30，如上所述。另外，外圍邏輯結(jié)構(gòu)可還包括電阻圖案25。外圍絕緣圖案30可覆蓋外圍柵電極23和電阻圖案25。在本實(shí)施例中，夕卜圍絕緣圖案30的頂表面可以低于設(shè)置在單元陣列區(qū)CAR中的上電極TE的頂表面。
[0229]覆蓋單元陣列結(jié)構(gòu)和外圍邏輯結(jié)構(gòu)的填充絕緣層可以形成在基板10的整個(gè)頂表面上，在一些實(shí)施方式中，諸如圖13，該填充絕緣層可以由諸如第一層間絕緣層100和第二層間絕緣層200的多個(gè)層形成。多個(gè)互連ICL可以設(shè)置在外圍電路區(qū)PERI的填充絕緣層100和200上。多個(gè)互連ICL可從外圍電路區(qū)PERI延伸到單元陣列區(qū)CAR中。
[0230]如參考圖1至7所描述，當(dāng)從平面圖看時(shí)，多個(gè)互連ICL可沿著垂直于第一方向的第二方向平行延伸，部分的互連ICL可與有源區(qū)交疊。換句話說(shuō)，多個(gè)互連ICL可以設(shè)置在一個(gè)有源區(qū)之上。
[0231]如參考圖1至3所描述，在垂直視圖中，第一至第三接觸墊CP1、CP2和CP3可以設(shè)置在外圍柵電極23的頂表面的高度與互連ICL的底表面的高度之間。第一至第三接觸墊CPUCP2和CP3可在第一方向上延伸并可以在第二方向上彼此橫向地間隔開。第一至第三接觸墊CP1、CP2和CP3可以設(shè)置在有源區(qū)之上。第一至第三接觸墊CP1、CP2和CP3在第一方向上的長(zhǎng)度可以大于有源區(qū)在第一方向上的寬度。在本實(shí)施例中，在垂直視圖中，第一至第三接觸墊CP1、CP2和CP3的底表面可以設(shè)置在下電極BE的頂表面的高度與下電極BE的底表面的高度之間。第一至第三接觸墊CPl、CP2和CP3的頂表面可以與下電極BE的頂表面基本共面。
[0232]在一些實(shí)施方式中，第一接觸墊CPl可以通過(guò)第一下接觸插塞LCPl電連接到源極摻雜區(qū)21。第二接觸墊CP2可以通過(guò)第二下接觸插塞LCP2電連接到漏極摻雜區(qū)22。第三接觸墊CP3可以通過(guò)第三下接觸插塞LCP3電連接到外圍柵電極23。
[0233]在平面圖中，第一至第三下接觸插塞LCP1、LCP2和LCP3可以設(shè)置在有源區(qū)中，而不考慮在填充絕緣層100和200上的互連ICL的位置。這可以提高第一至第三下接觸插塞LCP1、LCP2和LCP3的形成工藝的余量并且提供更可靠、更密集且更高成本效率的設(shè)計(jì)。
[0234]如參考圖1所述，第一至第三接觸墊CPl、CP2和CP3的每個(gè)可以通過(guò)上接觸插塞UCP1、UCP2或UCP3電連接到互連ICL之一。在一些實(shí)施方式中，第一至第三上接觸插塞UCPUUCP2和UCP3可以設(shè)置為分別對(duì)應(yīng)于第一至第三接觸墊CP1、CP2和CP3。第一至第三上接觸插塞UCP1、UCP2和UCP3的位置可以根據(jù)互連ICL與外圍邏輯電路之間的電連接關(guān)系而改變。
[0235]根據(jù)圖31中示出的實(shí)施方式，當(dāng)從平面圖看時(shí)，外圍電路區(qū)可與單元陣列區(qū)交疊。更詳細(xì)地，外圍邏輯結(jié)構(gòu)PS和單元陣列結(jié)構(gòu)CS可以順序地層疊在基板10上。換句話說(shuō)，在垂直視圖中，外圍邏輯結(jié)構(gòu)PS可以設(shè)置在基板10和單元陣列結(jié)構(gòu)CS之間。
[0236]在本實(shí)施例中，外圍邏輯結(jié)構(gòu)PS可包括圖9的行解碼器2和列解碼器4、圖9的頁(yè)面緩沖器3、以及控制電路，如參考圖8和9所述。這些外圍電路可以設(shè)置在基板10上。另夕卜，基板10可包括摻雜有η型摻雜劑的η阱區(qū)20η和摻雜有ρ型摻雜劑的P阱區(qū)20ρ。有源區(qū)可以通過(guò)器件隔離層11限定在η阱區(qū)20η和ρ阱區(qū)20ρ中。
[0237]外圍邏輯結(jié)構(gòu)PS可包括在第一方向上延伸以橫過(guò)有源區(qū)的外圍柵電極23、形成在外圍柵電極23兩側(cè)處的有源區(qū)中的源極摻雜區(qū)21和漏極摻雜區(qū)22、以及覆蓋外圍電路的第一層間絕緣層50。另外，外圍邏輯結(jié)構(gòu)PS可包括第一至第三下接觸插塞LCP1、LCP2和LCP3、第一至第三接觸墊CP1、CP2和CP3、以及設(shè)置在第二層間絕緣層60上的多個(gè)互連ICL。
[0238]多個(gè)互連ICL可沿著垂直于第一方向的第二方向平行延伸，部分的互連ICL可與有源區(qū)交疊，如上所述。換句話說(shuō)，多個(gè)互連ICL可以設(shè)置在一個(gè)有源區(qū)之上。
[0239]在垂直視圖中，第一至第三接觸墊CP1、CP2和CP3可以設(shè)置在外圍柵電極23的頂表面的高度與互連ICL的底表面的高度之間。第一至第三接觸墊CP1、CP2和CP3可在第一方向上延伸并可以在第二方向上彼此間隔開。第一至第三接觸墊CP1、CP2和CP3可以設(shè)置在有源區(qū)之上。第一至第三接觸墊CP1、CP2和CP3在第一方向上的長(zhǎng)度可以大于有源區(qū)在第一方向上的寬度。
[0240]第一接觸墊CPl可以通過(guò)第一下接觸插塞LCPl電連接到源極摻雜區(qū)21。第二接觸墊CP2可以通過(guò)第二下接觸插塞LCP2電連接到漏極摻雜區(qū)22。第三接觸墊CP3可以通過(guò)第三下接觸插塞LCP3電連接到外圍柵電極23。在平面圖中，第一至第三下接觸插塞LCP1、LCP2和LCP3可以設(shè)置在有源區(qū)中，而不考慮在第二層間絕緣層60上的互連ICL的位置。下部填充絕緣層70可以設(shè)置在互連ICL上。下部填充絕緣層70可覆蓋外圍邏輯結(jié)構(gòu)PS的整個(gè)表面。
[0241]如參考圖1至7所述，第一至第三接觸墊CPl、CP2和CP3的每個(gè)可以通過(guò)上接觸插塞UCP1、UCP2或UCP3電連接到互連ICL之一。在一些實(shí)施方式中，第一至第三上接觸插塞UCPl、UCP2和UCP3可以設(shè)置為分別對(duì)應(yīng)于第一至第三接觸墊CPl、CP2和CP3。第一至第三上接觸插塞UCP1、UCP2和UCP3的位置可以根據(jù)互連ICL與外圍邏輯電路之間的電連接關(guān)系而改變。
[0242]在本實(shí)施例中，單元陣列結(jié)構(gòu)CS可包括設(shè)置在下部填充絕緣層70上的半導(dǎo)體層80。另外，單元陣列結(jié)構(gòu)CS可還包括層疊結(jié)構(gòu)和穿透該層疊結(jié)構(gòu)的垂直結(jié)構(gòu)，該層疊結(jié)構(gòu)包括垂直地層疊在半導(dǎo)體層80上的電極。在本實(shí)施例中，半導(dǎo)體層80可包括硅(Si)、鍺(Ge)或其任意混合物。半導(dǎo)體層80可以摻雜有摻雜劑。替代地，半導(dǎo)體層80可包括未摻雜的本征半導(dǎo)體。半導(dǎo)體層80可具有晶體結(jié)構(gòu)，其包括單晶結(jié)構(gòu)、非晶結(jié)構(gòu)和多晶結(jié)構(gòu)中的至少一個(gè)。
[0243]層疊結(jié)構(gòu)可包括第一層疊結(jié)構(gòu)STl和第二層疊結(jié)構(gòu)ST2，該第一層疊結(jié)構(gòu)STl包括垂直層疊在半導(dǎo)體層80上的多個(gè)第一電極ELl，該第二層疊結(jié)構(gòu)ST2包括垂直層疊在第一層疊結(jié)構(gòu)STl上的多個(gè)第二電極EL2。
[0244]層疊結(jié)構(gòu)可具有用于外圍邏輯結(jié)構(gòu)PS與第一和第二電極ELl和EL2之間的電互連的階梯式結(jié)構(gòu)。換句話說(shuō)，在接觸區(qū)中層疊結(jié)構(gòu)的垂直高度隨著距離單元陣列區(qū)CAR的距離減小而增大。即，層疊結(jié)構(gòu)可具有在接觸區(qū)中的傾斜輪廊。
[0245]在本實(shí)施例中，垂直結(jié)構(gòu)VS可穿透第一層疊結(jié)構(gòu)STl和第二層疊結(jié)構(gòu)ST2，并且可以連接到半導(dǎo)體層80。垂直結(jié)構(gòu)VS可包括半導(dǎo)體材料或?qū)щ姴牧稀?br> [0246]用于電連接單元陣列結(jié)構(gòu)CS到外圍邏輯結(jié)構(gòu)PS的互連結(jié)構(gòu)可以設(shè)置在第一接觸區(qū)CTRl和第二接觸區(qū)CTR2中。在本實(shí)施例中，上部填充絕緣層100可覆蓋半導(dǎo)體層80上的層疊結(jié)構(gòu)。第一插塞PLGl可穿透第一接觸區(qū)CTRl中的上部填充絕緣層100。第一插塞PLGl可以分別連接到第一電極ELl的端部分。第二插塞PLG2可穿透第二接觸區(qū)CTR2中的上部填充絕緣層100。第二插塞PLG2可以分別連接到第二電極ELl的端部分。另外，互連插塞PLG可以設(shè)置在接觸區(qū)中?；ミB插塞PLG可穿透上部填充絕緣層100以連接到外圍邏輯結(jié)構(gòu)PS的互連ICL。
[0247]此外，第一連接線CLl可以設(shè)置在第一接觸區(qū)CTRl的上部填充絕緣層100上。第一連接線CLl可以通過(guò)第一接觸CTl電連接到第一插塞PLGl。第二連接線CL2可以設(shè)置在第二接觸區(qū)CTR2的上部填充絕緣層100上。第二連接線CL2可以通過(guò)第二接觸CT2電連接到第二插塞PLG2。另外，接觸CT和互連線CL可以設(shè)置在接觸區(qū)中。接觸CT和互連線CL可以電連接到互連插塞PLG。
[0248]圖32為示出包括根據(jù)實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)系統(tǒng)的示例的示意框圖。
[0249]參考圖32，存儲(chǔ)系統(tǒng)1100可以應(yīng)用于個(gè)人數(shù)字助理(PDA)、便攜式計(jì)算機(jī)、上網(wǎng)平板、無(wú)線電話、移動(dòng)電話、數(shù)字音樂(lè)播放器、存儲(chǔ)卡或通過(guò)無(wú)線接收或傳輸信息數(shù)據(jù)的其他電子廣品。
[0250]存儲(chǔ)系統(tǒng)1100可包括控制器1110、輸入/輸出(I/O)單元1120 (例如，鍵區(qū)、鍵盤和/或顯示器)、存儲(chǔ)器件1130、接口單元1140和數(shù)據(jù)總線1150。控制器1110、I/O單元1120、存儲(chǔ)器件1130和接口單元1140中的至少兩個(gè)可通過(guò)數(shù)據(jù)總線1150彼此通信。
[0251]控制器1110可包括以下中的至少一個(gè):微處理器、數(shù)字信號(hào)處理器、微型控制器或具有與其任意一個(gè)相似的功能的其他邏輯器件。存儲(chǔ)器件1130可存儲(chǔ)通過(guò)控制器1110執(zhí)行的命令。I/O單元1120可從系統(tǒng)1100外部接收數(shù)據(jù)或信號(hào)或可傳輸數(shù)據(jù)或信號(hào)到系統(tǒng)1100外部。
[0252]存儲(chǔ)器件1130可包括根據(jù)上述的實(shí)施例的非易失性存儲(chǔ)器件的至少一個(gè)。另外，存儲(chǔ)器件1130可還包括隨機(jī)存取易失性存儲(chǔ)器件和/或各種類型的其他存儲(chǔ)器件中的至少一個(gè)。
[0253]接口單元1140可傳輸數(shù)據(jù)到通信網(wǎng)絡(luò)或可從通信網(wǎng)絡(luò)接收數(shù)據(jù)。
[0254]圖33為示出包括根據(jù)發(fā)明構(gòu)思實(shí)施例的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)卡的示例的示意框圖。
[0255]參考圖33，用于存儲(chǔ)大量數(shù)據(jù)的存儲(chǔ)卡1200可包括以本發(fā)明實(shí)施方式實(shí)現(xiàn)的快閃存儲(chǔ)器件1210。根據(jù)本發(fā)明的存儲(chǔ)卡1200可包括控制主機(jī)與存儲(chǔ)器件1210之間的數(shù)據(jù)通信的存儲(chǔ)控制器1220。
[0256]靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)器件1221用作中央處理單元(CPU) 1222的操作存儲(chǔ)器。主機(jī)接口單元1223可以配置為包括存儲(chǔ)卡1200與主機(jī)之間的數(shù)據(jù)通信協(xié)議。錯(cuò)誤檢查和糾正(ECC)塊1224可檢查和糾正從快閃存儲(chǔ)器件1210讀出的數(shù)據(jù)的錯(cuò)誤。存儲(chǔ)器接口單元1225可與快閃存儲(chǔ)器件1210接口。CPU 1222可控制存儲(chǔ)控制器1220的數(shù)據(jù)交換的整個(gè)操作。即使附圖未示出，存儲(chǔ)卡1200可還包括只讀存儲(chǔ)器(ROM)器件，其存儲(chǔ)代碼數(shù)據(jù)以與主機(jī)接口。
[0257]圖34為示出包括根據(jù)實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的信息處理系統(tǒng)的示例的示意框圖。
[0258]參考圖34，應(yīng)用本發(fā)明方面的存儲(chǔ)系統(tǒng)1310安裝在諸如移動(dòng)裝置或臺(tái)式計(jì)算機(jī)的信息處理系統(tǒng)1300中。信息處理系統(tǒng)1300可包括通過(guò)系統(tǒng)總線1360電連接到快閃存儲(chǔ)系統(tǒng)1310的調(diào)制解調(diào)器1320、中央處理單元(CPU) 1330、隨機(jī)存取存儲(chǔ)器(RAM)器件1340、和用戶接口單元1350。存儲(chǔ)系統(tǒng)1310可實(shí)施在先描述的實(shí)施方式。存儲(chǔ)系統(tǒng)1310可存儲(chǔ)由CPU 1330處理的數(shù)據(jù)或從外部系統(tǒng)輸入的數(shù)據(jù)。存儲(chǔ)系統(tǒng)1310可以實(shí)現(xiàn)為固態(tài)盤(SSD)。在此情況下，信息處理系統(tǒng)1300可穩(wěn)定且可靠地在快閃存儲(chǔ)系統(tǒng)1310中存儲(chǔ)大量數(shù)據(jù)。通過(guò)發(fā)明實(shí)施方式提供的可靠性的增大使得存儲(chǔ)系統(tǒng)1310能夠節(jié)省用于錯(cuò)誤糾正的資源，使得可以為信息處理系統(tǒng)1300提供高速數(shù)據(jù)交換功能。雖然附圖中未示出，但是信息處理系統(tǒng)1300可還包括應(yīng)用芯片組、照相機(jī)圖像處理器(CIS)、和/或輸入/輸出設(shè)備。
[0259]另外，半導(dǎo)體存儲(chǔ)器件和存儲(chǔ)系統(tǒng)的實(shí)施方式可以使用各種封裝技術(shù)被封裝。例如，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件和存儲(chǔ)系統(tǒng)可以利用以下任一技術(shù)被封裝:層疊封裝(POP)技術(shù)、球柵陣列(BGAs)技術(shù)、芯片級(jí)封裝(CSPs)技術(shù)、帶引線的塑料芯片載體(PLCC)技術(shù)、塑料雙列直插式封裝(PDIP)技術(shù)、窩伏爾組件中管芯封裝(die in wafflepack)技術(shù)、晶片形式中管芯(die in wafer form)技術(shù)、板上芯片(COB)技術(shù)、陶瓷雙列直插式封裝(CERDIP)技術(shù)、塑料公制四方扁平封裝(plastic metric quad flat pack,PMQFP)技術(shù)、塑料四方扁平封裝(PQFP)技術(shù)、小外型封裝(small outline, S0IC)技術(shù)、收縮型小外形封裝(SSOP)技術(shù)、薄小外型封裝(thin small outline, TS0P)技術(shù)、薄型四方扁平封裝(TQFP)技術(shù)、系統(tǒng)級(jí)封裝(SIP)技術(shù)、多芯片封裝(MCP)技術(shù)、晶片級(jí)制造封裝(wafer-level fabricated package, WFP)技術(shù)或晶片級(jí)處理堆疊封裝(wafer-levelprocessed stack package, WSP)技術(shù)。
[0260]根據(jù)實(shí)施方式，在平面圖中，連接到MOS晶體管的下接觸插塞可以與器件隔離層間隔開并且可以自由地設(shè)置在有源區(qū)中，而不考慮MOS晶體管和互連之間的電連接關(guān)系。因此，當(dāng)形成下接觸插塞時(shí)，可以增大工藝余量。
[0261]接觸墊可以設(shè)置在下接觸插塞上并在多個(gè)互連下面。接觸墊可交叉互連。因此，上接觸插塞的位置可以根據(jù)MOS晶體管與互連之間的電連接而自由地改變。
[0262]結(jié)果，即使有源區(qū)的面積減小，在形成電連接互連到MOS晶體管的接觸插塞期間也可以提高工藝余量。存在在可靠性、密度、性能和成本上的相應(yīng)改進(jìn)。
[0263]雖然已經(jīng)參考示例實(shí)施例描述了本發(fā)明的方面，然而對(duì)于本領(lǐng)域技術(shù)人員而言顯然的是在不脫離公開的精神和范圍的情況下，可以作出不同變化和改進(jìn)。因此，應(yīng)當(dāng)理解，上述實(shí)施方式和描述不是限制，而是說(shuō)明性的。因此，發(fā)明的范圍通過(guò)權(quán)利要求書及它們的等價(jià)物的最寬可允許解釋來(lái)確定，而不應(yīng)受到上述描述的限制或約束。
[0264]本申請(qǐng)要求于2013年8月30日向韓國(guó)專利局提交的韓國(guó)專利申請(qǐng)N0.10-2013-0104375的優(yōu)先權(quán)，其全部?jī)?nèi)容通過(guò)引用結(jié)合在此。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 基板，包括由器件隔離層限定的有源區(qū)； 柵電極，在第一方向上在所述有源區(qū)之上延伸； 多個(gè)互連，在垂直于所述第一方向的第二方向上在所述柵電極之上延伸； 設(shè)置在所述柵電極和所述多個(gè)互連之間并與所述柵電極和所述多個(gè)互連間隔開的接觸墊，當(dāng)從平面圖看時(shí)，所述接觸墊在所述第一方向上延伸以交疊所述多個(gè)互連和所述有源區(qū)； 下接觸插塞，將所述接觸墊電連接到所述有源區(qū)；和 上接觸插塞，將所述接觸墊電連接到所述多個(gè)互連之一。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述接觸墊在所述第一方向上的長(zhǎng)度大于所述有源區(qū)在所述第一方向上的寬度。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述上接觸插塞與所述下接觸插塞在所述第一方向上橫向地間隔開。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述接觸墊在所述第二方向上的寬度大于所述下接觸插塞在所述第二方向上的寬度。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其中當(dāng)從平面圖看時(shí)，所述多個(gè)互連的每個(gè)交疊所述器件隔離層。
6.如權(quán)利要求1所述的半導(dǎo)體器件，其中當(dāng)從平面圖看時(shí)，所述多個(gè)互連之一交疊所述有源區(qū)在所述第二方向上延伸的邊緣。
7.一種半導(dǎo)體器件，包括: 基板，包括單元陣列區(qū)和外圍電路區(qū)； 單元陣列結(jié)構(gòu)，在所述單元陣列區(qū)之上的所述基板上方延伸到第一高度； 外圍邏輯結(jié)構(gòu)，在所述外圍電路區(qū)之上的所述基板上方延伸到小于所述第一高度的第二高度； 多個(gè)平行互連，延伸在所述外圍邏輯結(jié)構(gòu)和所述單元陣列結(jié)構(gòu)之上； 設(shè)置在所述外圍邏輯結(jié)構(gòu)的頂表面和所述多個(gè)互連的底表面之間的接觸墊，當(dāng)從平面圖看時(shí)，該接觸墊與部分的所述外圍邏輯結(jié)構(gòu)和部分的所述多個(gè)互連交疊； 下接觸插塞，將所述外圍邏輯結(jié)構(gòu)電連接到所述接觸墊；和 上接觸插塞，將所述接觸墊電連接到所述多個(gè)互連之一。
8.如權(quán)利要求7所述的半導(dǎo)體器件，其中所述單元陣列結(jié)構(gòu)包括多個(gè)層疊電極和穿透所述多個(gè)層疊電極的垂直結(jié)構(gòu)。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其中所述接觸墊的底表面設(shè)置在所述垂直結(jié)構(gòu)的頂表面的高度與所述外圍邏輯結(jié)構(gòu)的頂表面的高度之間。
10.如權(quán)利要求8所述的半導(dǎo)體器件，其中所述接觸墊的頂表面與所述垂直結(jié)構(gòu)的頂表面基本共面。
11.如權(quán)利要求7所述的半導(dǎo)體器件，其中所述基板包括在所述外圍電路區(qū)中限定有源區(qū)的器件隔離層，和 其中所述外圍電路區(qū)包括: 晶體管柵極信號(hào)線，在第一方向上在所述有源區(qū)之上延伸；和 源極區(qū)和漏極區(qū)，形成在所述柵電極的相反側(cè)上的所述有源區(qū)中， 其中所述下接觸插塞連接到所述源極區(qū)或所述漏極區(qū)。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其中所述多個(gè)互連在垂直于所述第一方向的第二方向上延伸， 其中所述接觸墊在所述第一方向上延伸，和 其中所述接觸墊在所述第一方向上的長(zhǎng)度大于所述有源區(qū)在所述第一方向上的寬度。
13.如權(quán)利要求11所述的半導(dǎo)體器件，其中當(dāng)從平面圖看時(shí)，所述多個(gè)互連交疊所述有源區(qū)。
14.如權(quán)利要求11所述的半導(dǎo)體器件，其中所述上接觸插塞與所述下接觸插塞在所述第一方向上橫向地間隔開。
15.如權(quán)利要求7所述的半導(dǎo)體器件，其中所述單元陣列結(jié)構(gòu)包括: 第一層疊結(jié)構(gòu)，包括垂直地層疊在所述基板上的多個(gè)第一電極； 第二層疊結(jié)構(gòu)，包括垂直地層疊在所述第一層疊結(jié)構(gòu)上的多個(gè)第二電極；和 垂直結(jié)構(gòu)，穿透所述第一層疊結(jié)構(gòu)和所述第二層疊結(jié)構(gòu)。
16.如權(quán)利要求15所述的半導(dǎo)體器件，還包括: 設(shè)置在所述單元陣列區(qū)與所述外圍電路區(qū)之間的第一接觸區(qū)中的多個(gè)第一插塞，所述多個(gè)第一插塞連接到所述第一電極并垂直地遠(yuǎn)離所述基板延伸；和 設(shè)置在所述單元陣列區(qū)與所述第一接觸區(qū)之間的第二接觸區(qū)中的多個(gè)第二插塞，所述多個(gè)第二插塞連接到所述第二電極并垂直地遠(yuǎn)離所述基板延伸， 其中所述接觸墊的垂直高度小于所述多個(gè)第二插塞中至少一個(gè)的垂直高度并大于所述多個(gè)第二插塞中的至少另一個(gè)的垂直高度。
17.如權(quán)利要求16所述的半導(dǎo)體器件，其中所述接觸墊的頂表面與所述多個(gè)第一插塞的頂表面以及所述多個(gè)第二插塞的頂表面基本共面。
18.一種半導(dǎo)體器件，包括: 基板，具有頂表面； 形成在包括源極區(qū)和漏極區(qū)的所述基板上的晶體管結(jié)構(gòu)，所述源極區(qū)和漏極區(qū)在晶體管柵極控制信號(hào)線的相反側(cè)上，所述晶體管柵極控制信號(hào)線在第一方向上平行于所述基板的頂表面延伸； 第一絕緣層，形成在所述晶體管結(jié)構(gòu)上方； 形成在所述絕緣層上方的平行接觸墊的第一陣列，所述第一陣列中的每個(gè)接觸墊具有在所述第一方向上的長(zhǎng)度、在垂直于所述第一方向的第二方向上的寬度、和在垂直于所述第一方向和第二方向的垂直方向上的高度，其中所述長(zhǎng)度大于所述寬度，所述高度大于所述晶體管柵極控制信號(hào)線的垂直厚度；和 下接觸插塞，將所述第一陣列的所述接觸墊之一電連接到所述源極區(qū)、所述漏極區(qū)或所述晶體管柵極控制信號(hào)線。
19.如權(quán)利要求18所述的半導(dǎo)體器件，其中所述晶體管結(jié)構(gòu)形成在所述基板中的由器件隔離層限定的第一有源區(qū)中，所述第一有源區(qū)具有在所述第一方向上的寬度，和 其中所述第一陣列中的每個(gè)接觸墊的長(zhǎng)度大于所述第一有源區(qū)的寬度。
20.如權(quán)利要求19所述的半導(dǎo)體器件，還包括: 在所述基板中的第二有源區(qū)，在所述第一方向上與所述第一有源區(qū)間隔開第一距離；和 形成在所述第二有源區(qū)上方的平行接觸墊的第二陣列，所述第二陣列在所述第一方向上與所述第一陣列間隔開小于所述第一距離的第二距離。
【文檔編號(hào)】H01L21/8247GK104425509SQ201410428686
【公開日】2015年3月18日 申請(qǐng)日期:2014年8月27日 優(yōu)先權(quán)日:2013年8月30日
【發(fā)明者】樸鐘國(guó), 金泓秀, 張?jiān)凑? 申請(qǐng)人:三星電子株式會(huì)社