無結場效應晶體管及其制備方法
【專利摘要】本發(fā)明涉及半導體制造領域，公開了一種無結場效應晶體管及其制備方法。本發(fā)明中，能夠獲得具有關態(tài)漏電小，能有效克服短溝道效應等優(yōu)點的無結場效應管，此外，使源區(qū)和漏區(qū)采用肖特基接觸引出，能夠降低源區(qū)和漏區(qū)的接觸電阻，從而增加了驅(qū)動電流，而且工藝步驟簡單。
【專利說明】 無結場效應晶體管及其制備方法
【技術領域】
[0001]本發(fā)明涉及半導體制造領域，特別涉及一種無結場效應晶體管及其制備方法。
【背景技術】
[0002]半導體器件(如薄膜晶體管)的使用越來越普遍，尤其在顯示器、柔性應用等方面。半導體器件的迅猛發(fā)展要求器件的尺寸不斷的縮小化，因而對材料的要求越來越高?，F(xiàn)有的場效應晶體管源區(qū)(或漏區(qū))的摻雜類型和濃度分別與溝道區(qū)的不一致，它們中的PN結之間會形成一個勢壘結，例如:NM0S是N+PN+，PMOS是P+NP+。
[0003]隨著器件尺寸的不斷縮小，器件性能受閾值電壓漂移、泄漏電流增加等效應的影響愈加明顯。因此絕緣片上硅、雙柵、三柵和環(huán)柵等新型器件結構隨之被提出用來提高柵控能力以抑制短溝道等不良效應。由于器件的進一步縮小，使得要實現(xiàn)突變的摻雜變得越來越困難，這種困難不僅是來自實現(xiàn)工藝的控制，而且因為電子和空穴的區(qū)域化半徑為幾個納米，從物理本質(zhì)上就限定了摻雜濃度變化的極限幅度。因而源漏區(qū)和溝道摻雜類型和濃度一致的無結器件被視為用來克服摻雜突變和熱平衡問題，同時無結器件具有良好的短溝道效應，在幾個納米尺寸下仍然可以工作。此外，一般的半導體器件的驅(qū)動電流小，那么如何增大驅(qū)動電流，提高半導體器件的性能便是本領域技術人員急需解決的技術問題。
【發(fā)明內(nèi)容】
[0004]本發(fā)明的目的在于提供一種無結場效應晶體管及其制備方法，使得源區(qū)和漏區(qū)之間不形成PN結摻雜，能夠提高驅(qū)動電流，且工藝簡單。
[0005]為解決上述技術問題，本發(fā)明的實施方式提供了一種無結場效應晶體管，包括半導體薄膜和柵極結構，所述半導體薄膜設有源區(qū)、溝道區(qū)及漏區(qū)，所述源區(qū)和漏區(qū)位于所述溝道區(qū)的兩端，且不形成PN結摻雜，所述柵極結構形成于所述溝道區(qū)上。
[0006]本發(fā)明實施方式相對于現(xiàn)有技術而言，半導體薄膜中的源區(qū)、溝道區(qū)及漏區(qū)為同一材質(zhì)，且不進行PN結摻雜，而是利用柵極材料與半導體溝道材料的勢壘差，將柵極覆蓋的溝道區(qū)耗盡，從而使得器件在常態(tài)下處于關斷狀態(tài)，當柵極和襯底之間加上偏壓之后，可以正常開啟。由于不需要進行源漏區(qū)域的摻雜和激活，因此無結場效應晶體管能有效克服短溝道效應，具有關態(tài)漏電小，且驅(qū)動電流大等優(yōu)點。
[0007]進一步的，在所述的無結場效應晶體管中，還包括層間介質(zhì)層、鈍化層及源漏連線，所述層間介質(zhì)層形成于所述半導體薄膜及柵極結構的表面并設有通孔，所述通孔暴露出所述源區(qū)和漏區(qū)，所述鈍化層形成于所述通孔的側(cè)壁及暴露出的源區(qū)和漏區(qū)的表面，所述源漏連線填充于所述通孔中。
[0008]進一步的，在所述的無結場效應晶體管中，所述層間介質(zhì)層為二氧化硅或氮化硅。
[0009]進一步的，在所述的無結場效應晶體管中，所述溝道區(qū)為P型溝道，所述鈍化層為二氧化鈦、氧化鋁、氧化硅的一種或多種組合。
[0010]進一步的，在所述的無結場效應晶體管中，所述溝道區(qū)為N型溝道，所述鈍化層為氧化鑭、氧化硅的一種或多種組合。
[0011]進一步的，在所述的無結場效應晶體管中，所述鈍化層的厚度范圍是Inm?2nm。
[0012]另外，鈍化層可以鈍化半導體表面，抑制費米能級釘扎效應，從而減小源漏半導體襯底與金屬電極之間的有效肖特基勢壘高度，進而減小源漏區(qū)域的接觸電阻率，增大導通電流。
[0013]進一步的，在所述的無結場效應晶體管中，所述源漏連線為氮化鈦、氮化鉭、鈦、銅、金、鋁、鑰的一種或多種組合。
[0014]進一步的，在所述的無結場效應晶體管中，還包括襯底和形成于襯底表面的襯底介質(zhì)層，所述半導體薄膜形成于所述襯底介質(zhì)層上。
[0015]進一步的，在所述的無結場效應晶體管中，所述襯底為硅或鍺，所述襯底介質(zhì)層為二氧化硅或氮化硅。
[0016]進一步的，在所述的無結場效應晶體管中，所述半導體薄膜為單晶硅、非晶硅、鍺、銦鎵氧化鋅、氧化鋅、黑磷、III族或V族材料。
[0017]進一步的，在所述的無結場效應晶體管中，所述柵極結構包括柵介質(zhì)層和柵電極，所述柵電極形成于所述柵介質(zhì)層上，所述柵介質(zhì)層形成于所述半導體薄膜上。
[0018]進一步的，在所述的無結場效應晶體管中，所述柵介質(zhì)層為二氧化硅、氮化硅、二氧化鉿中的一種或多種混合組成。。
[0019]進一步的，在所述的無結場效應晶體管中，所述溝道區(qū)為P型溝道，所述柵電極為功函數(shù)小于P型溝道的金屬材料或N+型多晶硅。
[0020]對P型溝道柵電極采用功函數(shù)小于P型溝道，使柵電極接近溝道區(qū)的價帶，使得溝道全耗盡，在常態(tài)情況下處于關斷狀態(tài)，只有當柵極和溝道襯底加負偏壓之后，器件才能開啟，從而實現(xiàn)器件的正常開關工作。
[0021]進一步的，在所述的無結場效應晶體管中，所述溝道區(qū)為N型溝道，所述柵電極為功函數(shù)大于N型溝道的金屬材料或P+型多晶硅。
[0022]對N型溝道柵電極采用功函數(shù)大于N型溝道，使柵電極接近溝道區(qū)的導帶，使得溝道全耗盡，在常態(tài)情況下處于關斷狀態(tài)，只有當柵極和溝道襯底加正偏壓之后，器件才能開啟，從而實現(xiàn)器件的正常開關工作。
[0023]本發(fā)明的實施方式還提供了一種無結場效應晶體管的制備方法，包含以下步驟:
[0024]提供襯底，在所述襯底上依次形成襯底介質(zhì)層和半導體薄膜；
[0025]刻蝕所述半導體薄膜，暴露出部分襯底介質(zhì)層；
[0026]在所述半導體薄膜上形成柵極結構，位于所述柵極結構下方的半導體薄膜為溝道區(qū)，位于所述柵極結構兩側(cè)的半導體薄膜分別為源區(qū)和漏區(qū)；
[0027]在所述襯底介質(zhì)層、半導體薄膜和柵極結構上形成層間介質(zhì)層；
[0028]刻蝕所述層間介質(zhì)層，形成通孔，所述通孔暴露出所述源區(qū)和漏區(qū)；
[0029]在所述通孔側(cè)壁、源區(qū)和漏區(qū)的表面形成鈍化層；
[0030]在所述通孔內(nèi)填充源漏連線，所述源漏連線形成于所述鈍化層的表面，使所述源漏連線與源區(qū)、漏區(qū)呈肖特基接觸。
[0031]本發(fā)明實施方式相對于現(xiàn)有技術而言，形成的半導體薄膜中不進行PN結摻雜和激活，因此能有效克服短溝道效應，具有關態(tài)漏電小的特點，鈍化層的引入能夠抑制費米釘扎效應，減小源漏區(qū)域的有效肖特基勢壘高度，進而減小源區(qū)和漏區(qū)的接觸電阻，增大驅(qū)動電流。
【專利附圖】
【附圖說明】
[0032]圖1是本發(fā)明實施例一和二中無結場效應晶體管的剖面示意圖；
[0033]圖2是本發(fā)明實施例三和四中無結場效應晶體管的制備方法的流程圖；
[0034]圖3至圖9是本發(fā)明實施例三和四中無結場效應晶體管制作過程中的剖面示意圖。
【具體實施方式】
[0035]為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，下面將結合附圖對本發(fā)明的各實施方式進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本發(fā)明各實施方式中，為了使讀者更好地理解本申請而提出了許多技術細節(jié)。但是，即使沒有這些技術細節(jié)和基于以下各實施方式的種種變化和修改，也可以實現(xiàn)本申請各權利要求所要求保護的技術方案。
[0036]本發(fā)明的第一實施方式涉及一種無結場效應晶體管，請參考圖1，其中，無結場效應晶體管包括半導體薄膜200和柵極結構，半導體薄膜200設有源區(qū)、溝道區(qū)及漏區(qū)，源區(qū)和漏區(qū)位于溝道區(qū)的兩端，且不形成PN結摻雜，柵極結構形成于溝道區(qū)上。其中，半導體薄膜200形成于襯底介質(zhì)層110上，襯底介質(zhì)層110形成于襯底100的表面。
[0037]在本實施例中，無結場效應晶體管還包括層間介質(zhì)層400、鈍化層500及源漏連線600，層間介質(zhì)層400形成于半導體薄膜200及柵極結構的表面并設有通孔，通孔暴露出源區(qū)和漏區(qū)，鈍化層500形成于通孔的側(cè)壁及暴露出的源區(qū)和漏區(qū)的表面，源漏連線600填充于通孔中。
[0038]其中，襯底100為硅(Si)、鍺(Ge)或其他半導體材質(zhì)，襯底介質(zhì)層110為二氧化硅或氮化硅等常規(guī)介質(zhì)層。半導體薄膜200形成于絕緣體上硅(SOI)或絕緣體上鍺(GOI)上，若襯底100的材質(zhì)為Si，則半導體薄膜200可以為Si，即在SOI上；若襯底100的材質(zhì)為Ge，則半導體薄膜200可以為Ge，即在GOI上；除此之外，半導體薄膜200還可以為非晶硅、銦鎵氧化鋅(IGZ0)、氧化鋅(ZnO)、黑磷、III族或V族材料。在本實施例中，半導體薄膜200摻雜了 P型離子，即后續(xù)形成的溝道區(qū)也為P型溝道。
[0039]在本實施例中，柵極結構包括柵介質(zhì)層310和柵電極320，柵電極320形成于柵介質(zhì)層310上，柵介質(zhì)層310形成于半導體薄膜200上。其中，柵介質(zhì)層310可以為二氧化硅、氮化硅、二氧化鉿(HfO2)中的一種或其多種混合組成。由于在本實施例中半導體薄膜200為P型，溝道區(qū)也為P型，因此柵電極320可以為功函數(shù)小于P型溝道的金屬材料或N+型多晶硅，接近半導體薄膜200的價帶，使得溝道全耗盡，進而使得器件在常態(tài)出于關斷狀態(tài)。層間介質(zhì)層400可以為二氧化硅或氮化硅，起隔離作用。由于半導體薄膜為P型，因此鈍化層500可以為二氧化鈦(T12)、氧化鋁、氧化硅及其疊層，鈍化層可以鈍化半導體表面，抑制費米能級釘扎效應，從而減小源漏半導體襯底與金屬電極之間的有效肖特基勢壘高度，進而減小源漏區(qū)域的接觸電阻率，增大導通電流。鈍化層500的厚度范圍為Inm?2nm，例如是1.5nm。源漏連線600為氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、銅、金、鋁或鑰(Mo)。使源漏連線600與源區(qū)、漏區(qū)呈肖特基接觸，能夠降低源區(qū)和漏區(qū)的接觸電阻，進而提高驅(qū)動電流。
[0040]由于源區(qū)、溝道區(qū)和漏區(qū)之間無PN結摻雜，因此形成的無結場效應晶體管具有關態(tài)漏電小，能有效克服短溝道效應，且驅(qū)動電流大，工藝步驟簡單等優(yōu)點。
[0041]本發(fā)明的第二實施方式涉及一種無結場效應晶體管。第二實施方式與第一實施方式大致相同，主要區(qū)別之處在于:在第一實施方式中，無結場效應晶體管中的半導體薄膜200為P型。而在本發(fā)明第二實施方式中，無結場效應晶體管中的半導體薄膜200為N型。因此，相應的，鈍化層500為氧化鑭(La2O3)、氧化硅及其疊層，柵電極320為功函數(shù)大于N型溝道的金屬材料或P+型多晶硅，接近半導體薄膜200的導帶，使得溝道全耗盡，進而使得器件在常態(tài)出于關斷狀態(tài)。
[0042]本發(fā)明的第三實施方式涉及一種無結場效應晶體管的制備方法。其用于制造如實施例一提出的無結場效應晶體管，具體的，請參考圖2，無結場效應晶體管的制備方法包括步驟:
[0043]SlOO:提供襯底100，在襯底100上依次形成襯底介質(zhì)層110和半導體薄膜200 ；
[0044]請參考圖3，在步驟SlOO中，襯底100為硅(Si)、鍺(Ge)或其他半導體材質(zhì)，襯底介質(zhì)層I1為二氧化硅或氮化硅等常規(guī)介質(zhì)層。半導體薄膜200形成于絕緣體上硅(SOI)或絕緣體上鍺(GOI)上，若襯底100的材質(zhì)為Si，則半導體薄膜200可以為Si，即在SOI上；若襯底100的材質(zhì)為Ge，則半導體薄膜200可以為Si或Ge，即在GOI上；除此之外，半導體薄膜200還可以為非晶硅、銦鎵氧化鋅(IGZO)、氧化鋅(ZnO)、黑磷、III族或V族材料。在本實施例中，半導體薄膜200摻雜了 P型離子，即后續(xù)形成的溝道區(qū)也為P型溝道。
[0045]S200:刻蝕半導體薄膜200，暴露出部分襯底介質(zhì)層110 ；
[0046]請參考圖4，在步驟S200中，采用光刻、刻蝕等形成具有圖形的半導體薄膜200，即暴露出部分襯底介質(zhì)層110。
[0047]S300:在半導體薄膜200上形成柵極結構，位于柵極結構下方的半導體薄膜200為溝道區(qū)220，位于柵極結構兩側(cè)的半導體薄膜200分別為源區(qū)210和漏區(qū)230 ；
[0048]柵極結構包括柵介質(zhì)層310和柵電極320，柵電極320形成于柵介質(zhì)層310上，柵介質(zhì)層310形成于半導體薄膜200上。具體的，請參考圖5至圖6，首先在襯底介質(zhì)層110和半導體薄膜200的表面上依次形成柵介質(zhì)層310和柵電極320，接著刻蝕柵電極320和柵介質(zhì)層310暴露出部分襯底介質(zhì)層110和半導體薄膜200，獲得溝道區(qū)220、源區(qū)210和漏區(qū)230。其中，柵介質(zhì)層310可以為二氧化硅、氮化硅、二氧化鉿(HfO2)中的一種或其多種混合組成。由于需要刻蝕柵介質(zhì)層310，因此為了保證刻蝕不傷害襯底100，優(yōu)選柵介質(zhì)層310的材質(zhì)與襯底介質(zhì)層110的材質(zhì)不同，兩者具有較大的刻蝕選擇比最佳。由于在本實施例中半導體薄膜200為P型，溝道區(qū)220也為P型，因此柵電極320可以為功函數(shù)小于P型溝道的金屬材料或N+型多晶硅，接近半導體薄膜200的價帶，使得溝道全耗盡，進而使得器件在常態(tài)出于關斷狀態(tài)。
[0049]由于源區(qū)210、溝道區(qū)220和漏區(qū)230之間無PN結摻雜，因此形成的無結場效應晶體管能有效克服短溝道效應，而具有關態(tài)漏電小，驅(qū)動電流大等優(yōu)點。
[0050]S400:在襯底介質(zhì)層110、半導體薄膜200和柵極結構上形成層間介質(zhì)層400 ；
[0051]請參考圖7，在步驟S400中，層間介質(zhì)層400可以為二氧化硅或氮化硅，起隔離作用，其厚度可以根據(jù)不同工藝需要來決定，在此不做限定，然而通常情況下在沉積形成層間介質(zhì)層400后會采用化學機械拋光對其進行機械平坦化處理。
[0052]S500:刻蝕層間介質(zhì)層400，形成通孔410，通孔410暴露出源區(qū)210和漏區(qū)230 ；
[0053]請參考圖8，在步驟S500中，需要采用光刻、刻蝕等工藝實現(xiàn)通孔410的形成，其中，光刻、刻蝕等工藝也為本領域的常規(guī)選擇，在此不再贅述。
[0054]S600:在通孔410的側(cè)壁、源區(qū)210和漏區(qū)230的表面形成鈍化層500 ；
[0055]請參考圖9，鈍化層500可以采用沉積工藝形成，其可形成于通孔410的側(cè)壁、源區(qū)210、漏區(qū)230的表面及層間介質(zhì)層400的表面，其中，由于半導體薄膜為P型，因此鈍化層500可以為二氧化鈦(T12)、氧化鋁、二氧化硅及其疊層，鈍化層可以鈍化半導體表面，抑制費米能級釘扎效應，從而減小源漏半導體襯底與金屬電極之間的有效肖特基勢壘高度，進而減小源漏區(qū)域的接觸電阻率，增大導通電流。鈍化層500的厚度范圍為Inm?2nm，例如是 1.5nm。
[0056]S700:在通孔410內(nèi)填充源漏連線600，源漏連線600形成于鈍化層500的表面，
使源漏連線600與源區(qū)210、漏區(qū)230呈肖特基接觸。
[0057]請參考圖1，在步驟S700中，源漏連線600為氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、銅、金、鋁或鑰(Mo)，在沉積源漏連線600的金屬時，金屬也會沉積至位于層間介質(zhì)層400上的鈍化層500的表面，因此還需要采用化學機械拋光工藝對其進行研磨去除，僅保留位于通孔410中金屬，形成源漏連線600。使源漏連線600與源區(qū)210、漏區(qū)230呈肖特基接觸，能夠降低源區(qū)210和漏區(qū)230的接觸電阻，進而提高驅(qū)動電流。
[0058]本發(fā)明的第四實施方式涉及一種無結場效應晶體管的制備方法。其用于制造第二實施例提出的無結場效應晶體管，步驟均與實施例三中的步驟相同，不同的是實施例三是對半導體薄膜200摻雜了 P型離子，致使后續(xù)形成的溝道區(qū)也為P型溝道，而本實施例則是對半導體薄膜200摻雜了 N型離子，致使后續(xù)形成的溝道區(qū)為N型溝道，相應的，本實施例中制造出的鈍化層500為氧化鑭(La2O3)、氧化硅及其疊層，柵電極320為功函數(shù)大于N型溝道的金屬材料或P+型多晶硅，保證形成的柵電極320接近半導體薄膜200的導帶，使得溝道全耗盡，進而使得器件在常態(tài)出于關斷狀態(tài)。
[0059]此外，本領域技術人員可以理解，采用本實施例提出的無結場效應晶體管及其制備方法，形成的半導體薄膜中不進行PN結摻雜和激活，因此能有效克服短溝道效應，具有關態(tài)漏電小的特點，鈍化層的引入能夠抑制費米釘扎效應，減小源漏區(qū)域的有效肖特基勢壘高度，進而減小源區(qū)和漏區(qū)的接觸電阻，增大驅(qū)動電流，而且工藝步驟簡單。
[0060]上面各種方法的步驟劃分，只是為了描述清楚，實現(xiàn)時可以合并為一個步驟或者對某些步驟進行拆分，分解為多個步驟，只要包含相同的邏輯關系，都在本專利的保護范圍內(nèi)；對流程中添加無關緊要的修改或者引入無關緊要的設計，但不改變其流程的核心設計都在該專利的保護范圍內(nèi)。
[0061]不難發(fā)現(xiàn)，第三實施方式為與第一實施方式相對應的方法實施例，第四實施方式為與第二實施方式相對應的方法實施例。第一和二實施方式中提到的相關技術細節(jié)在第三和四實施方式中依然有效，為了減少重復，相同的細節(jié)均不再贅述。相應地，第三和四實施方式中提到的相關技術細節(jié)也可應用在第一和第二實施方式中。
[0062]本領域的普通技術人員可以理解，上述各實施方式是實現(xiàn)本發(fā)明的具體實施例，而在實際應用中，可以在形式上和細節(jié)上對其作各種改變，而不偏離本發(fā)明的精神和范圍。
【權利要求】
1.一種無結場效應晶體管，其特征在于，包括半導體薄膜和柵極結構，所述半導體薄膜設有源區(qū)、溝道區(qū)及漏區(qū)，所述源區(qū)和漏區(qū)位于所述溝道區(qū)的兩端，且不形成PN結摻雜，所述柵極結構形成于所述溝道區(qū)上。
2.如權利要求1所述的無結場效應晶體管，其特征在于，還包括層間介質(zhì)層、鈍化層及源漏連線，所述層間介質(zhì)層形成于所述半導體薄膜及柵極結構的表面并設有通孔，所述通孔暴露出所述源區(qū)和漏區(qū)，所述鈍化層形成于所述通孔的側(cè)壁及暴露出的源區(qū)和漏區(qū)的表面，所述源漏連線填充于所述通孔中。
3.如權利要求2所述的無結場效應晶體管，其特征在于，所述層間介質(zhì)層為二氧化硅或氮化硅。
4.如權利要求2所述的無結場效應晶體管，其特征在于，所述溝道區(qū)為P型溝道，所述鈍化層為二氧化鈦、氧化鋁、氧化硅的一種或多種組合。
5.如權利要求2所述的無結場效應晶體管，其特征在于，所述溝道區(qū)為N型溝道，所述鈍化層為氧化鑭、氧化硅的一種或多種組合。
6.如權利要求4或5所述的無結場效應晶體管，其特征在于，所述鈍化層的厚度范圍是lnm ?2nm0
7.如權利要求2所述的無結場效應晶體管，其特征在于，所述源漏連線為氮化鈦、氮化鉭、鈦、銅、金、鋁、鑰的一種或多種組合。
8.如權利要求1所述的無結場效應晶體管，其特征在于，還包括襯底和形成于襯底表面的襯底介質(zhì)層，所述半導體薄膜形成于所述襯底介質(zhì)層上。
9.如權利要求8所述的無結場效應晶體管，其特征在于，所述襯底為硅或鍺，所述襯底介質(zhì)層為二氧化硅或氮化硅。
10.如權利要求1所述的無結場效應晶體管，其特征在于，所述半導體薄膜為單晶硅、非晶硅、鍺、銦鎵氧化鋅、氧化鋅、黑磷、III族或V族材料。
11.如權利要求1所述的無結場效應晶體管，其特征在于，所述柵極結構包括柵介質(zhì)層和柵電極，所述柵電極形成于所述柵介質(zhì)層上，所述柵介質(zhì)層形成于所述半導體薄膜上。
12.如權利要求11所述的無結場效應晶體管，其特征在于，所述柵介質(zhì)層為二氧化硅、氮化硅、二氧化鉿中的一種或多種混合組成。
13.如權利要求11所述的無結場效應晶體管，其特征在于，所述溝道區(qū)為P型溝道，所述柵電極為功函數(shù)小于P型溝道的金屬材料或N+型多晶硅。
14.如權利要求11所述的無結場效應晶體管，其特征在于，所述溝道區(qū)為N型溝道，所述柵電極為功函數(shù)大于N型溝道的金屬材料或P+型多晶硅。
15.一種無結場效應晶體管的制備方法，其特征在于，包含以下步驟: 提供襯底，在所述襯底上依次形成襯底介質(zhì)層和半導體薄膜； 刻蝕所述半導體薄膜，暴露出部分襯底介質(zhì)層； 在所述半導體薄膜上形成柵極結構，位于所述柵極結構下方的半導體薄膜為溝道區(qū)，位于所述柵極結構兩側(cè)的半導體薄膜分別為源區(qū)和漏區(qū)； 在所述襯底介質(zhì)層、半導體薄膜和柵極結構上形成層間介質(zhì)層； 刻蝕所述層間介質(zhì)層，形成通孔，所述通孔暴露出所述源區(qū)和漏區(qū)； 在所述通孔側(cè)壁、源區(qū)和漏區(qū)的表面形成鈍化層； 在所述通孔內(nèi)填充源漏連線，所述源漏連線形成于所述鈍化層的表面，使所述源漏連線與源區(qū)、漏區(qū)呈肖特基接觸。
【文檔編號】H01L29/78GK104269438SQ201410472808
【公開日】2015年1月7日 申請日期:2014年9月16日 優(yōu)先權日:2014年9月16日
【發(fā)明者】許 鵬, 吳東平, 付超超, 周祥標 申請人:復旦大學