與cmos工藝兼容的溝道隔離的原生器件及其制造方法
【專利摘要】本申請公開了一種與CMOS工藝兼容的溝道隔離的原生器件，在p型硅襯底內(nèi)部新增深n阱以實現(xiàn)溝道與襯底的隔離，同時在深n阱之上且在源漏注入?yún)^(qū)之下新增p型輕摻雜漏注入?yún)^(qū)以實現(xiàn)源漏注入?yún)^(qū)與深n阱的隔離。本申請溝道隔離的原生器件與溝道隔離的一般MOSFET相似，仍然以深n阱作為溝道和襯底之間的隔離，并將CMOS工藝中PMOS的p型輸入輸出區(qū)新增到溝道隔離的原生NMOS器件中，用來隔離源漏和深n阱，既實現(xiàn)器件0伏左右的閾值電壓，又避免了源漏通過深n阱的短路現(xiàn)象。
【專利說明】與CMOS工藝兼容的溝道隔離的原生器件及其制造方法

【技術(shù)領(lǐng)域】
[0001]本申請涉及一種原生器件，特別是涉及一種溝道隔離的原生器件。

【背景技術(shù)】
[0002]原生器件(native device)是一種MOSFET(金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管)。與一般的MOSFET是制作在η阱或P阱中不同，原生器件是直接制作在硅襯底上。一般的MOSFET的η講或ρ講的形成包括講離子注入、反穿通(ant1-punchthrough)離子注入、溝道離子注入。而原生器件直接以硅襯底作為溝道，不用任何阱離子注入、反穿通離子注入、溝道離子注入。臺灣地區(qū)2004年5月出版的《電子月刊》第106期刊有《互補式金氧半(CMOS)積體電路在奈米制程下之靜電放電防護方法》一文，其第3部分“Already-on (native)元件及其特性分析”對于原生器件的結(jié)構(gòu)及特性進行了詳細描述。原生器件經(jīng)常會應(yīng)用到模擬電路中，其特點是閾值電壓低，電壓傳輸性好，工藝簡單，器件均勻性好。
[0003]在很多的模擬電路中都需要制作溝道隔離的M0SFET，當(dāng)襯底接地時溝道可以加上一定的偏置電壓。請參閱圖1，硅襯底10上具有柵氧化層12和柵極13，其兩側(cè)具有側(cè)墻16。柵極13兩側(cè)下方的硅襯底10表面具有輕摻雜漏注入?yún)^(qū)15和源漏注入?yún)^(qū)17，輕摻雜漏注入?yún)^(qū)15在源漏注入?yún)^(qū)17的內(nèi)側(cè)。這些構(gòu)成了一般的M0SFET。在一般的MOSFET的下方制作深η阱11以隔離溝道和襯底，就形成了溝道隔離的M0SFET。
[0004]然而原生器件如果想要進行溝道隔離，就不能如同一般的MOSFET那樣僅通過增加深η阱來實現(xiàn)。這是由于原生器件的源漏結(jié)很深，如果新增深η阱則源漏注入?yún)^(qū)底部通常會接觸到深N阱而引起源漏短路。因此常規(guī)CMOS工藝中不提供溝道隔離的原生器件。


【發(fā)明內(nèi)容】

[0005]本申請所要解決的技術(shù)問題是提供一種與CMOS工藝兼容的溝道隔離的原生器件，確保源漏注入?yún)^(qū)與深η阱之間不會發(fā)生短路。為此，本申請還要提供與CMOS工藝兼容的溝道隔離的原生器件的制造方法。
[0006]為解決上述技術(shù)問題，本申請與CMOS工藝兼容的溝道隔離的原生器件是在P型硅襯底內(nèi)部新增深η阱以實現(xiàn)溝道與襯底的隔離，同時在深η阱之上且在源漏注入?yún)^(qū)之下新增P型輕摻雜漏注入?yún)^(qū)以實現(xiàn)源漏注入?yún)^(qū)與深η阱的隔離。
[0007]進一步地，所述ρ型輕摻雜漏注入?yún)^(qū)為溝道隔離的原生器件的輸入輸出區(qū)。
[0008]本申請與CMOS工藝兼容的溝道隔離的原生器件的制造方法包括如下步驟:
[0009]第I步，在ρ型硅襯底的內(nèi)部采用離子注入工藝形成深η阱；
[0010]第2步，在ρ型硅襯底上采用熱氧化生長工藝形成一層氧化硅，在該層氧化硅上淀積一層多晶娃;
[0011]第3步，采用光刻和刻蝕工藝對多晶硅和氧化硅進行刻蝕形成柵極和柵氧化層；
[0012]第4步，在柵極兩側(cè)下方的P型硅襯底表面采用自對準(zhǔn)離子注入工藝形成P型輕摻雜漏注入?yún)^(qū)，其底部與深η阱的上表面相接觸；
[0013]第5步，在柵極兩側(cè)下方的P型硅襯底表面采用離子注入工藝形成η型輕摻雜漏注入?yún)^(qū)，其底部高于P型輕摻雜漏注入?yún)^(qū)的底部，其內(nèi)側(cè)壁比P型輕摻雜漏注入?yún)^(qū)的內(nèi)側(cè)壁更靠近柵極的正下方；
[0014]第6步，在柵極和柵氧化層的兩側(cè)形成側(cè)墻；
[0015]第7步，采用自對準(zhǔn)離子注入工藝在柵極兩側(cè)下方的η型輕摻雜漏注入?yún)^(qū)表面形成源漏注入?yún)^(qū)，其底部等于或低于η型輕摻雜漏注入?yún)^(qū)的底部但高于ρ型輕摻雜漏注入?yún)^(qū)的底部，其內(nèi)側(cè)壁比η型輕摻雜漏注入?yún)^(qū)的內(nèi)側(cè)壁更遠離柵極的正下方。
[0016]本申請與CMOS工藝兼容的溝道隔離的原生器件與溝道隔離的一般MOSFET相似，仍然以深η阱作為溝道和襯底之間的隔離，并將CMOS工藝中PMOS的ρ型輸入輸出區(qū)新增到溝道隔離的原生NMOS器件中，用來隔離源漏和深η阱，既實現(xiàn)器件O伏左右的閾值電壓，又避免了源漏通過深η阱的短路現(xiàn)象。

【專利附圖】

【附圖說明】
[0017]圖1是溝道隔離的一般MOSFET的結(jié)構(gòu)示意圖；
[0018]圖2是本申請溝道隔離的原生器件的結(jié)構(gòu)示意圖；
[0019]圖3a至圖3f是本申請溝道隔離的原生器件的制造方法的各步驟示意圖。
[0020]圖中附圖標(biāo)記說明:
[0021]10為ρ型硅襯底；11為深η阱；12為柵氧化層；13為柵極；14為ρ型輕摻雜漏注入?yún)^(qū)；15為η型輕摻雜漏注入?yún)^(qū)；16為側(cè)墻；17為源漏注入?yún)^(qū)。

【具體實施方式】
[0022]請參閱圖2，本申請與CMOS工藝兼容的溝道隔離的原生器件是在P型硅襯底10的內(nèi)部隱埋有深η阱11。在ρ型硅襯底10之上具有柵氧化層12、柵極13和側(cè)墻16。側(cè)墻16位于柵氧化層12和柵極13的兩側(cè)。在柵極13兩側(cè)下方的ρ型娃襯底10的表面具有η型重摻雜的源漏注入?yún)^(qū)17。在源漏注入?yún)^(qū)17的內(nèi)側(cè)具有η型輕摻雜漏注入?yún)^(qū)15。在源漏注入?yún)^(qū)17的下方具有ρ型輕摻雜漏注入?yún)^(qū)14。ρ型輕摻雜漏注入?yún)^(qū)14的底部接觸深η阱11的上表面。
[0023]本申請與CMOS工藝兼容的溝道隔離的原生器件的創(chuàng)新體現(xiàn)在:新增深η阱11實現(xiàn)溝道與襯底的隔離，同時新增P型輕摻雜漏注入?yún)^(qū)14實現(xiàn)源漏注入?yún)^(qū)17與深η阱11的隔離。該P型輕摻雜漏注入?yún)^(qū)14是PMOS器件的輸入輸出區(qū)，本申請將其新增到溝道隔離的原生NMOS器件中(采用pocket自對準(zhǔn)離子注入工藝)，使其實現(xiàn)源漏17與深η阱11的隔離，從而以CMOS工藝實現(xiàn)了溝道隔離的原生器件。
[0024]作為一個具體示例，本申請溝道隔離的原生器件的制造方法包括如下步驟:
[0025]第I步，請參閱圖3a，在ρ型硅襯底10的內(nèi)部采用離子注入工藝形成深η阱11。深η阱11位于ρ型硅襯底10的內(nèi)部，而不在其表面。這一步離子注入的η型雜質(zhì)例如為磷，離子注入能量大于100KeV,離子注入劑量為2 X 112?2 X 113原子每立方厘米。離子注入的能量越高，則意味著雜質(zhì)原子能穿入娃片越深，射頻越大，從而可在P型娃襯底?ο的內(nèi)部(而非表面)形成深η阱。
[0026]第2步，請參閱圖3b，在P型硅襯底10上采用熱氧化生長工藝形成一層氧化硅12，在柵氧化層12上淀積一層多晶硅13。
[0027]第3步，請參閱圖3c，采用光刻和刻蝕工藝對多晶硅13和氧化硅12進行刻蝕，剩余的多晶硅13作為柵極，剩余的氧化硅12作為柵氧化層。
[0028]第4步，請參閱圖3d，在柵極13兩側(cè)下方的P型硅襯底表面采用自對準(zhǔn)(即以柵極13作為離子注入的阻擋層)離子注入工藝形成P型輕摻雜漏(LDD)注入?yún)^(qū)14，其底部與深η阱11的上表面相接觸。該P型輕摻雜漏注入?yún)^(qū)14作為輸入輸出(I/O)區(qū)。這一步離子注入的P型雜質(zhì)例如為硼，離子注入能量為10?40KeV，離子注入劑量為I X 113?I X 114原子每立方厘米。
[0029]第5步，請參閱圖3e，在柵極13兩側(cè)下方的p型硅襯底表面采用離子注入工藝形成η型輕摻雜漏注入?yún)^(qū)15，其底部高于P型輕摻雜漏注入?yún)^(qū)14的底部，其內(nèi)側(cè)壁比P型輕摻雜漏注入?yún)^(qū)14的內(nèi)側(cè)壁更靠近柵極13的正下方。這一步離子注入的η型雜質(zhì)例如為磷或砷。如為磷注入，則離子注入能量為5?60KeV，離子注入劑量為5 X 113?5 X 114原子每立方厘米。如為砷注入，則離子注入能量為2?30KeV，離子注入劑量為5 X 113?I X 115原子每立方厘米。
[0030]第6步，請參閱圖3f，在柵極13和柵氧化層12的兩側(cè)形成側(cè)墻16。這一步可以先淀積一層氮化硅16，再采用干法刻蝕工藝反刻對該層氮化硅16至露出柵極13上表面、η型輕摻雜漏注入?yún)^(qū)15上表面，此時就在柵極13和柵氧化層12的兩側(cè)殘留有氮化硅側(cè)墻16。
[0031]第7步，請參閱圖2，采用自對準(zhǔn)(即以柵極13和側(cè)墻16作為離子注入的阻擋層)離子注入工藝在柵極13兩側(cè)下方的η型輕摻雜漏注入?yún)^(qū)15表面形成源漏注入?yún)^(qū)17，其底部等于或低于η型輕摻雜漏注入?yún)^(qū)15的底部但高于P型輕摻雜漏注入?yún)^(qū)14的底部，其內(nèi)側(cè)壁比η型輕摻雜漏注入?yún)^(qū)15的內(nèi)側(cè)壁更遠離柵極13的正下方。這一步離子注入的η型雜質(zhì)例如為砷。最終源漏注入?yún)^(qū)17、η型輕摻雜漏注入?yún)^(qū)15和P型輕摻雜漏注入?yún)^(qū)14的相對位置關(guān)系為:源漏注入?yún)^(qū)17僅在P型硅襯底10的表面，η型輕摻雜漏注入?yún)^(qū)15僅在源漏注入?yún)^(qū)17的下方且與深η阱11的上表面相接觸，P型輕摻雜漏注入?yún)^(qū)14僅在源漏注入?yún)^(qū)17的內(nèi)側(cè)(即更靠近柵極13的正下方)。
[0032]以上僅為本申請的優(yōu)選實施例，并不用于限定本申請。對于本領(lǐng)域的技術(shù)人員來說，本申請可以有各種更改和變化。凡在本申請的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本申請的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種與CMOS工藝兼容的溝道隔離的原生器件，其特征是，在P型硅襯底內(nèi)部新增深η阱以實現(xiàn)溝道與襯底的隔離，同時在深η阱之上且在源漏注入?yún)^(qū)之下新增P型輕摻雜漏注入?yún)^(qū)以實現(xiàn)源漏注入?yún)^(qū)與深η阱的隔離。
2.根據(jù)權(quán)利要求1所述的與CMOS工藝兼容的溝道隔離的原生器件，其特征是，所述P型輕摻雜漏注入?yún)^(qū)為溝道隔離的原生器件的輸入輸出區(qū)。
3.根據(jù)權(quán)利要求1所述的與CMOS工藝兼容的溝道隔離的原生器件，在P型硅襯底之上具有柵氧化層和柵極，其特征是，在P型硅襯底的內(nèi)部隱埋有深η阱，在柵極兩側(cè)下方的P型硅襯底的表面具有η型源漏注入?yún)^(qū)，在源漏注入?yún)^(qū)的內(nèi)側(cè)具有η型輕摻雜漏注入?yún)^(qū)，在源漏注入?yún)^(qū)的下方具有P型輕摻雜漏注入?yún)^(qū)，P型輕摻雜漏注入?yún)^(qū)的底部接觸深η阱的上表面。
4.一種與CMOS工藝兼容的溝道隔離的原生器件的制造方法，其特征是，包括如下步驟: 第I步，在P型硅襯底的內(nèi)部采用離子注入工藝形成深η阱； 第2步，在P型硅襯底上采用熱氧化生長工藝形成一層氧化硅，在該層氧化硅上淀積一層多晶娃; 第3步，采用光刻和刻蝕工藝對多晶硅和氧化硅進行刻蝕形成柵極和柵氧化層； 第4步，在柵極兩側(cè)下方的P型硅襯底表面采用自對準(zhǔn)離子注入工藝形成P型輕摻雜漏注入?yún)^(qū)，其底部與深η阱的上表面相接觸； 第5步，在柵極兩側(cè)下方的P型硅襯底表面采用離子注入工藝形成η型輕摻雜漏注入?yún)^(qū)，其底部高于P型輕摻雜漏注入?yún)^(qū)的底部，其內(nèi)側(cè)壁比P型輕摻雜漏注入?yún)^(qū)的內(nèi)側(cè)壁更靠近柵極的正下方； 第6步，在柵極和柵氧化層的兩側(cè)形成側(cè)墻； 第7步，采用自對準(zhǔn)離子注入工藝在柵極兩側(cè)下方的η型輕摻雜漏注入?yún)^(qū)表面形成源漏注入?yún)^(qū)，其底部等于或低于η型輕摻雜漏注入?yún)^(qū)的底部但高于P型輕摻雜漏注入?yún)^(qū)的底部，其內(nèi)側(cè)壁比η型輕摻雜漏注入?yún)^(qū)的內(nèi)側(cè)壁更遠離柵極的正下方。
5.根據(jù)權(quán)利要求4所述的與CMOS工藝兼容的溝道隔離的原生器件的制造方法，其特征是，所述方法第I步中，離子注入的η型雜質(zhì)為磷，離子注入能量大于lOOOKeV，離子注入劑量為2 X 112?2 X 113原子每立方厘米。
6.根據(jù)權(quán)利要求4所述的與CMOS工藝兼容的溝道隔離的原生器件的制造方法，其特征是，所述方法第4步中，離子注入的P型雜質(zhì)為硼，離子注入能量為10?40KeV，離子注入劑量為I X 113?I X 114原子每立方厘米。
7.根據(jù)權(quán)利要求4所述的與CMOS工藝兼容的溝道隔離的原生器件的制造方法，其特征是，所述方法第5步中，離子注入的η型雜質(zhì)為磷或砷；如為磷注入，則離子注入能量為5?60KeV,離子注入劑量為5 X 113?5 X 114原子每立方厘米；如為砷注入，則離子注入能量為2?30KeV，離子注入劑量為5 X 113?I X 115原子每立方厘米。
【文檔編號】H01L21/336GK104282734SQ201410494175
【公開日】2015年1月14日 申請日期:2014年9月24日 優(yōu)先權(quán)日:2014年9月24日
【發(fā)明者】錢文生 申請人:上海華虹宏力半導(dǎo)體制造有限公司