一種用于制作嵌入式硅鍺應(yīng)變pmos器件的方法
【專利摘要】本發(fā)明公開了一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，通過在對PMOS源漏凹槽內(nèi)采用選擇性外延生長應(yīng)變硅鍺合金應(yīng)力層前，先在平面的半導(dǎo)體基底上外延生長一層硅鍺合金層和單晶硅層，然后，再以此硅鍺合金層作為基底，在其上采用選擇性外延的方法繼續(xù)生長應(yīng)變硅鍺合金應(yīng)力層，避免了在后續(xù)外延生長應(yīng)變硅鍺合金應(yīng)力層時(shí)鍺和基底硅的直接接觸，從而抑制了在SiGe/Si界面處形成缺陷的現(xiàn)象，在確保對PMOS器件的溝道施加適當(dāng)?shù)膽?yīng)力的同時(shí)，又能夠抑制現(xiàn)有技術(shù)存在的由于SiGe/Si界面處存在缺陷而引起的結(jié)漏電現(xiàn)象，進(jìn)而提高PMOS器件的整體電學(xué)性能，并可與現(xiàn)有的工藝很好地兼容。
【專利說明】—種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，更具體地，涉及一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法。

【背景技術(shù)】
[0002]隨著超大規(guī)模集成電路特征尺寸的微縮化持續(xù)發(fā)展，電路元件的尺寸越來越小，且操作的速度也越來越快。如何改善電路元件的驅(qū)動(dòng)電流顯得日益重要。
[0003]在CMOS器件的制造技術(shù)中，常規(guī)上是將P型金屬氧化物半導(dǎo)體場效應(yīng)(PMOS)晶體管和N型金屬氧化物半導(dǎo)體場效應(yīng)(NMOS)晶體管分開進(jìn)行處理的。例如，在PMOS器件的制造工藝中采用具有壓應(yīng)力的材料，而在NMOS器件中采用具有張應(yīng)力的材料，以向溝道區(qū)施加適當(dāng)?shù)膽?yīng)力，從而提高載流子的遷移率。其中，嵌入式硅鍺技術(shù)(eSiGe)通過在PMOS晶體管的源漏(S/D)區(qū)形成應(yīng)變硅鍺合金(SiGe)應(yīng)力層、能夠提高溝道空穴的遷移率而成為PMOS應(yīng)力工程的主要技術(shù)之一。
[0004]然而，當(dāng)需要在外延生長和其他集成工藝過程中應(yīng)用嵌入式硅鍺技術(shù)時(shí)，就會(huì)發(fā)生在SiGe/Si界面處產(chǎn)生缺陷的現(xiàn)象，尤其是當(dāng)SiGe應(yīng)力層中的Ge原子百分含量較高時(shí)。例如，在外延生長工藝過程中應(yīng)用嵌入式硅鍺技術(shù)時(shí)，現(xiàn)有技術(shù)的方法是在Si基底上直接淀積SiGe層。由于S1-Ge化學(xué)鍵具有比S1-Si化學(xué)鍵更大的晶格常數(shù)，因此，在SiGe/Si界面處會(huì)產(chǎn)生較大的應(yīng)力聚集，這樣生長的薄膜線位錯(cuò)密度極高。同時(shí)，源漏(S/D)形貌對應(yīng)用嵌入式硅鍺技術(shù)時(shí)的影響也很大，這是由于SiGe薄膜在不同晶向上的生長機(jī)理有所不同。SiGe在源漏的側(cè)壁的晶向是(110)晶向，在源漏的底部是(001)晶向，而在(110)晶向方向的成核速率要大于在(001)晶向方向的速率。因此，在(110)晶向方向的SiGe平整度會(huì)比較粗糙，從而導(dǎo)致整個(gè)SiGe薄膜的缺陷較多。
[0005]上述這些缺陷將會(huì)使溝道內(nèi)的應(yīng)力減弱，從而影響PMOS晶體管的性能。而且，這些缺陷還會(huì)使源漏區(qū)與N阱或基底之間的PN結(jié)漏電流增加，從而使PMOS晶體管的性能進(jìn)一步地惡化。
[0006]目前，控制上述缺陷的主要手段是控制SiGe中Ge的含量以及優(yōu)化外延工藝。其中，雖然減少Ge的含量能降低缺陷，但也會(huì)使形成的硅鍺應(yīng)力層對溝道區(qū)施加的應(yīng)力隨之減少，從而不能達(dá)到提高空穴遷移率的效果；而優(yōu)化外延工藝在減少缺陷方面的效果也很有限。
[0007]因此，在現(xiàn)有的硅鍺外延生長技術(shù)中，在控制SiGe/Si界面處缺陷生成的同時(shí)，無法保證形成的應(yīng)變硅鍺合金應(yīng)力層對PMOS器件的溝道區(qū)施加的應(yīng)力免受不利影響。鑒于以上原因，急需開發(fā)一種用于制作嵌入式硅鍺應(yīng)變PMOS器件結(jié)構(gòu)的方法，以解決上述問題。


【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，以控制形成應(yīng)變硅鍺合金應(yīng)力層時(shí)在SiGe/Si界面處產(chǎn)生缺陷，并保證形成的應(yīng)變硅鍺合金應(yīng)力層對PMOS器件溝道區(qū)施加的應(yīng)力不受影響。
[0009]為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0010]一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，其特征在于，包括:
[0011]步驟一:提供一平面半導(dǎo)體基底，在所述半導(dǎo)體基底上依次形成硅鍺合金層和單晶娃層;
[0012]步驟二:形成淺溝槽隔離、柵極及側(cè)墻，所述淺溝槽隔離停留在所述半導(dǎo)體基底；
[0013]步驟三:形成PMOS源漏凹槽，所述源漏凹槽停留在所述硅鍺合金層；
[0014]步驟四:在所述源漏凹槽內(nèi)繼續(xù)生長硅鍺合金層，以在PMOS源漏區(qū)域形成應(yīng)變硅鍺合金應(yīng)力層。
[0015]優(yōu)選的，步驟一中，采用外延生長方法在所述半導(dǎo)體基底上依次淀積形成所述硅鍺合金層和所述單晶硅層。
[0016]優(yōu)選的，步驟一中，所述硅鍺合金中鍺的濃度不大于15%原子百分?jǐn)?shù)。
[0017]優(yōu)選的，步驟一中，所述單晶硅層的厚度為400?700A。
[0018]優(yōu)選的，步驟三中，采用干法刻蝕方法在所述單晶硅層形成所述PMOS源漏凹槽，并直至露出所述單晶硅層下方的所述硅鍺合金層。
[0019]優(yōu)選的，步驟四中，采用選擇性外延方法在所述PMOS源漏凹槽內(nèi)繼續(xù)淀積生長硅鍺合金層。
[0020]優(yōu)選的，步驟四中，采用選擇性外延方法在所述PMOS源漏凹槽內(nèi)繼續(xù)淀積生長硅鍺合金層，直至填滿所述PMOS源漏凹槽。
[0021]優(yōu)選的，步驟四中，所述選擇性外延方法的反應(yīng)氣體為二氯氫硅、鍺烷和氫氣的混合氣體，工藝溫度為610?740°C。
[0022]從上述技術(shù)方案可以看出，本發(fā)明的優(yōu)點(diǎn)在于，通過在對PMOS源漏凹槽內(nèi)采用選擇性外延生長應(yīng)變硅鍺合金應(yīng)力層前，先在平面的半導(dǎo)體基底上外延生長一層硅鍺合金層和單晶硅層，并通過控制此硅鍺合金層中鍺的含量，避免了在SiGe/Si界面處產(chǎn)生較大的應(yīng)力聚集而引起的缺陷，以及因硅鍺合金層在不同晶向上生長速率的不同而引起的成膜缺陷；然后，再通過刻蝕單晶硅層形成PMOS源漏凹槽，并使下方的硅鍺合金層露出，以此硅鍺合金層作為基底，在其上采用選擇性外延的方法繼續(xù)生長應(yīng)變硅鍺合金應(yīng)力層，避免了在后續(xù)外延生長應(yīng)變硅鍺合金應(yīng)力層時(shí)鍺和基底硅的直接接觸，從而抑制了在SiGe/Si界面處形成缺陷的現(xiàn)象。因此，本發(fā)明在確保對PMOS器件的溝道施加適當(dāng)?shù)膽?yīng)力的同時(shí)，又能夠抑制現(xiàn)有技術(shù)存在的由于SiGe/Si界面處存在缺陷而引起的結(jié)漏電現(xiàn)象，進(jìn)而提高PMOS器件的整體電學(xué)性能。此外，本發(fā)明的方法與現(xiàn)有的工藝可以很好地兼容，能夠?yàn)楣に嚰商峁┹^大的靈活性。

【專利附圖】

【附圖說明】
[0023]圖1是本發(fā)明一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法的流程圖；
[0024]圖2?圖5是本發(fā)明一實(shí)施例中應(yīng)用圖1的制作方法制作一種嵌入式娃鍺應(yīng)變PMOS器件的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0025]下面結(jié)合附圖，對本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的詳細(xì)說明。
[0026]需要說明的是，在下述的實(shí)施例中，利用圖2?圖5的示意圖對本發(fā)明的嵌入式硅鍺應(yīng)變PMOS器件結(jié)構(gòu)進(jìn)行了詳細(xì)的說明。在詳述本發(fā)明的實(shí)施方式時(shí)，為了便于說明，各示意圖不依照一般比例繪制，并進(jìn)行了局部放大及省略處理，因此，應(yīng)避免以此作為對本發(fā)明的限定。
[0027]在本實(shí)施例中，請參閱圖1，圖1是本發(fā)明一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法的流程圖；同時(shí)，請對照參閱圖2?圖5，圖2?圖5是本發(fā)明一實(shí)施例中應(yīng)用圖1的制作方法制作一種嵌入式硅鍺應(yīng)變PMOS器件的結(jié)構(gòu)示意圖。圖2?圖5中示意的器件結(jié)構(gòu)，分別與圖1中的各制作步驟相對應(yīng)，以便于對本發(fā)明方法的理解。
[0028]如圖1所示，本發(fā)明提供了一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，包括:
[0029]如框I所示，步驟一:提供一平面半導(dǎo)體基底，在所述半導(dǎo)體基底上依次形成硅鍺合金層和單晶娃層。
[0030]請參考圖2，提供一平面半導(dǎo)體基底100，采用外延生長方法，在所述半導(dǎo)體基底100上依次淀積形成一層硅鍺合金(SiGe)層101和一層單晶硅層102。淀積硅鍺合金層101時(shí)，控制所述硅鍺合金中鍺的濃度在不大于15%原子百分?jǐn)?shù)的較低含量水平，可避免引起硅鍺合金層101淀積時(shí)產(chǎn)生嚴(yán)重晶格損傷，以及避免引起應(yīng)變弛豫過程中大量位錯(cuò)和缺陷的釋放。同時(shí)，先在平面的半導(dǎo)體基底100上外延生長硅鍺合金層101，可使硅鍺合金在同一晶向上均勻生長，從而避免了現(xiàn)有技術(shù)中直接在PMOS源漏凹槽中生長應(yīng)變硅鍺合金時(shí)，因硅鍺合金層在不同晶向上生長速率的不同而引起的成膜缺陷。所述半導(dǎo)體基底100可為單晶娃、多晶娃或非晶娃形成的娃材料基底，或是絕緣娃材料(SOI)基底，還可以是其他半導(dǎo)體材料或其他結(jié)構(gòu)的基底。淀積單晶硅層102時(shí)，所述單晶硅層的厚度為400?700A。
[0031]如框2所示，步驟二:形成淺溝槽隔離、柵極及側(cè)墻，所述淺溝槽隔離停留在所述半導(dǎo)體基底。
[0032]請參考圖3，采用例如干法刻蝕方法，從所述單晶硅層102向所述半導(dǎo)體基底100方向刻蝕形成淺溝槽隔離103，并停留在所述半導(dǎo)體基底100。然后，在所述淺溝槽隔離103之間的所述單晶硅層102上形成柵極105及側(cè)墻104，可采用現(xiàn)有公知的制作工藝來實(shí)現(xiàn)。
[0033]如框3所示，步驟三:形成PMOS源漏凹槽，所述源漏凹槽停留在所述硅鍺合金層。
[0034]請參考圖4，采用等離子干法刻蝕方法，在柵極105兩側(cè)的所述單晶硅層102刻蝕形成PMOS源漏凹槽106，并停留在所述硅鍺合金層101。作為優(yōu)選，刻蝕PMOS源漏凹槽106時(shí)，在所述單晶硅層102下方的所述硅鍺合金層101露出時(shí)，即可停止對PMOS源漏凹槽106的刻蝕，避免過度刻蝕造成源漏凹槽106底部與基底100之間打通。為保證源漏凹槽106的深度，在淀積單晶硅層102時(shí)，所述單晶硅層102的厚度應(yīng)保持在400?700A。作為一實(shí)例，可通過淀積形成640A的單晶硅層102，然后，刻蝕形成源漏凹槽106，在穿過所述單晶硅層102后，在所述硅鍺合金層101繼續(xù)刻蝕20A的深度后停止(圖示源漏凹槽106的底面略低于硅鍺合金層101的上表面)，使PMOS源漏凹槽106的深度約在660A。
[0035]如框4所示，步驟四:在所述源漏凹槽內(nèi)繼續(xù)生長硅鍺合金層，以在PMOS源漏區(qū)域形成應(yīng)變硅鍺合金應(yīng)力層。
[0036]請參考圖5，采用選擇性外延方法，在所述PMOS源漏凹槽106內(nèi)繼續(xù)淀積生長硅鍺合金層107，并填滿所述PMOS源漏凹槽106 (圖示硅鍺合金層107的上表面為與源漏凹槽106的開口面保持平齊狀態(tài))，以在PMOS源漏區(qū)域形成應(yīng)變硅鍺合金應(yīng)力層，形成對溝道區(qū)施加必要的應(yīng)力。優(yōu)選的，進(jìn)行工藝時(shí)的反應(yīng)氣體為二氯氫硅(DCS)、鍺烷(GeH4)和氫氣(H2)的混合氣體，但不限于此；工藝溫度為610?740°C。例如，可采用選擇性外延方法，使用二氯氫硅(DCS)、鍺烷(GeH4)和氫氣(H2)的混合氣體作為反應(yīng)氣體，在680°C的工藝溫度條件下，繼續(xù)淀積生長應(yīng)變硅鍺合金應(yīng)力層107。
[0037]在完成上述嵌入式硅鍺應(yīng)變PMOS器件的制作之后，可繼續(xù)進(jìn)行形成器件的其他步驟。例如，在源極和漏極以及柵極上形成金屬硅化物，如NiPt等，形成層間介質(zhì)，進(jìn)行接觸孔的刻蝕以及執(zhí)行銅后道工藝。這些工藝步驟可以采用本領(lǐng)域技術(shù)人員所熟悉的方法形成，在此不再贅述。
[0038]需要說明的是，在現(xiàn)有技術(shù)中，由于S1-Ge化學(xué)鍵具有比S1-Si化學(xué)鍵更大的晶格常數(shù)，因此，如果按傳統(tǒng)的方式，直接在PMOS源漏凹槽底部的Si基底上外延生長應(yīng)變SiGe層，就會(huì)在SiGe/Si界面處產(chǎn)生較大的應(yīng)力聚集，因而在界面處會(huì)形成缺陷。這樣生長的薄膜線位錯(cuò)密度極高，而且缺乏消除缺陷的手段，只能通過控制SiGe中Ge的含量以及優(yōu)化外延工藝來降低缺陷率。但減少Ge的含量會(huì)使形成的硅鍺應(yīng)力層對溝道區(qū)施加的應(yīng)力隨之減少，從而不能達(dá)到提高空穴遷移率的效果；而優(yōu)化外延工藝在減少缺陷方面的效果也很有限。并且，SiGe薄膜的平整度也會(huì)比較粗糙，從而導(dǎo)致整個(gè)SiGe薄膜的缺陷較多。上述這些缺陷將會(huì)使溝道內(nèi)的應(yīng)力減弱，從而影響PMOS晶體管的性能。而且，這些缺陷還會(huì)使源漏區(qū)與N阱或基底之間的PN結(jié)漏電流增加，從而使PMOS晶體管的性能進(jìn)一步地惡化。
[0039]相比于現(xiàn)有技術(shù)，本發(fā)明在PMOS源漏區(qū)域采用選擇性外延生長應(yīng)變SiGe層前，先在平面的半導(dǎo)體基底上外延生長一層硅鍺合金層和單晶硅層，并通過控制此硅鍺合金層中鍺的含量，避免了在SiGe/Si界面處產(chǎn)生較大的應(yīng)力聚集而引起的缺陷，以及因硅鍺合金層在不同晶向上生長速率的不同而引起的成膜缺陷，因此，硅鍺合金層成膜均勻、缺陷少；然后，再通過刻蝕單晶硅層形成PMOS源漏凹槽，并使下方的硅鍺合金層露出，以此硅鍺合金層作為基底，在其上采用選擇性外延的方法繼續(xù)生長應(yīng)變硅鍺合金應(yīng)力層，避免了在后續(xù)外延生長應(yīng)變硅鍺合金應(yīng)力層時(shí)鍺和基底硅的直接接觸，僅利用反應(yīng)氣體直接生長應(yīng)變SiGe合金層，新的外延應(yīng)變SiGe合金層的S1-Ge化學(xué)鍵的晶格常數(shù)與作為基底的SiGe合金層的S1-Ge化學(xué)鍵的晶格常數(shù)相匹配，不會(huì)產(chǎn)生失配位錯(cuò)，從而抑制了原有的會(huì)在SiGe/Si界面處形成缺陷的現(xiàn)象。并且，此時(shí)新的外延應(yīng)變SiGe合金層將優(yōu)先在作為基底的平整的SiGe合金層上均勻地形核生長，整個(gè)SiGe薄膜的平整度就較好，使薄膜的質(zhì)量也得到了保證。因此，本發(fā)明在確保對PMOS器件的溝道施加適當(dāng)?shù)膽?yīng)力的同時(shí)，又能夠抑制現(xiàn)有技術(shù)存在的由于SiGe/Si界面處存在缺陷而引起的結(jié)漏電現(xiàn)象，進(jìn)而提高PMOS器件的整體電學(xué)性能。此外，本發(fā)明的方法與現(xiàn)有的工藝可以很好地兼容，能夠?yàn)楣に嚰商峁┹^大的靈活性。
[0040]以上所述的僅為本發(fā)明的優(yōu)選實(shí)施例，所述實(shí)施例并非用以限制本發(fā)明的專利保護(hù)范圍，因此凡是運(yùn)用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，其特征在于，包括: 步驟一:提供一平面半導(dǎo)體基底，在所述半導(dǎo)體基底上依次形成硅鍺合金層和單晶硅層； 步驟二:形成淺溝槽隔離、柵極及側(cè)墻，所述淺溝槽隔離停留在所述半導(dǎo)體基底； 步驟三:形成PMOS源漏凹槽，所述源漏凹槽停留在所述硅鍺合金層； 步驟四:在所述源漏凹槽內(nèi)繼續(xù)生長硅鍺合金層，以在PMOS源漏區(qū)域形成應(yīng)變硅鍺合金應(yīng)力層。
2.根據(jù)權(quán)利要求1所述的用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，其特征在于，步驟一中，采用外延生長方法在所述半導(dǎo)體基底上依次淀積形成所述硅鍺合金層和所述單晶娃層。
3.根據(jù)權(quán)利要求1或2所述的用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，其特征在于，步驟一中，所述硅鍺合金中鍺的濃度不大于15%原子百分?jǐn)?shù)。
4.根據(jù)權(quán)利要求1或2所述的用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，其特征在于，步驟一中，所述單晶硅層的厚度為400?700A。
5.根據(jù)權(quán)利要求1所述的用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，其特征在于，步驟三中，采用干法刻蝕方法在所述單晶硅層形成所述PMOS源漏凹槽，并直至露出所述單晶娃層下方的所述娃鍺合金層。
6.根據(jù)權(quán)利要求1所述的用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，其特征在于，步驟四中，采用選擇性外延方法在所述PMOS源漏凹槽內(nèi)繼續(xù)淀積生長硅鍺合金層。
7.根據(jù)權(quán)利要求6所述的用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，其特征在于，步驟四中，采用選擇性外延方法在所述PMOS源漏凹槽內(nèi)繼續(xù)淀積生長硅鍺合金層，直至填滿所述PMOS源漏凹槽。
8.根據(jù)權(quán)利要求6或7所述的用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，其特征在于，步驟四中，所述選擇性外延方法的反應(yīng)氣體為二氯氫硅、鍺烷和氫氣的混合氣體，工藝溫度為610?740°C。
【文檔編號】H01L29/78GK104241141SQ201410509890
【公開日】2014年12月24日 申請日期:2014年9月28日 優(yōu)先權(quán)日:2014年9月28日
【發(fā)明者】曾紹海, 李銘, 易春艷 申請人:上海集成電路研發(fā)中心有限公司