非易失性內(nèi)存單元的制作方法
【專利摘要】本發(fā)明公開了一種非易失性內(nèi)存單元，包含一P型基底；一N型井，設(shè)于所述P型基底中；以及一PMOS儲存晶體管，設(shè)于所述N型井上。所述PMOS儲存晶體管包含一浮柵以及一輔助柵緊鄰著所述浮柵的一側(cè)設(shè)置，其中所述浮柵以及所述輔助柵共同位于所述PMOS儲存晶體管的一浮柵溝道上。所述輔助柵與所述浮柵之間有一空隙，使得所述輔助柵與所述浮柵至少在所述浮柵溝道正上方是彼此不相連、互相分隔開來。
【專利說明】非易失性內(nèi)存單元

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及非易失性存儲器結(jié)構(gòu)，特別是涉及一種非易失性單層多晶硅存儲器器件。

【背景技術(shù)】
[0002]非易失性內(nèi)存(nonvolatile memory, NVM)是在無電力供應(yīng)時也可保留儲存數(shù)據(jù)的內(nèi)存裝置，例如，磁性裝置(magnetic devices)、光盤(optical discs)、閃存(flashmemory)及其他半導體類的內(nèi)存。依據(jù)編程次數(shù)的限制，非易失性內(nèi)存可區(qū)分為多次編程(multiple time programmable, MTP)內(nèi)存及單次編程(one-time programmable, OTP)內(nèi)存，多次編程內(nèi)存即可多次讀取及寫入數(shù)據(jù)，例如電子抹除式可復寫只讀存儲器(EEPROM)及閃存設(shè)有可支持不同操作功能的對應(yīng)電路，如編程(programming)、抹除(erasing)與讀取(reading)等功能，單次編程內(nèi)存則不須抹除功能的電路，僅需編程及讀取的電路即可維持良好運作，因此，相較于多次編程內(nèi)存，單次編程內(nèi)存電路的工藝較簡化，成本較低。
[0003]多次編程內(nèi)存及單次編程內(nèi)存具有相同的層疊結(jié)構(gòu)，依其結(jié)構(gòu)而言，現(xiàn)有浮柵式非易失性內(nèi)存(floating fate NVM)可區(qū)分為雙層堆疊多晶硅的非易失性內(nèi)存(double-poly non-volatile memory)及單層多晶娃的非易失性內(nèi)存(single-polynon-volatile memory)。雙層堆疊多晶娃的非易失性內(nèi)存通常包含一浮柵,用以儲存電荷，一絕緣層(例如氧化硅/氮化硅/氧化硅的復合0N0層)，以及一控制柵，以控制數(shù)據(jù)的存取。內(nèi)存單元的操作依據(jù)電容的原理，意即產(chǎn)生的電荷儲存于浮柵，進而改變內(nèi)存單元的臨界電壓，以決定"0〃及"1〃的數(shù)據(jù)狀態(tài)。單層多晶硅的非易失性內(nèi)存則因與一般互補式金氧半導體工藝(CMOS process)兼容,而常被應(yīng)用于嵌入式(embedded)內(nèi)存,例如混合電路及微控制器(如系統(tǒng)整合芯片，S0C)中的嵌入式非易失性內(nèi)存。
[0004]進而言之，當內(nèi)存單元的尺寸及隧穿氧化層的厚度持續(xù)微縮化，內(nèi)存的寫入操作電壓也跟著降低，因此，如何提升非易失性內(nèi)存的寫入效率，同時又能降低寫入操作時的電流，即成為目前重要的課題。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的為提供一改良的非易失性內(nèi)存單元，其能改善非易失性內(nèi)存的寫入效率，同時又能降低寫入操作時的電流，且兼容于標準化的CMOS工藝。
[0006]根據(jù)本發(fā)明一實施例，其提供了一種非易失性內(nèi)存單元，包含一 P型基底；一 N型井，設(shè)于所述P型基底中；以及一 PMOS儲存晶體管，設(shè)于所述N型井上。所述PMOS儲存晶體管包含一浮柵、一 P+漏極摻雜區(qū)、一共同P+摻雜區(qū)、一浮柵介電層，設(shè)于所述浮柵與所述N型井之間，且在所述共同P+摻雜區(qū)與所述P+漏極摻雜區(qū)之間具有一浮柵溝道，以及一輔助柵，緊鄰著所述浮柵的一側(cè)設(shè)置，且所述輔助柵與所述浮柵之間有一空隙，使得所述輔助柵與所述浮柵至少在所述浮柵溝道的正上方是彼此不相連、互相分隔開來。
[0007]根據(jù)本發(fā)明實施例，所述N型井上另設(shè)置有一 PMOS選擇晶體管，所述PMOS選擇晶體管與所述PMOS儲存晶體管共享所述共同P+摻雜區(qū)，使得所述PMOS選擇晶體管通過所述共同P+摻雜區(qū)串接于所述PMOS儲存晶體管。所述PMOS選擇晶體管包含一選擇柵、一 P+源極摻雜區(qū)、所述共同P+摻雜區(qū)，以及一選擇柵介電層，設(shè)于所述選擇柵與所述N型井之間，其中在所述P+源極摻雜區(qū)與所述共同P+摻雜區(qū)之間具有一選擇柵溝道。
[0008]根據(jù)本發(fā)明實施例，輔助柵是一長條形結(jié)構(gòu)，其平行于浮柵而設(shè)置。
[0009]根據(jù)本發(fā)明實施例，選擇柵與浮柵都由單層的多晶硅所構(gòu)成。
[0010]根據(jù)本發(fā)明實施例，選擇柵的兩相對側(cè)壁上形成有一第一間隔壁，輔助柵的一側(cè)壁上及浮柵的一側(cè)壁上形成有一第二間隔壁，其間的空隙被一第三間隔壁填滿。
[0011]根據(jù)本發(fā)明一實施例，其提供了一種非易失性內(nèi)存單元，包含一半導體基底，其具有第一導電型；一井，具有第二導電型，設(shè)于所述半導體基底中；一選擇晶體管，設(shè)于所述井上；一儲存晶體管，設(shè)于所述井上并串接于所述選擇晶體管，其中所述儲存晶體管具有一并列的雙柵結(jié)構(gòu)，共同位于所述儲存晶體管的一溝道區(qū)域上。
[0012]根據(jù)本發(fā)明實施例，所述雙柵結(jié)構(gòu)包含一輔助柵以及一浮柵。
[0013]根據(jù)本發(fā)明實施例，所述輔助柵以及所述浮柵在溝道區(qū)域上是彼此不相連、互相分隔開來的。
[0014]根據(jù)本發(fā)明實施例，所述輔助柵與所述浮柵之間還設(shè)有一連接部，其位置在一淺溝絕緣結(jié)構(gòu)上，其中所述連接部電連接所述輔助柵與所述浮柵。
[0015]根據(jù)本發(fā)明實施例，所述輔助柵以及所述浮柵之間有一空隙，使得所述輔助柵以及所述浮柵彼此不相連、互相分隔開來。
[0016]根據(jù)本發(fā)明實施例，所述空隙被一間隔壁填滿。
[0017]根據(jù)本發(fā)明實施例，選擇晶體管以及儲存晶體管都為PMOS晶體管。
[0018]根據(jù)本發(fā)明實施例，選擇晶體管以及儲存晶體管共享一共同P+摻雜區(qū)。
[0019]為了讓上述本發(fā)明的目的、特征及優(yōu)點能更為明顯易懂，下文中特舉出優(yōu)選實施方式并配合附圖作詳細說明如下。

【專利附圖】

【附圖說明】
[0020]圖1繪示出本發(fā)明實施例的非易失性內(nèi)存單元的布局示意圖。
[0021]圖2繪示出沿著圖1中切線1-1’所作的橫斷面示意圖。
[0022]圖3為圖1中非易失性內(nèi)存單元的對應(yīng)電路圖。
[0023]圖4例示出寫入及讀取操作電壓。
[0024]圖5例示出本發(fā)明另一實施例的非易失性內(nèi)存單元的橫斷面示意圖。
[0025]圖6例示出本發(fā)明另一實施例的非易失性內(nèi)存單元的布局示意圖。
[0026]圖7為圖6中非易失性內(nèi)存單元的對應(yīng)電路圖。
[0027]圖8例示出寫入及讀取操作電壓。
[0028]圖9例示出本發(fā)明另一實施例的非易失性內(nèi)存單元的布局示意圖。
[0029]圖10繪示出沿著圖9中切線11-11’所作的橫斷面示意圖。
[0030]圖11繪示出沿著圖9中切線ΙΙΙ-ΙΙΓ所作的橫斷面示意圖。
[0031]圖12為圖9中非易失性內(nèi)存單元的對應(yīng)電路圖。
[0032]圖13例示出寫入及讀取操作電壓。
[0033]圖14例示出本發(fā)明另一實施例的非易失性內(nèi)存單元的布局示意圖。
[0034]圖15繪示出沿著圖14中切線IV-1V’所作的橫斷面示意圖。
[0035]圖16繪示出沿著圖14中切線V-V’所作的橫斷面示意圖。
[0036]圖17為圖14中非易失性內(nèi)存單元的對應(yīng)電路圖。
[0037]圖18例示出寫入及讀取操作電壓。
[0038]圖19例示出本發(fā)明另一實施例的多次編程內(nèi)存單元的布局示意圖。
[0039]圖20繪示出沿著圖19中切線V1-VI’所作的橫斷面示意圖。
[0040]圖21繪示出沿著圖19中切線VI1-Vir所作的橫斷面示意圖。
[0041]圖22為圖19中多次編程內(nèi)存單元的對應(yīng)電路圖。
[0042]圖23例示出寫入、抹除及讀取操作電壓。
[0043]圖24例示出本發(fā)明另一實施例的多次編程內(nèi)存單元的布局示意圖。
[0044]圖25繪示出沿著圖24中切線VII1-VIII’所作的橫斷面示意圖。
[0045]圖26繪示出沿著圖24中切線IX-1X’所作的橫斷面示意圖。
[0046]圖27為圖24中多次編程內(nèi)存單元的對應(yīng)電路圖。
[0047]圖28例示出寫入、抹除及讀取操作電壓。
[0048]其中，附圖標記說明如下:
[0049]I 非易失性內(nèi)存單元
[0050]Ia 非易失性內(nèi)存單元
[0051]Ib 非易失性內(nèi)存單元
[0052]Ic 非易失性內(nèi)存單元
[0053]Id 非易失性內(nèi)存單元
[0054]2 多次編程內(nèi)存單元
[0055]2a 多次編程內(nèi)存單元
[0056]10 第一 PMOS 晶體管
[0057]11 有源區(qū)域
[0058]12 淺溝絕緣結(jié)構(gòu)
[0059]13 有源區(qū)域
[0060]20 第二 PMOS 晶體管
[0061]70 抹除柵(EG)結(jié)構(gòu)
[0062]100 P 型基底
[0063]101 N 型井
[0064]1la 深 N 型井
[0065]102 P+源極摻雜區(qū)
[0066]102a輕摻雜區(qū)
[0067]104 P+ 摻雜區(qū)
[0068]104a輕摻雜區(qū)
[0069]106 P+漏極摻雜區(qū)
[0070]106a輕摻雜區(qū)
[0071]107 輕摻雜區(qū)
[0072]110選擇柵(SG)
[0073]120第一柵極介電層
[0074]130第一間隔壁
[0075]210浮柵(FG)
[0076]210a橫向延伸段
[0077]212輔助柵(AG)
[0078]212a輔助柵(AG)
[0079]212b輔助柵(AG)
[0080]213連接部
[0081]220第二柵極介電層
[0082]230第二間隔壁
[0083]232第三間隔壁
[0084]310空隙
[0085]410第一溝道
[0086]420第二溝道
[0087]512狹縫
[0088]701P 型井
[0089]702N+ 摻雜區(qū)
[0090]703N型摻雜區(qū)
[0091]L線寬
[0092]S寬度

【具體實施方式】
[0093]為使熟習本發(fā)明所屬【技術(shù)領(lǐng)域】的一般技術(shù)人員能更進一步了解本發(fā)明，下文特詳細說明本發(fā)明的構(gòu)成內(nèi)容及所欲達成的功效。下文已揭露出足夠的細節(jié)使得所屬【技術(shù)領(lǐng)域】的一般技術(shù)人員得以具以實施。此外，一些本領(lǐng)域已熟知的器件結(jié)構(gòu)及操作流程將不再于文中贅述。當然，本發(fā)明中也可實行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結(jié)構(gòu)性、邏輯性及電性上的改變。
[0094]同樣地，下文中的優(yōu)選實施方式與附圖是僅供參考與說明之用，并非是用來對本發(fā)明加以限制，且為清楚呈現(xiàn)本發(fā)明，部分器件的尺寸已被放大。再者，各實施例中相同或相似的對象將以相同的標號來標記，以便更容易了解本發(fā)明。
[0095]圖1繪示出本發(fā)明實施例的非易失性內(nèi)存單元的布局示意圖，圖2繪示出沿著圖1中切線1-1’所作的橫斷面示意圖。如圖1及圖2所示，本發(fā)明非易失性內(nèi)存單元I含有一第一 PMOS晶體管(PM0S選擇晶體管)10及一第二 PMOS晶體管(PM0S儲存晶體管)20，第二 PMOS晶體管20串接于第一 PMOS晶體管10。第一 PMOS晶體管10及第二 PMOS晶體管20形成于一 P型基底100的同一 N型井101上。熟習所述技術(shù)者應(yīng)理解，可以通過一拾取(pick-up)摻雜區(qū)(未示于圖中)，提供特定操作電壓VNW給予N型井101。P型基底100可以是P型半導體基底，例如P型硅基底。
[0096]根據(jù)本發(fā)明實施例，第一 PMOS晶體管10包含一選擇柵(SG) 110、一 P+源極摻雜區(qū)102、一共同P+摻雜區(qū)104，以及一第一柵極介電層120，設(shè)于選擇柵(SG) 110與N型井101之間，且在P+源極摻雜區(qū)102與共同P+摻雜區(qū)104之間具有一第一溝道410。第二 PMOS晶體管20包含一浮柵(FG) 210、一 P+漏極摻雜區(qū)106、共同P+摻雜區(qū)104，以及一第二柵極介電層220，設(shè)于浮柵(FG) 210與N型井101之間，且在共同P+摻雜區(qū)104與P+漏極摻雜區(qū)106之間具有一第二溝道420。其中第一 PMOS晶體管10與第二 PMOS晶體管20共享共同P+摻雜區(qū)104。根據(jù)本發(fā)明實施例，第二 PMOS晶體管20還包括一輔助柵(AG) 212，其位置較接近浮柵(FG) 210，緊鄰著浮柵(FG) 210的一側(cè)設(shè)置，且輔助柵(AG) 212與浮柵(FG) 210之間有一空隙310，使得輔助柵(AG)212與浮柵(FG) 210至少在第二溝道420的正上方是彼此不相連、互相分隔開來的。根據(jù)本發(fā)明實施例，輔助柵(AG)212可以是長條形結(jié)構(gòu)，其平行于浮柵(FG) 210而設(shè)置。輔助柵(AG) 212的線寬L可以是最小線寬或臨界尺寸(criticaldimens1n)，且空隙310的寬度S可以是最小線寬或臨界尺寸，但不限于此。當然，L可以等于S，或者，L可以不等于S。換句話說，根據(jù)本發(fā)明實施例，第一 PMOS晶體管10作為一選擇晶體管，僅有單一柵極結(jié)構(gòu)，而第二 PMOS晶體管20作為儲存晶體管，其具有并列的雙柵極結(jié)構(gòu)。
[0097]根據(jù)本發(fā)明實施例，選擇柵(SG)IlO與浮柵(FG)210都由單層的多晶硅所構(gòu)成，在其上方?jīng)]有(也不需要)形成一控制電極。此外，在選擇柵(SG) 110的兩相對側(cè)壁上形成有一第一間隔壁(spacer) 130，在輔助柵(AG) 212的一側(cè)壁上及浮柵(FG) 210的一側(cè)壁上形成有一第二間隔壁230。值得注意的是，輔助柵(AG) 212與浮柵(FG) 210之間的空隙310被一第三間隔壁232所填滿。由于P+源極摻雜區(qū)102、共同P+摻雜區(qū)104以及P+漏極摻雜區(qū)106都是在第一間隔壁130、第二間隔壁230及第三間隔壁232形成后才被植入N型井101內(nèi)，并自動對準第一間隔壁130、第二間隔壁230及第三間隔壁232，故在進行離子注入以形成P+源極摻雜區(qū)102、共同P+摻雜區(qū)104以及P+漏極摻雜區(qū)106的同時，并不會將P型摻質(zhì)經(jīng)由空隙310注入到第二溝道420。在進行寫入操作時，可借由輔助柵(AG)212控制其下方通道(在接近空隙310的溝道附近)的阻值，借由提高阻值達到降低寫入電流的目的。此外，寫入操作時，電子空穴對產(chǎn)生的機率在接近空隙310的溝道附近會提高，因此可增加寫入效率。
[0098]雖然附圖中僅繪示出PMOS選擇晶體管，熟習該項技術(shù)者應(yīng)理解在其它實施例中也可以使用NMOS選擇晶體管。
[0099]請同時參考圖3及圖4，圖3為圖1中非易失性內(nèi)存單元的對應(yīng)電路圖，圖4例示出寫入及讀取操作電壓。根據(jù)本發(fā)明實施例，第一 PMOS晶體管10在操作時當作一選擇晶體管，其選擇柵(SG) 110被施以一選擇柵極電壓(Vse)或字線電壓(Vwl),其P+源極摻雜區(qū)102可被施加一源極線電壓(Va)。第二 PMOS晶體管20的P+漏極摻雜區(qū)106可被施加一位線電壓(VJ，浮柵(FG) 210則不施以任何電壓以維持浮置狀態(tài)。輔助柵(AG)212被施以一輔助柵電壓(VJ。N型井101可被施以一 N型井電壓(Vffl), P型基底100可接地。如圖4所示，進行寫入操作時(PGM⑴)，源極線電壓(Va)及N型井電壓(Vffl)可以為VPP，位線電壓(Vb)可以是0V，選擇柵電壓(Vse)可以是VDD，輔助柵電壓(Vm)可以是介于-Vm至Vm之間，其中VAe = 2V?15V。另一種情形是，進行寫入操作時(PGM(2))，源極線電壓(VsJ及N型井電壓(Vnw)可以為0V，位線電壓(VbJ可以是-VPP，選擇柵電壓(Vse)可以是_VDD，輔助柵電壓(VJ可以是-Vdd或0V，此外，輔助柵電壓(Vm)也可以是介于-Vm至Vm之間，其中Vm=2V?15V。進行讀取(READ)操作時，源極線電壓(Va)及N型井電壓(Vffl)可以為VDD，位線電壓(VbJ可以是O?IV，選擇柵電壓(Vse)可以是OV?VDD，輔助柵電壓(VJ可以是
OV ?Vdd。
[0100]圖5例示出本發(fā)明另一實施例中非易失性內(nèi)存單元Ia的橫斷面示意圖，其中相同的組件或區(qū)域仍沿用相同的組件符號表示。非易失性內(nèi)存單元Ia與圖2實施例中的非易失性內(nèi)存單元I的差異在于:非易失性內(nèi)存單元Ia的第一間隔壁130的正下方另形成有一輕摻雜區(qū)102a，且輕摻雜區(qū)102a連接至P+源極摻雜區(qū)102。在另一側(cè)，第二間隔壁230的正下方形成有輕摻雜區(qū)104a,且輕摻雜區(qū)104a連接至共同P+摻雜區(qū)104,以及輕摻雜區(qū)106a，且輕摻雜區(qū)106a連接至P+漏極摻雜區(qū)106。此外，在空隙310及第三間隔壁232的正下方則形成有一輕摻雜區(qū)107。根據(jù)本發(fā)明實施例，輕摻雜區(qū)102a、輕摻雜區(qū)104a、輕摻雜區(qū)106a及輕摻雜區(qū)107都為P型摻雜區(qū)。
[0101]圖6例示出本發(fā)明另一實施例中一非易失性內(nèi)存單元Ib的布局示意圖，其中相同的組件或區(qū)域仍沿用相同的組件符號表示。如圖6所示，非易失性內(nèi)存單元Ib與非易失性內(nèi)存單元I結(jié)構(gòu)大致相同，兩者的差異在于:非易失性內(nèi)存單元Ib的輔助柵(AG)212與浮柵(FG) 210之間還設(shè)有一連接部213，其位置在有源區(qū)域11之外的淺溝絕緣結(jié)構(gòu)12上。連接部213電連接輔助柵(AG) 212與浮柵(FG) 210。在操作時，輔助柵(AG) 212與浮柵(FG) 210都保持浮置，不會另外施加電壓。
[0102]請同時參考圖7及圖8，圖7為圖6中非易失性內(nèi)存單元的對應(yīng)電路圖，圖8例示出寫入及讀取操作電壓。根據(jù)本發(fā)明實施例，第一 PMOS晶體管10在操作時是作為一選擇晶體管，其選擇柵(SG) 110被施以一選擇柵電壓(Vse)或字線電壓(Vwl),其P+源極摻雜區(qū)102可被施加一源極線電壓(Va)。第二 PMOS晶體管20的P+漏極摻雜區(qū)106可被施加一位線電壓(VJ，輔助柵(AG) 212及浮柵210不施以任何電壓，維持浮置狀態(tài)。N型井101可被施以一 N型井電壓(VNW)。如圖8所示，進行寫入操作時(PGM⑴)，源極線電壓(VsJ &N型井電壓(Vnw)可以為VPP，位線電壓(VbJ可以是0V，選擇柵電壓(Vse)可以是VDD。另一種情形是，進行寫入操作時(PGM(2))，源極線電壓(Va)及N型井電壓(Vnw)可以為0V，位線電壓(VbJ可以是-VPP，選擇柵電壓(Vse)可以是_VDD。進行讀取操作時，源極線電壓(VsJ及N型井電壓(Vnw)可以為VDD，位線電壓(VBl)可以是O?IV，選擇柵電壓(Vsc)可以是OV?Vdd。
[0103]請參閱圖9至圖11。圖9例示出本發(fā)明另一實施例中一非易失性內(nèi)存單元Ic的布局示意圖，其中相同的組件或區(qū)域仍沿用相同的組件符號表示。圖10繪示出沿著圖9中切線11-11’所作的橫斷面示意圖。圖11繪示出沿著圖9中切線II1-1II’所作的橫斷面示意圖。如圖9、圖10及圖11所示，非易失性內(nèi)存單元Ic與非易失性內(nèi)存單元I結(jié)構(gòu)大致相同，其同樣具有沿著第一方向(或參考坐標X軸)延伸的選擇柵(SG)110、浮柵(FG)210及輔助柵(AG) 212，其中選擇柵(SG) 110及浮柵(FG) 210在x軸方向上都橫跨過有源區(qū)域11。差別在于:非易失性內(nèi)存單元Ic的輔助柵(AG) 212在X軸方向上并未橫跨過有源區(qū)域11，因而構(gòu)成了一不對稱的配置。例如，非易失性內(nèi)存單元Ic的輔助柵(AG)212在X軸方向上的長度約可以為浮柵(FG)210在X軸方向上長度的一半，但不限于此。
[0104]請同時參考圖12及圖13，圖12為圖9中非易失性內(nèi)存單元的對應(yīng)電路圖，圖13例示出寫入及讀取操作電壓。根據(jù)本發(fā)明實施例，第一 PMOS晶體管10在操作時是作為一選擇晶體管，其選擇柵(SG) 110被施以一選擇柵電壓(Vse)或字線電壓(VJ，其P+源極摻雜區(qū)102可被施加一源極線電壓(Va)。第二 PMOS晶體管20的P+漏極摻雜區(qū)106可被施加一位線電壓(V&)，浮柵(FG) 210不施以任何電壓，維持浮置狀態(tài)。輔助柵(AG)212被施以一輔助柵電壓(VJ。N型井101可被施以一 N型井電壓(Vffl)。如圖13所示，進行寫入操作時(PGM⑴)，源極線電壓(VSl)及N型井電壓(Vnw)可以為VPP，位線電壓(VBl)可以是0V，選擇柵電壓(Vse)可以是VDD，輔助柵電壓(VAe)可以是Vdd或0V，又或者，輔助柵電壓(Vm)可以是介于-VAe至VAe之間，其中VAe = 2V?15V。另一種情形是，進行寫入操作時(PGM(2))，源極線電壓(VsJ及N型井電壓(Vffl)可以為0V，位線電壓(Vb)可以是-VPP，選擇柵電壓(Vse)可以是_VDD，輔助柵電壓(VJ可以是介于-VAe至VAe之間，其中VAe = 2V?15V。進行讀取操作時，源極線電壓(Va)及N型井電壓(Vffl)可以為VDD，位線電壓(VbJ可以是O?IV，選擇柵電壓(Vse)可以是OV?VDD，輔助柵電壓(VJ可以是OV?VDD。
[0105]請參閱圖14至圖16。圖14例示出本發(fā)明另一實施例中一非易失性內(nèi)存單元Id的布局示意圖，其中相同的組件或區(qū)域仍沿用相同的組件符號表示。圖15繪示出沿著圖14中切線IV-1V’所作的橫斷面示意圖。圖16繪示出沿著圖14中沿切線V-V’所作的橫斷面示意圖。如圖14、圖15及圖16所示，非易失性內(nèi)存單元Id與非易失性內(nèi)存單元I的結(jié)構(gòu)大致相同，其同樣具有沿著第一方向(或參考坐標X軸)延伸的選擇柵(SG) 110、浮柵(FG) 210及輔助柵(AG) 212，其中選擇柵(SG) 110及浮柵(FG) 210在x軸方向上都橫跨過有源區(qū)域11 (有源區(qū)域11的長軸沿著參考坐標I軸延伸)。差別在于:非易失性內(nèi)存單元I的輔助柵(AG)212在X軸方向上是橫跨過有源區(qū)域11，并且為連續(xù)的結(jié)構(gòu)，而非易失性內(nèi)存單元Id的輔助柵(AG)在X軸方向上為不連續(xù)的結(jié)構(gòu)，其在溝道上方一分為二，而在左右兩邊構(gòu)成不相連的輔助柵(AG)212a及輔助柵(AG) 212b，兩者中間被狹縫512隔開，故輔助柵(AG) 212a及輔助柵(AG) 212b彼此不直接接觸。在進行寫入操作時，電子流(如箭頭所示)會較集中在狹縫512所處的溝道(其阻值相對較低)，故可增加寫入效率。
[0106]請同時參考圖17及圖18，圖17為圖14中非易失性內(nèi)存單元的對應(yīng)電路圖，圖18例示出寫入及讀取操作電壓。根據(jù)本發(fā)明實施例，第一 PMOS晶體管10在操作時是作為一選擇晶體管，其選擇柵(SG) 110被施以一選擇柵電壓(Vse)或字線電壓(VJ，其P+源極摻雜區(qū)102可被施加一源極線電壓(Va)。第二 PMOS晶體管20的P+漏極摻雜區(qū)106可被施加一位線電壓(V&)，浮柵(FG) 210不施以任何電壓，維持浮置狀態(tài)。輔助柵(AG)212被施以一輔助柵電壓(VJ。N型井101可被施以一 N型井電壓(Vffl)。如圖18所示，進行寫入操作時(PGM⑴)，源極線電壓(VSl)及N型井電壓(Vnw)可以為VPP，位線電壓(VBl)可以是0V，選擇柵電壓(Vse)可以是VDD，輔助柵電壓(Vac)可以是介于-Vac至Vac之間，其中Vac = 2V?15V。另一種情形是，進行寫入操作時(PGM(2))，源極線電壓(Va)及N型井電壓(Vnw)可以為0V，位線電壓(Vb)可以是-VPP，選擇柵電壓(Vse)可以是_VDD，輔助柵電壓(Vm)可以是-Vdd或0V，此外，輔助柵電壓(VJ也可以是介于-Vm至Vm之間，其中VAe = 2V?15V。進行讀取操作時，源極線電壓(Va)及N型井電壓(Vffl)可以為VDD，位線電壓(VbJ可以是O?IV，選擇柵電壓(Vse)可以是OV?VDD，輔助柵電壓(VJ可以是OV?VDD。
[0107]綜合上述內(nèi)容，圖1至圖18中介紹的是可進行寫入及讀取操作的單層多晶硅單次編程(one-time programmable, OTP)內(nèi)存架構(gòu),其主要技術(shù)特征在于輔助柵212的設(shè)置,其位置接近浮柵(FG) 210，與浮柵(FG) 210共屬一個PMOS晶體管(第二 PMOS晶體管20)且位于同一溝道(第二溝道420)上方，并與靠近輔助柵(AG) 212的PMOS選擇晶體管(第一PMOS晶體管10)串接在一起而構(gòu)成一內(nèi)存單元。輔助柵(AG) 212可以獨立于浮柵(如圖1實施例所示)之外，并在操作時施以一輔助柵電壓(Vm)。或者，輔助柵(AG)212可以電連接浮柵(如圖6實施例所示)，其在操作時與浮柵都保持浮置。此外，輔助柵(AG)212可以在X軸方向上橫跨整個有源區(qū)域(如圖1、6實施例所示)，也可以不橫跨整個有源區(qū)域(如圖9實施例所示)。輔助柵(AG) 212可以控制PMOS晶體管(第二 PMOS晶體管20)的部分溝道，增加溝道的電場(Ex-field)以及溝道阻值，借此提升寫入效率并降低寫入電流。此外，設(shè)置此輔助柵還能減少寫入干擾(program disturb)。
[0108]本發(fā)明也可以被應(yīng)用在多次編程(multiple time programmable, MTP)內(nèi)存。以下將以圖19至圖28來例示說明本發(fā)明多次編程內(nèi)存結(jié)構(gòu)。首先，請參閱圖19至圖28，圖19例示出本發(fā)明另一實施例中一多次編程內(nèi)存單元2的布局示意圖，圖20繪示出沿著圖19中切線V1-VI’所作的橫斷面示意圖，圖21繪示出沿著圖19中切線VI1-Vir所作的橫斷面示意圖。如圖19、圖20及圖21所示，多次編程內(nèi)存單元2的結(jié)構(gòu)約略與圖1實施例的非易失性內(nèi)存單兀的布局相同，差別在于浮柵(FG) 210具有一橫向延伸段并構(gòu)成一抹除柵(EG)結(jié)構(gòu) 70。
[0109]如圖19及圖20所示，本發(fā)明多次編程內(nèi)存單元2同樣包含一第一 PMOS晶體管10及一第二 PMOS晶體管20，且第二 PMOS晶體管20串接于第一 PMOS晶體管10。第一 PMOS晶體管10及第二 PMOS晶體管20形成在一 N型井101上。第一 PMOS晶體管10包含一選擇柵(SG) 110、一 P+源極摻雜區(qū)102、一共同P+摻雜區(qū)104，以及一第一柵極介電層120，設(shè)于選擇柵(SG) 110與N型井101之間，且在P+源極摻雜區(qū)102與共同P+摻雜區(qū)104之間具有一第一溝道410。第二 PMOS晶體管20包含一浮柵(FG) 210、一 P+漏極摻雜區(qū)106、共同P+摻雜區(qū)104，以及一第二柵極介電層220，設(shè)于浮柵(FG) 210與N型井101之間，且在共同P+摻雜區(qū)104與P+漏極摻雜區(qū)106之間具有一第二溝道420。其中第一 PMOS晶體管10與第二 PMOS晶體管20共享共同P+摻雜區(qū)104。根據(jù)本發(fā)明實施例，第二 PMOS晶體管20還包括一輔助柵(AG) 212，其位置較接近浮柵(FG)210，緊鄰著浮柵(FG) 210的一側(cè)設(shè)置，且輔助柵(AG) 212與浮柵(FG) 210之間有一空隙310，使得輔助柵(AG) 212與浮柵(FG) 210至少在第二溝道420的正上方是彼此不相連、互相分隔開來的。根據(jù)本發(fā)明實施例，輔助柵(AG)212可以是長條形結(jié)構(gòu)，其平行于浮柵(FG)210而設(shè)置。輔助柵(AG) 212的線寬L可以是最小線寬或臨界尺寸(critical dimens1n)，且空隙310的寬度S可以是最小線寬或臨界尺寸，但不限于此。當然，L可以等于S，或者，L可以不等于S。
[0110]根據(jù)本發(fā)明實施例，選擇柵(SG)IlO與浮柵(FG) 210都是由單層的多晶硅所構(gòu)成，在其上方?jīng)]有(也不需要)另形成一控制電極。此外，在選擇柵(SG) 110的兩相對側(cè)壁上形成有一第一間隔壁(spacer) 130，在輔助柵(AG) 212的一側(cè)壁上及浮柵(FG) 210的一側(cè)壁上形成有一第二間隔壁230。值得注意的是，輔助柵(AG) 212與浮柵(FG) 210之間的空隙310被一第三間隔壁232填滿。由于P+源極摻雜區(qū)102、共同P+摻雜區(qū)104以及P+漏極摻雜區(qū)106是在第一間隔壁130、第二間隔壁230及第三間隔壁232形成后才被植入N型井101內(nèi)，并自動對準第一間隔壁130、第二間隔壁230及第三間隔壁232，故在進行離子注入以形成P+源極摻雜區(qū)102、共同P+摻雜區(qū)104以及P+漏極摻雜區(qū)106的同時，并不會將P型摻質(zhì)經(jīng)由空隙310注入到第二溝道420中。在進行寫入操作時，可借由輔助柵(AG)212控制其下方溝道(在接近空隙310的溝道附近)的阻值，借由提高阻值達到降低寫入電流的目的。此外，寫入操作時，電子空穴對產(chǎn)生的機率在接近空隙310的溝道附近會提高，因此可增加寫入效率。根據(jù)本發(fā)明實施例，如圖21所示，浮柵極(FG) 210的一橫向延伸段210a會延伸至一有源區(qū)域13上方，如此構(gòu)成一抹除柵(EG)結(jié)構(gòu)70。在有源區(qū)域13內(nèi)形成有一 N+摻雜區(qū)702，其耦接至一抹除線(EL)或抹除線電壓(Va)。N+摻雜區(qū)702形成于一 P型井701中。為了改善結(jié)崩潰并提高抹除效率，可選擇在P型井701中形成一 N型摻雜區(qū)703，例如N+DDD (doubly doped drain)結(jié)構(gòu)。
[0111]請同時參考圖22及圖23，圖22為圖19中多次編程內(nèi)存單元2的對應(yīng)電路圖，圖23例示出寫入、抹除及讀取操作電壓。根據(jù)本發(fā)明實施例，第一 PMOS晶體管10在操作時是作為一選擇晶體管，其選擇柵(SG) 110被施以一選擇柵電壓(Vse)或字線電壓(Vwl),其P+源極摻雜區(qū)102可被施加一源極線電壓(Va)。第二 PMOS晶體管20的P+漏極摻雜區(qū)106可被施加一位線電壓(Vbi)。N+摻雜區(qū)702可被施加一抹除線電壓(Vei)。浮柵(FG) 210不施以任何電壓，維持浮置狀態(tài)。輔助柵(AG)212被施以一輔助柵電壓(VJ。N型井101可被施以一 N型井電壓(Vffl)，P型井701可被施以一 P型井電壓(VPW)。如圖23所示，進行寫入操作時(PGM⑴)，源極線電壓(VsJ &N型井電壓(Vffl)可以為VPP，位線電壓(Vb)可以是0V，選擇柵電壓(Vse)可以是VDD，輔助柵電壓(Vm)可以是介于-Vm至Vm之間，其中Vac=2V?15V，抹除線電壓(VeJ可以是OV?VDD。P型井電壓(Vpw)可以是0V。另一種情形是，進行寫入操作時(PGM⑵)，源極線電壓(Va)及N型井電壓(Vffl)可以為0V，位線電壓(Vbl)可以是-VPP，選擇柵電壓(Vse)可以是_VDD，輔助柵電壓(VJ可以是-Vdd或0V，此外，輔助柵電壓(Vac)也可以是介于-Vac至Vac之間，其中Vac = 2V?15V，抹除線電壓(Va)可以是OV?-VPP。P型井電壓(Vpw)可以是0V。進行讀取操作時，源極線電壓(Va)及N型井電壓(Vnw)可以為VDD，位線電壓(VbJ可以是O?IV，選擇柵電壓(Vse)可以是OV?VDD，輔助柵電壓(Vag)可以是OV?-VDD，抹除線電壓(Vel)可以是OV?VDD，P型井電壓(Vpw)可以是OV0進行抹除(ERS)操作時，源極線電壓(Va)、N型井電壓(Vnw)、位線電壓(Vb)、選擇柵電壓(Vsg)可以是0V，輔助柵電壓(Vag)可以是OV或OV?-VDD，抹除線電壓(Va)可以是VEE，其中Vee可以是5V至20V，P型井電壓(Vpw)可以是0V。
[0112]熟習該項技術(shù)者應(yīng)能理解，圖19及圖21中的抹除柵(EG)結(jié)構(gòu)70也可以被應(yīng)用于本說明書的其他實施例中，例如圖6、圖9、圖14，而構(gòu)成相對應(yīng)的多次編程內(nèi)存單元，故在此不再贅述。
[0113]請參閱圖24至圖26，圖24例示出本發(fā)明另一實施例中多次編程內(nèi)存單元2a的布局示意圖，圖25繪示出沿著圖24中切線VII1-VIII’所作的橫斷面示意圖，圖26繪示出沿著圖24中切線IX-1X’所作的橫斷面示意圖。如圖24及圖26所示，本發(fā)明多次編程內(nèi)存單元2a與多次編程內(nèi)存單元2的主要差異在于:多次編程內(nèi)存單元2a另包括一深N型井101a。多次編程內(nèi)存單元2a同樣包含一第一 PMOS晶體管10及一第二 PMOS晶體管20，且第二 PMOS晶體管20串接于第一 PMOS晶體管10。第一 PMOS晶體管10及第二 PMOS晶體管20形成在一 N型井101上，而N型井101形成在深N型井1la內(nèi)。第一 PMOS晶體管10包含一選擇柵(SG) 110、一 P+源極摻雜區(qū)102、一共同P+摻雜區(qū)104，以及一第一柵極介電層120，設(shè)于選擇柵(SG) 110與N型井101之間，且在P+源極摻雜區(qū)102與共同P+摻雜區(qū)104之間具有一第一溝道410。第二 PMOS晶體管20包含一浮柵(FG) 210、一 P+漏極摻雜區(qū)106、共同P+摻雜區(qū)104，以及一第二柵極介電層220，設(shè)于浮柵(FG) 210與N型井101之間，且在共同P+摻雜區(qū)104與P+漏極摻雜區(qū)106之間具有一第二溝道420。其中第一 PMOS晶體管10與第二 PMOS晶體管20共享共同P+摻雜區(qū)104。根據(jù)本發(fā)明實施例，第二 PMOS晶體管20還包括一輔助柵(AG) 212，其位置較接近浮柵(FG)210，緊鄰著浮柵(FG)210的一側(cè)設(shè)置，且輔助柵(AG) 212與浮柵(FG) 210之間有一空隙310，使得輔助柵(AG) 212與浮柵(FG) 210至少在第二溝道420的正上方是彼此不相連、互相分隔開來的。根據(jù)本發(fā)明實施例，輔助柵(AG)212可以是長條形結(jié)構(gòu)，其平行于浮柵(FG)210而設(shè)置。輔助柵(AG)212的線寬L可以是最小線寬或臨界尺寸(critical dimens1n)，且空隙310的寬度S可以是最小線寬或臨界尺寸，但不限于此。當然，L可以等于S，或者，L可以不等于S。
[0114]根據(jù)本發(fā)明實施例，選擇柵(SG)IlO與浮柵(FG)210都由單層的多晶硅所構(gòu)成，在其上方?jīng)]有(也不需要)另形成一控制電極。此外，在選擇柵(SG) 110的兩相對側(cè)壁上形成有一第一間隔壁(spacer) 130，在輔助柵(AG) 212的一側(cè)壁上及浮柵(FG) 210的一側(cè)壁上形成有一第二間隔壁230。值得注意的是，輔助柵(AG)212與浮柵(FG)210之間的空隙310會被一第三間隔壁232所填滿。由于P+源極摻雜區(qū)102、共同P+摻雜區(qū)104以及P+漏極摻雜區(qū)106是在第一間隔壁130、第二間隔壁230及第三間隔壁232形成后才被植入N型井101內(nèi)，并自動對準第一間隔壁130、第二間隔壁230及第三間隔壁232，故在進行離子注入以形成P+源極摻雜區(qū)102、共同P+摻雜區(qū)104以及P+漏極摻雜區(qū)106的同時，并不會將P型摻質(zhì)經(jīng)由空隙310注入到第二溝道420中。在進行寫入操作時，可借由輔助柵(AG)212控制其下方溝道(在接近空隙310的溝道附近)的阻值，借由提高阻值達到降低寫入電流的目的。此外，寫入操作時，電子空穴對產(chǎn)生的機率在接近空隙310的溝道附近會提高，因此可增加寫入效率。根據(jù)本發(fā)明實施例，如圖26所示，浮柵(FG) 210的一橫向延伸段210a會延伸至一有源區(qū)域13上方，如此構(gòu)成一抹除柵(EG)結(jié)構(gòu)70。在有源區(qū)域13內(nèi)形成有一N+摻雜區(qū)702，其耦接至一抹除線(EL)或抹除線電壓(Va)。N+摻雜區(qū)702形成于一 P型井701中。為了改善崩潰特性并提高抹除效率，可選擇在P型井701中形成一 N型摻雜區(qū)703，例如N+DDD(Ck)Ubly doped drain)結(jié)構(gòu)。根據(jù)本發(fā)明實施例，N型井101及P型井701都是形成在同一深N型井1la內(nèi)。
[0115]請同時參考圖27及圖28，圖27為圖24中多次編程內(nèi)存單元2a的對應(yīng)電路圖，圖28例示出寫入、抹除及讀取操作電壓。根據(jù)本發(fā)明實施例，第一 PMOS晶體管10在操作時是作為一選擇晶體管，其選擇柵(SG) 110被施以一選擇柵電壓(Vse)或字線電壓(Vwl),其P+源極摻雜區(qū)102可被施加一源極線電壓(Va)。第二 PMOS晶體管20的P+漏極摻雜區(qū)106可被施加一位線電壓(Vbi)。N+摻雜區(qū)702可被施加一抹除線電壓(Vei)。浮柵(FG) 210不施以任何電壓，維持浮置狀態(tài)。輔助柵(AG)212被施以一輔助柵電壓(VJ。N型井101可被施以一 N型井電壓(VNW)，深N型井1la可被施以一深N型井電壓(Vdnw)，P型井701可被施以一 P型井電壓(VPW)。如圖28所示，進行寫入操作時(PGM⑴)，源極線電壓(Va)及N型井電壓(Vnw)可以為VPP，位線電壓(VbJ可以是0V，選擇柵電壓(Vse)可以是VDD，輔助柵電壓(Vac)可以是Vdd或0V。又或者，輔助柵電壓(Vac)可以是介于-Vac至Vac之間，其中Vac=2V?15V，抹除線電壓(VeJ可以是OV?VDD。P型井電壓(Vpw)可以是0V，深N型井電壓(Vdnw)可以是Vpp。另一種情形是，進行寫入操作時(PGM(2))，源極線電壓(Va)、N型井電壓(Vnw)及深N型井電壓(Vdnw)可以為0V，位線電壓(Vb)可以是-VPP，選擇柵電壓(Vse)可以是-VDD，輔助柵電壓(VAe)可以是介于-VAe至VAe之間，其中VAe = 2V?15V，抹除線電壓(Vel)可以是OV?-Vpp。P型井電壓(Vpw)可以是0V。進行讀取操作時，源極線電壓(Va)、N型井電壓(Vffl)及深N型井電壓(Vdnw)可以為VDD，位線電壓(VbJ可以是O?IV，選擇柵電壓(Vse)可以是OV?VDD，輔助柵電壓(Vm)可以是OV?-VDD，抹除線電壓(Va)可以是OV?VDD，P型井電壓(Vpw)可以是0V。進行抹除(ERS)操作時，源極線電壓(VSJ、N型井電壓(Vffl)、位線電壓(VBJ、選擇柵電壓(Vse)及深N型井電壓(Vdnw)可以是0V，輔助柵電壓(Vag)可以是OV或OV?-VDD，抹除線電壓(Vel)可以是Vee，其中Vee可以是5V至20V，P型井電壓(Vpw)可以是0V。
[0116]以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種非易失性內(nèi)存單元，其特征在于，包括: 一 P型基底； 一 N型井，設(shè)于所述P型基底中；以及 一 PMOS儲存晶體管，設(shè)于所述N型井上，其中所述PMOS儲存晶體管包含一浮柵、一 P+漏極摻雜區(qū)、一共同P+摻雜區(qū)、一浮柵介電層，設(shè)于所述浮柵與所述N型井之間，且在所述共同P+摻雜區(qū)與所述P+漏極摻雜區(qū)之間具有一浮柵溝道，以及一輔助柵，緊鄰著所述浮柵的一側(cè)設(shè)置，且所述輔助柵與所述浮柵之間有一空隙，使得所述輔助柵與所述浮柵至少在所述浮柵溝道的正上方是彼此不相連、互相分隔開來。
2.根據(jù)權(quán)利要求1所述的非易失性內(nèi)存單元，其特征在于，另包含一PMOS選擇晶體管，設(shè)于所述N型井上，所述PMOS選擇晶體管包含一選擇柵、一 P+源極摻雜區(qū)、所述共同P+摻雜區(qū)，以及一選擇柵介電層，設(shè)于所述選擇柵與所述N型井之間。
3.根據(jù)權(quán)利要求2所述的非易失性內(nèi)存單元，其特征在于，在所述P+源極摻雜區(qū)與所述共同P+摻雜區(qū)之間具有一選擇柵溝道。
4.根據(jù)權(quán)利要求2所述的非易失性內(nèi)存單元，其特征在于，所述PMOS選擇晶體管與所述PMOS儲存晶體管共享所述共同P+摻雜區(qū)，使得所述PMOS選擇晶體管通過所述共同P+摻雜區(qū)串接于所述PMOS儲存晶體管。
5.根據(jù)權(quán)利要求1所述的非易失性內(nèi)存單元，其特征在于，所述輔助柵是一長條形結(jié)構(gòu)，平行于浮柵而設(shè)置。
6.根據(jù)權(quán)利要求2所述的非易失性內(nèi)存單元，其特征在于，所述選擇柵與所述浮柵都由單層的多晶硅所構(gòu)成。
7.根據(jù)權(quán)利要求2所述的非易失性內(nèi)存單元，其特征在于，在所述選擇柵的兩相對側(cè)壁上形成有一第一間隔壁，在所述輔助柵的一側(cè)壁上及所述浮柵的一側(cè)壁上形成有一第二間隔壁，所述空隙被一第三間隔壁填滿。
8.根據(jù)權(quán)利要求1所述的非易失性內(nèi)存單元，其特征在于，所述輔助柵與所述浮柵之間還設(shè)有一連接部位于一淺溝絕緣結(jié)構(gòu)上，其中通過所述連接部電連接所述輔助柵與所述浮柵。
9.根據(jù)權(quán)利要求2所述的非易失性內(nèi)存單元，其特征在于，所述選擇柵、所述浮柵以及所述輔助柵都沿著一第一方向延伸，所述選擇柵及所述浮柵在所述第一方向上都橫跨過一有源區(qū)域，但是所述輔助柵在所述第一方向上并未橫跨過所述有源區(qū)域。
10.根據(jù)權(quán)利要求1所述的非易失性內(nèi)存單元，其特征在于，所述輔助柵在所述浮柵溝道上被一分為二。
11.根據(jù)權(quán)利要求1所述的非易失性內(nèi)存單元，其特征在于，所述浮柵具有一橫向延伸段與一 N+摻雜區(qū)耦合，其中所述N+摻雜區(qū)形成于一 P型井中。
12.根據(jù)權(quán)利要求11所述的非易失性內(nèi)存單元，其特征在于，另包含一N型摻雜區(qū)位于所述P型井中。
13.根據(jù)權(quán)利要求11所述的非易失性內(nèi)存單元，其特征在于，所述浮柵的所述橫向延伸段、所述N+摻雜區(qū)與所述P型井構(gòu)成一抹除柵結(jié)構(gòu)。
14.根據(jù)權(quán)利要求1所述的非易失性內(nèi)存單元，其特征在于，另包含一深N型井位于所述N型井下方。
15.一種非易失性內(nèi)存單元，其特征在于，包括: 一半導體基底，具有第一導電型； 一井，具有第二導電型，設(shè)于所述半導體基底中； 一選擇晶體管，設(shè)于所述井上； 一儲存晶體管，設(shè)于所述井上并串接于所述選擇晶體管，其中所述儲存晶體管具有一并列的雙柵結(jié)構(gòu)，共同位于所述儲存晶體管的一溝道區(qū)域上。
16.根據(jù)權(quán)利要求15所述的非易失性內(nèi)存單元，其特征在于，所述雙柵結(jié)構(gòu)包含一輔助柵以及一浮柵。
17.根據(jù)權(quán)利要求16所述的非易失性內(nèi)存單元，其特征在于，所述輔助柵與所述浮柵之間還設(shè)有一連接部位于一淺溝絕緣結(jié)構(gòu)上，其中所述連接部電連接所述輔助柵與所述浮柵。
18.根據(jù)權(quán)利要求16所述的非易失性內(nèi)存單元，其特征在于，所述輔助柵以及所述浮柵之間有一空隙，使得所述輔助柵與所述浮柵彼此不相連、互相分隔開來。
19.根據(jù)權(quán)利要求18所述的非易失性內(nèi)存單元，其特征在于，所述空隙被一間隔壁填滿。
20.根據(jù)權(quán)利要求15所述的非易失性內(nèi)存單元，其特征在于，所述選擇晶體管以及所述儲存晶體管都為PMOS晶體管。
21.根據(jù)權(quán)利要求20所述的非易失性內(nèi)存單元，其特征在于，所述選擇晶體管以及所述儲存晶體管共享一 P+摻雜區(qū)。
22.根據(jù)權(quán)利要求16所述的非易失性內(nèi)存單元，其特征在于，所述浮柵具有一橫向延伸段與一 N+摻雜區(qū)耦合，其中所述N+摻雜區(qū)形成于一 P型井中。
23.根據(jù)權(quán)利要求22所述的非易失性內(nèi)存單元，其特征在于，另包含一N型摻雜區(qū)位于所述P型井中。
24.根據(jù)權(quán)利要求22所述的非易失性內(nèi)存單元，其特征在于，所述浮柵的所述橫向延伸段、所述N+摻雜區(qū)與所述P型井構(gòu)成一抹除柵結(jié)構(gòu)。
25.根據(jù)權(quán)利要求15所述的非易失性內(nèi)存單元，其特征在于，另包含一深井，具有所述第二導電型，位于所述井下方。
【文檔編號】H01L27/115GK104517970SQ201410526645
【公開日】2015年4月15日 申請日期:2014年10月8日 優(yōu)先權(quán)日:2013年10月1日
【發(fā)明者】徐德訓, 陳緯仁, 陳學威, 曹沐瀠, 陳英哲 申請人:力旺電子股份有限公司