一種soi器件結構及其制作方法
【專利摘要】本發(fā)明提供一種SOI器件結構及其制作方法，該結構包括SOI襯底，SOI襯底的頂層硅中形成有由淺溝槽隔離結構隔離的有源區(qū)，所述有源區(qū)中形成有MOS晶體管；所述有源區(qū)側壁與所述淺溝槽隔離結構之間形成有一收容空間，所述MOS晶體管還包括一對側壁柵極，該一對側壁柵極嵌入所述收容空間中，并與MOS晶體管的柵極連接。本發(fā)明通過簡單的工藝優(yōu)化形成3D的SOI器件，無需增加光罩數(shù)量，與CMOS工藝兼容；SOI器件結構中除了常規(guī)柵極，還包括側壁柵極，使得有源區(qū)側壁變成溝道，在相同的器件面積下，可以大大增加器件的有效寬度，進而增加驅動電流，提高器件性能；并且STI與側壁溝道被多晶硅側壁柵極隔開，使得STI遠離有源區(qū)側壁，能夠提高器件的抗總劑量輻射能力。
【專利說明】一種SOI器件結構及其制作方法

【技術領域】
[0001]本發(fā)明屬于半導體制造領域，涉及一種SOI器件結構及其制作方法。

【背景技術】
[0002]近年來，絕緣體上材料以其獨特的絕緣埋層結構，能降低襯底的寄生電容和漏電電流，在低壓、低功耗、高溫、抗輻射器件等諸多領域得到了廣泛的應用。制備更小尺寸、更高性能的器件一直是半導體工業(yè)發(fā)展的目標和方向，隨著超大規(guī)模集成電路技術進入到22nm節(jié)點及以下，對集成電路的特征尺寸提出了更高要求。
[0003]CMOS為了較低的功率和較高速度而采用絕緣體上硅(SOI)技術。器件面積越小、密度越高，制造出的芯片成本越低。
[0004]在目前半導體制作工藝中，一般采用區(qū)域氧化法(localized oxidat1nisolat1n, L0C0S)或是淺溝槽隔離(shallow trench isolat1n, STI)方法來進行元件之間的隔離，以避免元件間相互干擾而產生短路現(xiàn)象。隨著半導體芯片的設計與制造線寬變得越來越細時，L0C0S制作工藝中所產生的凹坑(pits)、晶體缺陷(crystal defect)以及鳥喙(bird’s beak)長度過長等缺點，便將大幅地影響半導體芯片的特性，且LOCOS方法所產生的場氧化層占據(jù)較大的體積而會影響整個半導體芯片的集成度(integrat1n)。因此在亞微米(submicron)的多柵極場效晶體管制作工藝中，尺寸較小、可提高半導體芯片的集成度的淺溝槽隔離(shallow trench isolat1n,簡稱STI)制作工藝遂成為近來被廣泛使用的隔離技術，用以隔離各MOS晶體管。
[0005]然而，隨著半導體制造工藝節(jié)點越來越小，如何在保證器件性能的基礎上進一步減小器件、芯片的面積，節(jié)省成本，成為本領域技術人員亟待解決的問題。


【發(fā)明內容】

[0006]鑒于以上所述現(xiàn)有技術的缺點，本發(fā)明的目的在于提供一種SOI器件結構及其制作方法，用于進一步減小器件、芯片的面積，節(jié)省制造成本。
[0007]為實現(xiàn)上述目的及其他相關目的，本發(fā)明提供一種SOI器件結構，包括自下而上依次為背襯底、埋氧層及頂層硅的SOI襯底，所述頂層硅中形成有由淺溝槽隔離結構隔離的有源區(qū)，所述有源區(qū)中形成有MOS晶體管；所述MOS晶體管包括源極、漏極及柵極；所述有源區(qū)側壁與所述淺溝槽隔離結構之間形成有一收容空間，所述MOS晶體管還包括一對側壁柵極，該一對側壁柵極嵌入所述收容空間中，并與所述柵極連接。
[0008]可選地，所述收容空間中除所述側壁柵極以外的區(qū)域被絕緣層所填充。
[0009]可選地，所述側壁柵極的材料為多晶硅。
[0010]可選地，所述側壁柵極的厚度大于100埃，所述側壁柵極的高度為所述頂層硅厚度的0.25?I倍。
[0011]可選地，所述側壁柵極與所述有源區(qū)側壁之間形成有側壁柵氧化層。
[0012]可選地，所述有源區(qū)側壁包括一摻雜層。
[0013]可選地，所述淺溝槽隔離結構底部形成有一犧牲層。
[0014]本發(fā)明還提供一種SOI器件結構的制作方法，至少包括以下步驟:
[0015]S1:提供一自下而上依次包括背襯底、埋氧層及頂層硅的SOI襯底，在所述頂層硅中形成底部到達所述埋氧層上表面的淺溝槽隔離開口；
[0016]S2:在所述淺溝槽隔離開口中依次形成犧牲層及淺溝槽隔離材料層，并進行平坦化，形成淺溝槽隔離結構；所述淺溝槽隔離結構隔離出有源區(qū)；
[0017]S3:去除所述犧牲層，以在所述有源區(qū)側壁與所述淺溝槽隔離結構之間形成收容空間；
[0018]S4:沉積柵極材料層，并進行刻蝕，以在所述有源區(qū)上方形成柵極，其中，沉積于所述收容空間中且被所述柵極覆蓋的柵極材料層構成側壁柵極；
[0019]S5:繼續(xù)制作源極及漏極，形成MOS晶體管。
[0020]可選地，于所述步驟S4中，刻蝕所述柵極材料層形成所述柵極時，進行預設時間的過刻蝕，將所述收容空間中未被所述柵極覆蓋的柵極材料層去除。
[0021]可選地，進一步在所述收容空間中填充絕緣層。
[0022]可選地，于所述步驟SI中，形成所述淺溝槽隔離開口后，在所述淺溝槽隔離開口側壁形成側壁氧化層。
[0023]可選地，于所述步驟SI中，形成所述淺溝槽隔離開口后，在所述淺溝槽隔離開口側壁進行離子注入，形成摻雜層。
[0024]可選地，于所述步驟S3中，所述收容空間的高度為所述頂層硅厚度的0.25?I倍，所述淺溝槽隔離結構底部保留部分犧牲層。
[0025]可選地，所述側壁柵極的厚度大于100埃。
[0026]如上所述，本發(fā)明的一種SOI器件結構及其制作方法，具有以下有益效果:(I)本發(fā)明通過簡單的工藝優(yōu)化，形成3D的SOI器件，無需增加光罩數(shù)量，與CMOS工藝兼容；(2)本發(fā)明的SOI器件結構中除了常規(guī)柵極，還包括側壁柵極，使得有源區(qū)側壁變成溝道，在相同的器件面積下，可以大大增加器件的有效寬度，進而增加驅動電流，提高器件性能；(3)本發(fā)明的SOI器件結構中，淺溝槽隔離結構與側壁溝道被多晶硅側壁柵極隔開，使得STI遠離有源區(qū)側壁，因此該結構能夠提高器件的抗總劑量輻射能力。

【專利附圖】

【附圖說明】
[0027]圖1顯示為本發(fā)明的SOI器件結構在實施例一中的X-X向剖面示意圖。
[0028]圖2顯示為本發(fā)明的SOI器件結構在實施例一中的Y-Y向剖面示意圖。
[0029]圖3顯示為本發(fā)明的SOI器件結構在實施例二中的X-X向剖面示意圖。
[0030]圖4顯示為本發(fā)明的SOI器件結構在實施例二中的Y-Y向剖面示意圖。
[0031]圖5顯示為本發(fā)明的SOI器件結構在實施例三中的X-X向剖面示意圖。
[0032]圖6顯示為本發(fā)明的SOI器件結構在實施例三中的Y-Y向剖面示意圖。
[0033]圖7顯示為本發(fā)明的SOI器件結構在實施例四中的X-X向剖面示意圖。
[0034]圖8顯示為本發(fā)明的SOI器件結構在實施例四中的Y-Y向剖面示意圖。
[0035]圖9顯示為本發(fā)明的SOI器件結構的制作方法中提供的SOI襯底的剖面示意圖。
[0036]圖10顯示為本發(fā)明的SOI器件結構的制作方法中在SOI襯底上形成襯墊氧化層及刻蝕停止層的示意圖。
[0037]圖11顯示為本發(fā)明的SOI器件結構的制作方法中在頂層硅中形成淺溝槽隔離開口的示意圖。
[0038]圖12顯示為本發(fā)明的SOI器件結構的制作方法中在淺溝槽隔離開口側壁形成側壁氧化層的示意圖。
[0039]圖13顯示為本發(fā)明的SOI器件結構的制作方法中在淺溝槽隔離開口側壁進行離子注入形成摻雜層的示意圖。
[0040]圖14顯示為本發(fā)明的SOI器件結構的制作方法中在淺溝槽隔離開口中形成犧牲層的不意圖。
[0041]圖15顯示為本發(fā)明的SOI器件結構的制作方法中在淺溝槽隔離開口中形成淺溝槽隔離材料層的示意圖。
[0042]圖16顯示為本發(fā)明的SOI器件結構的制作方法中進行平坦化，形成淺溝槽隔離結構的示意圖。
[0043]圖17顯示為本發(fā)明的SOI器件結構的制作方法中去除犧牲層，使有源區(qū)側壁與淺溝槽隔離結構之間形成收容空間，且收容空間的高度等于頂層硅厚度的示意圖。
[0044]圖18顯示為本發(fā)明的SOI器件結構的制作方法中去除犧牲層，使有源區(qū)側壁與淺溝槽隔離結構之間形成收容空間，且收容空間的高度小于頂層硅厚度的示意圖。
[0045]圖19顯示為本發(fā)明的SOI器件結構的制作方法中去除側壁氧化層及襯墊氧化層的示意圖。
[0046]圖20顯示為本發(fā)明的SOI器件結構的制作方法中生長柵氧化層及側壁柵氧化層的示意圖。
[0047]元件標號說明
[0048]I背襯底
[0049]2埋氧層
[0050]3頂層硅
[0051]4淺溝槽隔離結構
[0052]5有源區(qū)
[0053]6柵極
[0054]7側壁柵極
[0055]8源極
[0056]9漏極
[0057]10襯墊氧化層
[0058]11犧牲層
[0059]12刻蝕停止層
[0060]13淺溝槽隔離開口
[0061]14淺溝槽隔離材料層
[0062]15收容空間
[0063]16絕緣層
[0064]17側壁柵氧化層
[0065]18側壁氧化層
[0066]19柵氧化層

【具體實施方式】
[0067]以下通過特定的具體實例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0068]請參閱圖1至圖20。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構想，遂圖式中僅顯示與本發(fā)明中有關的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。
[0069]實施例一
[0070]本發(fā)明提供一種SOI器件結構，請參閱圖1至圖2，分別顯示為該SOI器件結構的X-X向剖面示意圖及Y-Y向剖面示意圖，如圖所示，該SOI器件結構包括自下而上依次為背襯底1、埋氧層2及頂層硅3的SOI襯底，所述頂層硅3中形成有由淺溝槽隔離結構4隔離的有源區(qū)5，所述有源區(qū)5中形成有MOS晶體管；所述MOS晶體管包括源極8、漏極9及柵極6 ;所述有源區(qū)5側壁與所述淺溝槽隔離結構4之間形成有一收容空間15，所述MOS晶體管還包括一對側壁柵極7，該一對側壁柵極7嵌入所述收容空間15中，并與所述柵極6連接。
[0071]需要指出的是，上述X-X向及Y-Y向是相對于所述SOI襯底所在平面而目，在該平面上建立坐標系X-Y，其中X-X向代表沿X軸方向并垂直于所述平面剖開，Y-Y向代表沿Y軸方向并垂直于所述平面剖開。本發(fā)明中，Y軸與源漏方向一致，X軸垂直于源漏方向。
[0072]具體的，所述側壁柵極7的材料可與所述柵極5的材料相同，包括但不限于多晶硅。所述側壁柵極7的厚度優(yōu)選為大于100埃。所述側壁柵極7的高度為所述頂層硅3厚度的0.25?I倍。本實施例中，所述側壁柵極7的高度以等于所述頂層硅3厚度為例。
[0073]所述側壁柵極7的存在，使得SOI器件的有源區(qū)側壁變成溝道，在相同的器件面積下，可以大大增加器件的有效寬度，進而增加驅動電流，提高器件性能；并且淺溝槽隔離結構與側壁溝道被多晶硅側壁柵極隔開，使得STI遠離有源區(qū)側壁，因此該結構能夠提高器件的抗總劑量輻射能力。
[0074]進一步的，所述側壁柵極7與所述有源區(qū)5側壁之間可形成有側壁柵氧化層17。所述側壁柵氧化層17有利于所述側壁柵極7對有源區(qū)側壁溝道的調節(jié)。
[0075]進一步的，所述有源區(qū)5側壁還可包括一摻雜層(未圖示)，所述摻雜層中的摻雜原子包括但不限于硼、磷及砷中的至少一種，其中，所述摻雜層的摻雜類型與MOS管的阱摻雜類型一致，例如，若制作的MOS晶體管為PMOS管，則所述摻雜層中的摻雜原子可以為磷或砷等，若制作的MOS晶體管為NMOS管，則所述摻雜層中的摻雜原子可以為硼等，此處不應過分限制本發(fā)明的保護范圍。所述摻雜層的存在可以調節(jié)所述側壁柵極7所控制的溝道的閾值電壓，優(yōu)化器件性能。
[0076]需要指出的是，所述淺溝槽隔離結構4底部可形成有一犧牲層11，所述犧牲層11的材料包括但不限于氮化硅等絕緣材料，不會影響STI的隔離性能。
[0077]本發(fā)明的SOI器件結構中除了常規(guī)柵極，還包括側壁柵極，使得有源區(qū)側壁變成溝道，在相同的器件面積下，可以大大增加器件的有效寬度，進而增加驅動電流，提高器件性能；并且淺溝槽隔離結構與側壁溝道被多晶硅側壁柵極隔開，使得STI遠離有源區(qū)側壁，因此該結構能夠提高器件的抗總劑量輻射能力。
[0078]實施例二
[0079]本實施例與實施例一米用基本相同的技術方案，不同之處在于，實施例一中，所述側壁柵極的高度等于頂層硅的厚度，而本實施例中，所述側壁柵極的高度小于所述頂層硅的厚度。
[0080]請參閱圖3及圖4，分別顯示為本發(fā)明的SOI器件結構的X-X向剖面示意圖及Y_Y向剖面示意圖。作為示例，所述側壁柵極7的高度約為所述頂層硅厚度的一半。相應的，所述淺溝槽隔離結構4的底部及下部周圍被犧牲層11所包圍，所述前溝槽隔離結構4的上部周圍為收容空間15。
[0081]本實施例中，盡管所述側壁柵極7的高度小于所述頂層硅3的厚度，其仍然可將有源區(qū)的部分側壁變成溝道，在相同的器件面積下，可以增加器件的有效寬度，進而增加驅動電流，提高器件性能；并且淺溝槽隔離結構與側壁溝道被多晶硅側壁柵極部分隔開，使得STI部分遠離有源區(qū)側壁，因此該結構能夠提高器件的抗總劑量輻射能力。
[0082]實施例三
[0083]本實施例與實施例一米用基本相同的技術方案，不同之處在于，實施例一中，所述收容空間中除了側壁柵極以外，其余區(qū)域未被填充，而本實施例中，所述收容空間中除所述側壁柵極以外的區(qū)域被絕緣層所填充。
[0084]請參閱圖5及圖6,分別顯示為本實施例中SOI器件結構的X-X向剖面示意圖及Y-Y向剖面示意圖。其中，所述收容空間15中除所述側壁柵極7以外的區(qū)域被絕緣層16所填充。所述絕緣層16包括但不限于二氧化硅、氮化硅等絕緣材料。所述絕緣層16填充于所述收容空間15中，可以防止周圍間隙導致的淺溝槽隔離結構隔絕性能變差。
[0085]實施例四
[0086]本實施例與實施例二采用基本相同的技術方案，不同之處在于，實施例二中，所述收容空間中除了側壁柵極以外，其余區(qū)域未被填充，而本實施例中，所述收容空間中除所述側壁柵極以外的區(qū)域被絕緣層所填充。
[0087]請參閱圖7及圖8,分別顯示為本實施例中SOI器件結構的X-X向剖面示意圖及Y-Y向剖面示意圖。其中，所述收容空間15中除所述側壁柵極7以外的區(qū)域被絕緣層16所填充。所述絕緣層16包括但不限于二氧化硅、氮化硅等絕緣材料。所述絕緣層16填充于所述收容空間15中，可以防止上部周圍間隙導致的淺溝槽隔離結構隔絕性能變差。
[0088]實施例五
[0089]請參閱圖9?圖20、圖1?圖8，本發(fā)明還提供一種SOI器件結構的制作方法，至少包括以下步驟:
[0090]S1:提供一自下而上依次包括背襯底、埋氧層及頂層硅的SOI襯底，在所述頂層硅中形成底部到達所述埋氧層上表面的淺溝槽隔離開口；
[0091]S2:在所述淺溝槽隔離開口中依次形成犧牲層及淺溝槽隔離材料層，并進行平坦化，形成淺溝槽隔離結構；所述淺溝槽隔離結構隔離出有源區(qū)；
[0092]S3:去除所述犧牲層，以在所述有源區(qū)側壁與所述淺溝槽隔離結構之間形成收容空間；
[0093]S4:沉積柵極材料層，并進行刻蝕，以在所述有源區(qū)上方形成柵極，其中，沉積于所述收容空間中且被所述柵極覆蓋的柵極材料層構成側壁柵極；
[0094]S5:繼續(xù)制作源極及漏極，形成MOS晶體管。
[0095]請參閱圖9至圖13，首先執(zhí)行步驟S1:提供一自下而上依次包括背襯底1、埋氧層2及頂層硅3的SOI襯底，在所述頂層硅3中形成底部到達所述埋氧層2上表面的淺溝槽隔離開口 13。
[0096]具體的，首先提供一 SOI襯底(如圖9所示)，在所述SOI襯底上依次形成襯墊氧化層10及刻蝕停止層12(如圖10所示)，其中所述襯墊氧化層10優(yōu)選為二氧化硅，可通過熱氧化或沉積法形成；所述刻蝕停止層12包括但不限于氮化硅，本實施例中，所述刻蝕停止層12以氮化硅為例。然后通過光刻、顯影等半導體常規(guī)工藝將所述刻蝕停止層12圖形化，并對所述襯墊氧化層10及頂層硅3進行刻蝕，在所述頂層硅3中形成底部到達所述埋氧層2上表面的淺溝槽隔離開口 13(如圖11所示)。
[0097]進一步的，形成所述淺溝槽隔離開口 13后，可在所述淺溝槽隔離開口 13側壁形成側壁氧化層18(如圖12所示)，該側壁氧化層18可采用二氧化硅，通過熱氧化法形成。所述側壁氧化層18可以修復刻蝕有源區(qū)側壁的刻蝕損傷。
[0098]進一步的，形成所述淺溝槽隔離開口 13后，可在所述淺溝槽隔離開口 13側壁進行離子注入(如圖13所示)，形成摻雜層(未圖示)。所述摻雜層中的摻雜原子包括但不限于硼、磷及砷中的至少一種，其中，所述摻雜層的摻雜類型與MOS管的阱摻雜類型一致，例如，若制作的MOS晶體管為PMOS管，則所述摻雜層中的摻雜原子可以為磷或砷等，若制作的MOS晶體管為NMOS管，則所述摻雜層中的摻雜原子可以為硼等，此處不應過分限制本發(fā)明的保護范圍。。所述摻雜層的存在可以調節(jié)所述側壁柵極7所控制的溝道的閾值電壓，優(yōu)化器件性能。
[0099]然后請參閱圖14至圖16，執(zhí)行步驟S2:在所述淺溝槽隔離開口 13中依次形成犧牲層11及淺溝槽隔離材料層14，并進行平坦化，形成淺溝槽隔離結構4 ;所述淺溝槽隔離結構4隔尚出有源區(qū)。
[0100]具體的，首先通過化學氣相沉積法在所述淺溝槽隔離開口 13中形成所述犧牲層11(如圖14所示)，所述犧牲層11的材料包括但不限于氮化硅等絕緣材料，優(yōu)選為與所述刻蝕停止層12的材料相同，便于后續(xù)一同除去。本實施例中，所述犧牲層11及刻蝕停止層12的材料均以氮化硅為例。其中，位于所述淺溝槽隔離開口 13側壁上的犧牲層11的厚度優(yōu)選為大于100埃。接著再沉積淺溝槽隔離材料層14(如圖15所示)，所述淺溝槽隔離材料層14可以為但不限于二氧化硅等絕緣材料。然后采用化學機械拋光等方法進行平坦化，形成淺溝槽隔離結構4(如圖16所示)，所述淺溝槽隔離結構4隔離出有源區(qū)。其中，所述刻蝕阻擋層12作為平坦化過程中的停止層，便于精確控制平坦化后期留下的薄膜厚度。
[0101]接著請參閱圖17，執(zhí)行步驟S3:去除所述犧牲層11，以在所述有源區(qū)側壁與所述淺溝槽隔離結構4之間形成收容空間15。
[0102]具體的，采用濕法腐蝕去除所述犧牲層11，由于所述犧牲層11的材料與所述刻蝕停止層12的材料相同，所述刻蝕停止層12也在該過程中被去除。所述犧牲層11被去除后，在所述有源區(qū)側壁與所述淺溝槽隔離結構4之間得到了收容空間15，所述收容空間15的高度為所述頂層硅厚度的0.25?I倍。本實施例中，所述收容空間15以等于所述頂層硅厚度為例(如圖17所示)，在另一實施例中，所述收容空間15的高度也可以小于所述頂層硅3的厚度(如圖18所示)。
[0103]具體的，可通過控制濕法腐蝕溶液的濃度及腐蝕時間來調節(jié)最終形成的收容空間的高度大小。需要指出的是，所述淺溝槽隔離結構4底部仍保留部分犧牲層11，一方面是由于工藝的限制，難以將所述淺溝槽隔離結構4底部的所有犧牲層11去除干凈，另一方面，所述淺溝槽隔離結構4底部仍保留部分犧牲層11可以防止所述淺溝槽隔離結構4位置發(fā)生偏離甚至脫離。由于所述犧牲層11亦為絕緣材料，因此不會影響所述淺溝槽隔離結構4的隔離性能。
[0104]再請參閱圖19、圖20、圖1及圖2，執(zhí)行步驟S4及S5:沉積柵極材料層，并進行刻蝕，以在所述有源區(qū)上方形成柵極6，其中，沉積于所述收容空間中且被所述柵極覆蓋的柵極材料層構成側壁柵極7 ;然后繼續(xù)制作源極8及漏極9，形成MOS晶體管，得到SOI器件結構，其中，圖1顯示為形成的SOI器件結構的X-X向剖面示意圖，圖2顯示為形成的SOI器件結構的Y-Y向剖面示意圖。
[0105]具體的，利用光刻、刻蝕和離子注入等工藝形成柵極結構；其中，由于柵氧化層的工藝要求較高，先前形成的側壁氧化層18及襯墊氧化層10不能滿足要求，因此需要先去除所述側壁氧化層18及襯墊氧化層10(如圖19所示)，然后再重新熱氧化形成柵氧化層19及側壁柵氧化層17(如圖20所示)。形成柵氧化層19及側壁柵氧化層17后，沉積柵極材料層，并進行刻蝕，以在所述有源區(qū)上方形成柵極6，其中，沉積于所述收容空間15中且被所述柵極覆蓋的柵極材料層構成側壁柵極7 (如圖1及圖2所示)。
[0106]然后進行輕摻雜漏(LDD)注入，在柵極6兩側的SOI襯底中形成輕摻雜漏極和輕摻雜源極；接著在所述柵極6側壁形成側墻(未圖示)，防止后續(xù)進行源漏注入時過于接近溝道以致發(fā)生源漏穿通；再對所述柵極6兩側的SOI襯底進行離子注入，從而形成源極8及漏極9。最后再形成覆蓋所述柵極5、源極7及漏極6的鈍化層，并形成接觸通孔及金屬接觸(未圖示)，此為本領域的常規(guī)工藝，此處不再詳述。
[0107]具體的，所述側壁柵極的厚度優(yōu)選為大于100埃。本實施例中，所述柵極材料層可米用多晶娃，相應的，所述柵極6及側壁柵極7的材料為多晶娃。
[0108]需要指出的是，由于所述柵極6在X-X方向上兩端分別與所述淺溝槽隔離結構4接觸，而在Y-Y方向(源漏方向)上兩端未與所述淺溝槽隔離結構4接觸(此為柵極常規(guī)做法，此處不再詳述)，因此僅沉積于所述收容空間15中且被所述柵極6覆蓋的柵極材料層構成側壁柵極7，對于所述收容空間15中填充的但未被所述柵極6覆蓋的柵極材料層，可以在刻蝕所述柵極材料層形成所述柵極時，進行預設時間的過刻蝕，將所述收容空間中未被所述柵極覆蓋的柵極材料層去除，防止該部分柵極材料層與所述側壁柵極7及柵極6連接，影響器件電壓的控制。。
[0109]當然，去除所述收容空間15中多余的柵極材料層后，還可以進一步在所述收容空間中填充絕緣層，所述絕緣層16包括但不限于二氧化娃、氮化娃等絕緣材料。所述絕緣層16填充于所述收容空間15中，可以防止周圍間隙導致的淺溝槽隔離結構隔絕性能變差。(如圖5及圖6所示,或如圖7及圖8所示)
[0110]具體的，可以在形成柵極側壁層、鈍化層等工藝過程中利用沉積到所述收容空間15中的絕緣材料作為所述絕緣層16，也可以通過單獨的工藝步驟填充所述收容空間15形成絕緣層，此處不應過分限制本發(fā)明的保護范圍。
[0111]在另一實施例中，于所述步驟S3中形成的所述收容空間15的高度小于所述頂層硅3的厚度(如圖18所示)，因此形成柵極6、源極8及漏極9之后得到的器件剖視圖如圖3及圖4所示，相應地，所述側壁柵極7的高度小于所述頂層硅3的厚度。盡管所述側壁柵極7的高度小于所述頂層硅3的厚度，其仍然可將有源區(qū)的部分側壁變成溝道，在相同的器件面積下，可以增加器件的有效寬度，進而增加驅動電流，提高器件性能。
[0112]本發(fā)明的SOI器件結構的制作方法通過簡單的工藝優(yōu)化，形成3D的SOI器件，無需增加光罩數(shù)量，與CMOS工藝兼容；制作得到的SOI器件結構中除了常規(guī)柵極，還包括側壁柵極，使得有源區(qū)側壁變成溝道，在相同的器件面積下，可以大大增加器件的有效寬度，進而增加驅動電流，提高器件性能；并且使得淺溝槽隔離結構與側壁溝道被多晶硅側壁柵極隔開，使得STI遠離有源區(qū)側壁，能夠提高器件的抗總劑量輻射能力。
[0113]綜上所述，本發(fā)明的一種SOI器件結構及其制作方法，具有以下有益效果:(I)本發(fā)明通過簡單的工藝優(yōu)化，形成3D的SOI器件，無需增加光罩數(shù)量，與CMOS工藝兼容；(2)本發(fā)明的SOI器件結構中除了常規(guī)柵極，還包括側壁柵極，使得有源區(qū)側壁變成溝道，在相同的器件面積下，可以大大增加器件的有效寬度，進而增加驅動電流，提高器件性能；(3)本發(fā)明的SOI器件結構中，淺溝槽隔離結構與側壁溝道被多晶硅側壁柵極隔開，使得STI遠離有源區(qū)側壁，因此該結構能夠提高器件的抗總劑量輻射能力。所以，本發(fā)明有效克服了現(xiàn)有技術中的種種缺點而具高度產業(yè)利用價值。
[0114]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術領域】中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權利要求所涵蓋。
【權利要求】
1.一種SOI器件結構，包括自下而上依次為背襯底、埋氧層及頂層硅的SOI襯底，所述頂層硅中形成有由淺溝槽隔離結構隔離的有源區(qū)，所述有源區(qū)中形成有M0S晶體管；所述M0S晶體管包括源極、漏極及柵極，其特征在于:所述有源區(qū)側壁與所述淺溝槽隔離結構之間形成有一收容空間，所述M0S晶體管還包括一對側壁柵極，該一對側壁柵極嵌入所述收容空間中，并與所述柵極連接。
2.根據(jù)權利要求1所述的SOI器件結構，其特征在于:所述收容空間中除所述側壁柵極以外的區(qū)域被絕緣層所填充。
3.根據(jù)權利要求1所述的SOI器件結構，其特征在于:所述側壁柵極的材料為多晶硅。
4.根據(jù)權利要求1所述的SOI器件結構，其特征在于:所述側壁柵極的厚度大于100埃，所述側壁柵極的高度為所述頂層硅厚度的0.25?1倍。
5.根據(jù)權利要求1所述的SOI器件結構，其特征在于:所述側壁柵極與所述有源區(qū)側壁之間形成有側壁柵氧化層。
6.根據(jù)權利要求1所述的SOI器件結構，其特征在于:所述有源區(qū)側壁包括一摻雜層。
7.根據(jù)權利要求1所述的SOI器件結構，其特征在于:所述淺溝槽隔離結構底部形成有一犧牲層。
8.—種SOI器件結構的制作方法，其特征在于，至少包括以下步驟: 51:提供一自下而上依次包括背襯底、埋氧層及頂層硅的SOI襯底，在所述頂層硅中形成底部到達所述埋氧層上表面的淺溝槽隔離開口； 52:在所述淺溝槽隔離開口中依次形成犧牲層及淺溝槽隔離材料層，并進行平坦化，形成淺溝槽隔離結構；所述淺溝槽隔離結構隔離出有源區(qū)； 53:去除所述犧牲層，以在所述有源區(qū)側壁與所述淺溝槽隔離結構之間形成收容空間； 54:沉積柵極材料層，并進行刻蝕，以在所述有源區(qū)上方形成柵極，其中，沉積于所述收容空間中且被所述柵極覆蓋的柵極材料層構成側壁柵極； 55:繼續(xù)制作源極及漏極，形成M0S晶體管。
9.根據(jù)權利要求8所述的SOI器件結構的制作方法，其特征在于:于所述步驟S4中，刻蝕所述柵極材料層形成所述柵極時，進行預設時間的過刻蝕，將所述收容空間中未被所述柵極覆蓋的柵極材料層去除。
10.根據(jù)權利要求9所述的SOI器件結構的制作方法，其特征在于:進一步在所述收容空間中填充絕緣層。
11.根據(jù)權利要求8所述的SOI器件結構的制作方法，其特征在于:于所述步驟S1中，形成所述淺溝槽隔離開口后，在所述淺溝槽隔離開口側壁形成側壁氧化層。
12.根據(jù)權利要求8所述的SOI器件結構的制作方法，其特征在于:于所述步驟S1中，形成所述淺溝槽隔離開口后，在所述淺溝槽隔離開口側壁進行離子注入，形成摻雜層。
13.根據(jù)權利要求8所述的SOI器件結構的制作方法，其特征在于:于所述步驟S3中，所述收容空間的高度為所述頂層硅厚度的0.25?1倍，所述淺溝槽隔離結構底部保留部分犧牲層。
14.根據(jù)權利要求8所述的SOI器件結構的制作方法，其特征在于:所述側壁柵極的厚度大于100埃。
【文檔編號】H01L21/336GK104362093SQ201410541928
【公開日】2015年2月18日 申請日期:2014年10月14日 優(yōu)先權日:2014年10月14日
【發(fā)明者】胡志遠, 張正選, 寧冰旭, 畢大煒, 彭超, 鄒世昌 申請人:中國科學院上海微系統(tǒng)與信息技術研究所