一種nand閃存及制備方法
【專利摘要】本發(fā)明提供了一種基于Gate Last金屬柵工藝的二維NAND型閃存，采用金屬柵工藝實現(xiàn)NAND單元的控制柵，而不是傳統(tǒng)的多晶硅環(huán)繞控制柵，可以實現(xiàn)與高介電常數(shù)金屬柵先進CMOS工藝的集成，與目前主流的Gate Last CMOS工藝兼容，克服了目前NAND閃存工藝無法與先進標準邏輯工藝兼容的問題。同時提出了如何在高介電常數(shù)金屬柵先進CMOS工藝中實現(xiàn)高壓DMOS器件的方法，以實現(xiàn)NAND閃存的擦寫操作。
【專利說明】—種NAND閃存及制備方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導體器件制備工藝，尤其涉及一種基于Gate Last金屬柵工藝的二維NAND型閃存工藝。

【背景技術(shù)】
[0002]NAND型閃存已經(jīng)成為目前主流的非易失存儲技術(shù)，廣泛應(yīng)用于數(shù)據(jù)中心、個人電腦、手機、智能終端、消費電子等各個領(lǐng)域，而且仍然呈現(xiàn)需求不斷增長的局面。NAND型閃存的制造工藝也應(yīng)經(jīng)發(fā)展到了 16nm,從二維的制造工藝向三維的制造工藝轉(zhuǎn)化。三星公司已經(jīng)宣布了 128Gb24個單元堆疊的三維NAND芯片的商業(yè)化生產(chǎn)。美光公司則宣布了 16nm128Gb的新型二維NAND芯片，使用新型的二維單元結(jié)構(gòu)突破傳統(tǒng)二維結(jié)構(gòu)尺寸縮小的限制。
[0003]但是無論是傳統(tǒng)的二維NAND閃存工藝還是美光新型的二維工藝，以及三維NAND閃存工藝都不能很好的實現(xiàn)與先進CMOS工藝的集成。三星、美光等NAND閃存大廠均采用專門的生產(chǎn)線，但是這些生產(chǎn)線與CMOS邏輯工藝不兼容。以CMOS工藝為主的各晶圓代工廠均無法實現(xiàn)NAND閃存的生產(chǎn)。傳統(tǒng)的二維NAND閃存工藝和三維NAND閃存工藝雖然已經(jīng)到了十幾納米的工藝，但是這僅僅是對于NAND單元陣列而言的，其邏輯控制電路和模擬電路部分仍然采用的是很落后的CMOS工藝，例如是基于180nm、130nm工藝的生產(chǎn)線。一方面是芯片成本的考慮，先進CMOS制程會增加芯片的制造成本；另一方面是NAND閃存單元的寫入需要20V左右的電壓，在先進的CMOS工藝上實現(xiàn)高壓CMOS管的工藝難度和成本也比較大。美光的新型二維NAND閃存工藝盡管在存儲單元陣列區(qū)采用了高介電常數(shù)金屬柵(HKMG)的先進CMOS工藝，但其芯片的邏輯控制電路和模擬電路部分仍然采用的是很落后的CMOS工藝，而且其NAND閃存單元的HKMG工藝采用的是Gate First (先柵極)的工藝集成方法，與目前主流的先進CMOS工藝不兼容。
[0004]目前有些應(yīng)用，特別是嵌入式應(yīng)用，需要特別高速的芯片處理速度，但是又不需要特別大容量的NAND型閃存，例如在幾個Gb量級。這種需求需要非常先進的CMOS制程，例如28nm/20nm的HKMGCM0S工藝，以高速的實現(xiàn)各種復雜的邏輯功能，但同時又需要幾個Gb量級的NAND閃存作為數(shù)據(jù)存取區(qū)域。目前的做法是采用兩顆獨立的芯片，邏輯功能部分采用先進CMOS制程來制造,NAND閃存芯片來自于專門的制造商。但是隨著NAND制造商制造工藝的不斷發(fā)展，出于經(jīng)濟的考慮低容量的閃存在先進工藝上制造并不合算，通常采用落后幾代的工藝來制造低容量的閃存。但是NAND閃存制造商這些落后的工藝并不會一直保留，淘汰的很快。此外目前系統(tǒng)小型化、集成化是發(fā)展的趨勢，多個芯片功能集成到一個芯片無論從性能、功耗還是成本上都是有優(yōu)勢的。


【發(fā)明內(nèi)容】

[0005]本發(fā)明提出了一種基于Gate Last (后柵極工藝)金屬柵工藝的二維NAND型閃存工藝，采用金屬柵工藝實現(xiàn)NAND單元的控制柵，而不是傳統(tǒng)的多晶硅環(huán)繞控制柵，可以實現(xiàn)與高介電常數(shù)金屬柵先進CMOS工藝的集成，與目前主流的Gate Last CMOS工藝兼容，克服了目前NAND閃存工藝無法與先進標準邏輯工藝兼容的問題。同時提出了如何在高介電常數(shù)金屬柵先進CMOS工藝中實現(xiàn)高壓DMOS器件的方法，以實現(xiàn)NAND閃存的擦寫操作。
[0006]本發(fā)明所采用的技術(shù)方案為:
[0007]一種NAND閃存制備方法，其中，包括如下步驟:
[0008]提供一設(shè)置有隔離區(qū)和有源區(qū)的襯底，所述襯底中定義有CMOS電路區(qū)和存儲單元陣列區(qū)；
[0009]在所述襯底的上表面依次沉積一介電層和第一柵極材料層，刻蝕所述第一柵極材料層形成浮柵，且位于所述儲存單元區(qū)之上的浮柵位于相鄰所述隔離區(qū)之間的襯底之上；
[0010]制備第一絕緣材料層覆蓋在所述浮柵的上表面，且該第一絕緣材料層覆蓋在存儲單元陣列區(qū)之上的浮柵之間的介電層上表面；
[0011]制備一犧牲柵極覆蓋在第一絕緣材料層的上表面，且位于存儲單元陣列區(qū)中的犧牲柵極同時將底部兩側(cè)浮柵的中間區(qū)域進行覆蓋；
[0012]于所述CMOS電路區(qū)的襯底中形成源/漏極；
[0013]沉積第二絕緣材料層并拋光至犧牲柵極的上表面，移除所述犧牲柵極；
[0014]移除位于所述CMOS電路區(qū)中的第一絕緣材料層及浮柵；
[0015]沉積第二柵極材料層并拋光至所述第二絕緣材料層的上表面形成控制柵；
[0016]形成金屬互聯(lián)結(jié)構(gòu)。
[0017]上述的制備方法，其中，采用光刻和刻蝕工藝在所述襯底中形成若干溝槽，并于所述溝槽中填充絕緣材料形成所述隔離區(qū)。
[0018]上述的制備方法，其中，形成源/漏極的具體步驟如下:
[0019]制備一掩膜材料并于該掩膜材料中形成開口，利用所述開口進行離子注入工藝，在對準所述開口的襯底上表面形成所述源/漏極；
[0020]其中，所述源極靠近位于CMOS電路區(qū)之上的浮柵，且所述漏極與位于所述CMOS電路區(qū)之上的浮柵之間至少設(shè)置有一個隔離區(qū)。
[0021]上述的制備方法，其中，在進行所述離子注入工藝時，用以形成源級的開口將犧牲柵極的部分表面進行暴露。
[0022]上述的制備方法，其中，在形成所述源/漏極后，繼續(xù)對所述漏極進行第二次離子注入，以加深所述漏極深度。
[0023]上述的制備方法，其中，采用如下方法移除位于所述CMOS電路區(qū)中的第一絕緣層及浮柵:
[0024]制備一掩膜材料將所述CMOS電路區(qū)和存儲單元區(qū)的表面進行覆蓋；
[0025]進行圖案化工藝，移除位于CMOS電路區(qū)的掩膜材料；
[0026]之后進行刻蝕工藝移除位于所述CMOS電路區(qū)中的第一絕緣層及浮柵；
[0027]移除剩余的掩膜材料。
[0028]上述的制備方法，其中，位于所述存儲單元區(qū)中相鄰的浮柵之間形成有空隙。
[0029]上述的制備方法，其中，所述第一柵極材料層、犧牲柵極均為多晶硅；
[0030]所述第二柵極材料層為金屬。
[0031]上述的制備方法，其中，所述第一柵極材料層、第一絕緣材料層均通過ALD(AtomicLayer Deposit1n,原子層沉積)工藝形成。
[0032]上述的制備方法，其中，形成所述金屬互聯(lián)結(jié)構(gòu)的步驟如下:
[0033]沉積第三絕緣材料層，進行圖案化工藝，形成于所述控制柵及所述源/漏極的上方的通孔；
[0034]沉積金屬材料將通孔進行填充并進行研磨形成金屬互聯(lián)結(jié)構(gòu)。
[0035]一種NAND閃存，其中，所述NAND閃存包括一襯底，且所述NAND閃存定義有CMOS電路區(qū)和存儲單元陣列區(qū)，所述CMOS電路區(qū)和存儲單元陣列區(qū)位于襯底之上均覆蓋有絕緣材料層，且所述襯底內(nèi)均設(shè)置有有源區(qū)和隔離區(qū)；
[0036]位于所述CMOS電路區(qū)的襯底內(nèi)形成有源級和漏極，位于所述CMOS電路區(qū)的襯底之上形成有柵極，所述源級靠近所述柵極，所述漏極與所述柵極之間設(shè)置有一隔離區(qū)；
[0037]位于所述存儲單元陣列區(qū)的襯底中設(shè)置有若干隔離區(qū)，相鄰所述隔離區(qū)之間位于襯底之上設(shè)置有浮柵和控制柵；所述控制柵設(shè)置于所述控制柵的上方且將相鄰浮柵
[0038]上述的NAND閃存，其中，所述浮柵為多晶硅柵，所述柵極和控制柵為金屬柵。
[0039]上述的NAND閃存，其中，所述漏極深度比所述源級深度要深。
[0040]上述的NAND閃存，其中，所述柵極和所述控制柵均通過Gate Last工藝所形成。
[0041]上述的NAND閃存，其中，所述浮柵之間形成有空隙。

【專利附圖】

【附圖說明】
[0042]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本發(fā)明的主旨。
[0043]圖1a?圖1lb為本發(fā)明實施例一提供的一種NAND閃存制備方法。
[0044]圖12a?12b為本發(fā)明實施例二提供的一種NAND閃存。

【具體實施方式】
[0045]下面結(jié)合附圖對本發(fā)明的【具體實施方式】作進一步的說明:
[0046]實施例一
[0047]本發(fā)明提出的一種基于GateLast (后柵極)金屬柵工藝的二維NAND型閃存工藝，其中高壓 DMOS (Doublediffus1n metal-oxi de-semi conductor,雙擴散金屬氧化物半導體)器件以N型MOS為例，P型MOS管的工藝步驟類似，本發(fā)明強調(diào)與標準金屬柵CMOS工藝的兼容性，在此不予贅述。參照圖1a?圖1lb所示為本發(fā)明的制備流程圖，其中左側(cè)圖a為是沿NAND陣列位線方向的截面圖，右側(cè)圖b是沿NAND陣列字線方向的截面圖，【具體實施方式】包括以下步驟。
[0048]步驟S1:提供一襯底I，可選用單晶娃晶圓作為起始襯底I，娃晶圓可以是單層結(jié)構(gòu)或多層結(jié)構(gòu)，例如SOI ((Silicon On Insulator,絕緣體上娃)晶片，具體形成SOI晶片的步驟為本領(lǐng)域所工作，在此不予贅述。1-A區(qū)域為CMOS電路區(qū)域，1-B是NAND閃存陣列區(qū)域。在襯底I上通過光刻和刻蝕形成器件有源區(qū)和隔離溝槽，并沉積一絕緣材料(例如氧化層)將隔離溝槽進行填充，形成隔離區(qū)2，最后經(jīng)過CMP工藝研磨至襯底I的上表面如圖1所示。其中，在1-B所表示的NAND閃存陣列區(qū)域可以采用兩次或多次曝光(Double/Multiple exposure)、自對準 spacer (self-aligned spacer)、重復 spacer 方法(repeatedspacer approach)等方法在同樣光刻設(shè)備下增加存陣列區(qū)域的隔離區(qū)2的密度,進而以增加后續(xù)的存儲單元的圖形密度，相關(guān)工藝為本領(lǐng)域所公知，在此不予贅述。
[0049]步驟S2:在制備好有源區(qū)圖形的襯底I的上表面制備一介電層3，如圖2所示。在本發(fā)明的實施例中，該介電層3優(yōu)選為高介電常數(shù)材料，例如鉿基的介電材料(HfS1N)。需要說明的是，對應(yīng)本實施例的附圖只是畫出了整片襯底I上采用相同厚度的高介電常數(shù)材料，在具體實施過程中也可根據(jù)不同區(qū)域?qū)ζ骷匦缘囊蟛捎貌煌穸鹊慕殡姴牧?，也可以是不同厚度的高介電常?shù)材料，也可以是常規(guī)介電常數(shù)材料如S12，或者是兩者的組合，在此不予贅述。
[0050]步驟S3:在CMOS電路區(qū)和存儲單元陣列區(qū)之上形成NAND閃存的浮柵4 (floatinggate,FG)。具體步驟如下:沉積一層第一柵極材料層覆蓋在介電層3的上表面，進行圖案化工藝，刻蝕該第一柵極材料層形成浮柵4。
[0051]圖案化的工藝如下:沉積第一柵極材料層后，旋涂一層光刻膠將第一柵極材料層進行覆蓋，之后借助一掩膜板進行曝光顯影工藝，在光刻膠中形成開口，之后再以形成有開口的光刻膠為刻蝕掩膜對第一柵極材料層進行干法刻蝕，剩余的第一柵極材料層作為浮柵4，最后移除剩余的光刻膠。同時，為了進一步提高光刻效果，可預(yù)先涂覆一層抗反射層(BARC)在介電層3的上表面，之后再進行光刻膠的涂覆，利用BARC來減小在進行曝光工藝時，由于光線的折射從而容易對光刻膠造成過度曝光的現(xiàn)象，進而進一步控制曝光顯影后在光刻膠中所形成的開口寬度，從而達到控制浮柵的寬度，提高工藝效果。但是本領(lǐng)域技術(shù)人員應(yīng)當理解，涂覆BARC層只是為了進一步提高光刻精度，根據(jù)生產(chǎn)需求或成本控制也可以不涂覆BARC層直接進行光刻，對本發(fā)明并不影響。
[0052]進一步的，經(jīng)過圖案化工藝后，位于存儲單元陣列區(qū)1-B之上的浮柵4位于存儲單元陣列區(qū)中相鄰隔離區(qū)2之間的襯底上，具體形成可通過在進行圖案化工藝中所選用的掩膜板進行控制，在此不予贅述。此時電路1-A和存儲單元陣列區(qū)1-B區(qū)域均會形成多晶硅浮柵4的圖形，此圖形的區(qū)域就是后面植被晶體管柵極的區(qū)域，1-A區(qū)域的多晶硅浮柵4會在后續(xù)工藝中去掉，下文會有相關(guān)描述。
[0053]上述的第一柵極材料層為采用ALD (Atomic Layer Deposit1n,原子層沉積)工藝所沉積的多晶娃(poly),且沉積的厚度不超過10nm。
[0054]步驟S4:沉積第一絕緣材料層5覆蓋在浮柵4的上表面，同時在位于存儲單元陣列區(qū)1-B之上的浮柵4之間也會形成有第一絕緣材料層，進而在后續(xù)過程中在存儲單元陣列區(qū)1-B之上的浮柵4之間形成空隙，下文會有詳細描述。具體步驟為:沉積第一絕緣材料層將圖3所示器件的表面完全覆蓋，之后進行圖案化工藝移除浮柵4兩側(cè)多余的第一絕緣層，同時，需保證位于存儲單元陣列區(qū)1-B之上的浮柵4之間的第一絕緣材料層不會被移除，即在1-B區(qū)域位線與位線之間的空隙中也會填上絕緣材料(圖中未標示出)。然后再利用光刻定義需要制備柵極的區(qū)域，制備多晶硅犧牲柵極6，如圖4所示。
[0055]該第一絕緣材料層5為S12或其它絕緣材料(例如0N0材料)，采用原子層沉積的方法所制備，且沉積該厚度小于10nm。
[0056]在浮柵4的頂部制備一犧牲柵極6，且位于存儲單元陣列區(qū)1-B之上的犧牲柵極6為一體化設(shè)置，即該犧牲柵極6同時將存儲單元陣列區(qū)1-B之上的浮柵4之間的區(qū)域也進行覆蓋。如圖4所示。
[0057]具體形成第一絕緣材料層5和犧牲柵極6的工藝基本相同，均包括一沉積工藝和圖案化工藝，該步驟為本領(lǐng)域所公知，在此不予贅述。
[0058]步驟S5:對NAND閃存操作所需的高壓DMOS器件的源漏極進行離子注入，在CMOS電路區(qū)1-A的襯底I中形成源級⑶和漏極⑶。
[0059]具體的，制備一掩膜材料7 (例如光刻膠)并于該掩膜材料中形成開口，將不需要注入的區(qū)域進行保護，之后利用掩膜材料7之中的開口進行離子注入工藝，在對準開口的襯底上表面形成源級(S)和漏極(D)，如圖5所示。此步驟的離子注入可以與標準CMOS器件的共享或單獨注入。
[0060]可選的，本發(fā)明所形成的源極靠近位于CMOS電路區(qū)1-A之上的浮柵4，進而使DMOS的源極S靠近最終形成的控制柵，進而保證器件有良好的導通特性；同時漏極與位于CMOS電路區(qū)之上的浮柵4之間至少設(shè)置有一個隔離區(qū)2，以提高其漏極的耐壓，防止漏極與CMOS電路區(qū)1-A的柵極之間的擊穿。優(yōu)選的，掩膜材料7中用以形成源級⑶的開口可將部分犧牲柵極6的一側(cè)進行暴露，進而使得在進行離子注入時，在靠近浮柵4 一側(cè)的襯底I上表面形成源級。同時在掩膜材料7中所形成的開口一般是通過光刻工藝來實現(xiàn)的，如果想要精確控制最終形成的源級靠近浮柵4，同時還需要保證源級的寬度在一定范圍內(nèi)，而光刻工藝的成本代價十分昂貴，如果需要精確控制上述的條件，就需要先進的光刻設(shè)備，這無疑提高了生產(chǎn)成本。而本發(fā)明所形成的開口同時將犧牲柵極6的一側(cè)進行暴露，不僅使得經(jīng)離子注入所形成的源級靠近后續(xù)所形成的金屬柵極，同時也更容易控制源級的開口寬度。進一步的，由于犧牲柵極6在后續(xù)步驟中會被去除，即使注入的離子會對犧牲柵極6造成影響，但隨著后續(xù)犧牲柵極6的去除，從而對本身器件器件造成任何影響，從而保證了器件的性能。
[0061]同時，在步驟S5制備好的DMOS結(jié)構(gòu)基礎(chǔ)上，可進一步的對DMOS的漏極區(qū)域進行第二次離子注入,加深漏極深度，以提高其漏極對襯底的擊穿電壓(Breakdown voltage,BV)，其它區(qū)域用掩模材料7進行保護，如圖6所示。
[0062]步驟S6:去除步驟S5的掩模材料7，并沉積第二絕緣材料層8，之后進行平坦化工藝，優(yōu)選采用CMP工藝拋光第二絕緣材料層8至犧牲柵極6的上表面，如圖7所示。其中，在沉積第二絕緣材料層8并研磨后，位于存儲單元陣列區(qū)1-B之上的犧牲柵極6之間的絕緣材料會形成有空隙9，這是由于在步驟S4中沉積的第一絕緣材料5并不是將存儲單元陣列區(qū)1-B之上的浮柵4之間的溝槽完全填充，只是將浮柵4之間的區(qū)域的底部覆蓋，因此在沉積第二絕緣材料層8后，由于存儲單元陣列區(qū)1-B之上的柵極間距較小，會在填充過程中產(chǎn)生空隙9，可以提高字線與字線之間的隔離，如圖7b所示。
[0063]步驟S7:移除犧牲柵極6，具體可采用干法刻蝕工藝來對犧牲柵極6進行去除，進一步的，干法刻蝕所采用的刻蝕氣體對多晶硅具有較大的刻蝕比，而對于第一絕緣材料層5則具有較小的刻蝕比，因此在去移除犧牲柵極6的過程中，不會對第一絕緣材料層5造成較大損傷；同時第一絕緣材料層5起到了對浮柵4的保護作用，也不會受到影響。因此該步驟完成后，CMOS電路區(qū)1-A和存儲單元陣列區(qū)1-B的犧牲柵極6都會被去掉，同時由于第一絕緣材料層5的存在，多晶硅浮柵4會被保留下來，如圖8所示。
[0064]步驟S8:移除位于CMOS電路區(qū)1_A中的第一絕緣材料層5及浮柵4。具體步驟如下:制備一掩膜材料7將需要保護多晶硅浮柵的區(qū)域保護起來，之后采用刻蝕工藝去除暴露于外的第一絕緣材料層5及浮柵4，而位于存儲單元陣列區(qū)1-B之上的第一絕緣材料層5及浮柵4則會保留下來，形成圖9所示的結(jié)構(gòu)。
[0065]步驟S9:移除掩膜材料7，沉積第二柵極材料層并拋光至第二絕緣材料層8的上表面形成控制柵(control gate, CG) 10。具體的,采用ALD工藝沉積一層金屬層將器件的表面進行覆蓋并進行平坦化處理后，進而形成金屬控制柵10，如圖10所示。1-A和1-B區(qū)域，無論是CMOS、DMOS還是NAND閃存存儲陣列區(qū)域的晶體管柵極均采用相同的金屬柵工藝。
[0066]步驟SlO:形成金屬互聯(lián)結(jié)構(gòu)。具體步驟如下:在步驟S9制備好的結(jié)構(gòu)基礎(chǔ)上，沉積第三絕緣材料層，進行圖案化工藝，形成位于CMOS電路區(qū)1-A及存儲單元陣列區(qū)1-B之上的控制柵10及源/漏極的上方的通孔；沉積金屬材料將通孔進行填充并進行研磨形成金屬互聯(lián)結(jié)構(gòu)11。可選的，采用鎢對通孔進行填充形成金屬互聯(lián)結(jié)構(gòu)11，以作為接觸電極。上述步驟全部完成后形成圖11所示的結(jié)構(gòu)。
[0067]此后的工藝步驟為實現(xiàn)晶體管互連的金屬層的制備，采用本領(lǐng)域標準CMOS工藝，在此不予贅述。
[0068]實施例二
[0069]同時本發(fā)明還提供了一種NAND閃存1000，如圖12a和12b所示，圖12a為沿NAND陣列位線方向的截面圖，圖12b是沿NAND陣列字線方向的截面圖。
[0070]NAND閃存1000包括一襯底100，襯底100的上表面覆蓋有一層高介電常數(shù)材料層102。位于CMOS電路區(qū)1-A和存儲單元陣列區(qū)1-B的襯底100內(nèi)均設(shè)置有有源區(qū)(AA)和隔離區(qū)101 ；
[0071]位于CMOS電路區(qū)的襯底內(nèi)形成有源級⑶和漏極⑶，位于CMOS電路區(qū)1-A的襯底100之上形成有柵極108。其中，源級靠近柵極108，進而保證器件有良好的導通特性；且漏極與柵極108之間設(shè)置有一隔離區(qū)101，以提高其漏極的耐壓，防止漏極與柵極之間的擊穿；同時漏極深度要比源級深度要深，進而有利于提高其漏極的耐壓能力，防止漏極與CMOS電路區(qū)1-A的柵極108之間的擊穿。
[0072]進一步的，柵極108為金屬柵極，且通過gate last工藝所制備。
[0073]位于存儲單元陣列區(qū)1-B的襯底100中設(shè)置有若干隔離區(qū)101，相鄰隔離區(qū)101之間位于襯底100之上設(shè)置有浮柵103和控制柵105，且該控制柵105為一體化設(shè)置，進而將兩側(cè)浮柵103之間的區(qū)域的平面進行覆蓋。浮柵103與控制柵105之間還設(shè)置有一絕緣材料層104。
[0074]進一步的，浮柵103為多晶硅柵，控制柵105為金屬柵，且該控制柵為通過GateLast工藝所制備與上述的柵極108同步形成。
[0075]在CMOS電路區(qū)1-A和存儲單元陣列區(qū)1_B的襯底100之上還覆蓋有一絕緣材料106，且位于存儲單元區(qū)的柵極之間形成有空隙200，進而可以提高字線(WL)與字線之間的隔離。
[0076]位于絕緣材料106中形成有金屬互聯(lián)結(jié)構(gòu)107，該金屬互聯(lián)結(jié)構(gòu)107位于柵極108、控制柵105以及源漏極的上方，以作為接觸電極。
[0077]綜上所述，由于本發(fā)明采用了如上技術(shù)方案，通過基于Gate Last金屬柵工藝的二維NAND型閃存工藝，采用金屬柵工藝實現(xiàn)NAND單元的控制柵，而不是傳統(tǒng)的多晶硅環(huán)繞控制柵，可以實現(xiàn)與高介電常數(shù)金屬柵先進CMOS工藝的集成；同時與目前主流的Gate LastCMOS工藝兼容，克服了目前NAND閃存工藝無法與先進標準邏輯工藝兼容的問題。同時提出了如何在高介電常數(shù)金屬柵先進CMOS工藝中實現(xiàn)高壓DMOS器件的方法，以實現(xiàn)NAND閃存的擦寫操作。
[0078]以上對本發(fā)明的較佳實施例進行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，其中未盡詳細描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予以實施；任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發(fā)明的實質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。
【權(quán)利要求】
1.一種NAND閃存制備方法，其特征在于，包括如下步驟: 提供一設(shè)置有隔離區(qū)和有源區(qū)的襯底，所述襯底中定義有CMOS電路區(qū)和存儲單元陣列區(qū)； 在所述襯底的上表面依次沉積一介電層和第一柵極材料層，刻蝕所述第一柵極材料層形成浮柵，且位于所述儲存單元區(qū)之上的浮柵位于相鄰所述隔離區(qū)之間的襯底之上； 制備第一絕緣材料層覆蓋在所述浮柵的上表面，且該第一絕緣材料層覆蓋在存儲單元陣列區(qū)之上的浮柵之間的介電層上表面； 制備一犧牲柵極覆蓋在第一絕緣材料層的上表面，且位于存儲單元陣列區(qū)中的犧牲柵極同時將底部兩側(cè)浮柵的中間區(qū)域進行覆蓋； 于所述CMOS電路區(qū)的襯底中形成源/漏極； 沉積第二絕緣材料層并拋光至犧牲柵極的上表面，移除所述犧牲柵極； 移除位于所述CMOS電路區(qū)中的第一絕緣材料層及浮柵； 沉積第二柵極材料層并拋光至所述第二絕緣材料層的上表面形成控制柵； 形成金屬互聯(lián)結(jié)構(gòu)。
2.如權(quán)利要求1所述的制備方法，其特征在于，采用光刻和刻蝕工藝在所述襯底中形成若干溝槽，并于所述溝槽中填充絕緣材料形成所述隔離區(qū)。
3.如權(quán)利要求1所述的制備方法，其特征在于，形成源/漏極的具體步驟如下: 制備一掩膜材料并于該掩膜材料中形成開口，利用所述開口進行離子注入工藝，在對準所述開口的襯底上表面形成所述源/漏極； 其中，所述源極靠近位于CMOS電路區(qū)之上的浮柵，且所述漏極與位于所述CMOS電路區(qū)之上的浮柵之間至少設(shè)置有一個隔離區(qū)。
4.如權(quán)利要求3所述的制備方法，其特征在于，在進行所述離子注入工藝時，用以形成源級的開口將犧牲柵極的部分表面進行暴露。
5.如權(quán)利要求3所述的制備方法，其特征在于，在形成所述源/漏極后，繼續(xù)對所述漏極進行第二次離子注入，以加深所述漏極深度。
6.如權(quán)利要求1所述的制備方法，其特征在于，采用如下方法移除位于所述CMOS電路區(qū)中的第一絕緣層及浮柵: 制備一掩膜材料將所述CMOS電路區(qū)和存儲單元區(qū)的表面進行覆蓋； 進行圖案化工藝，移除位于CMOS電路區(qū)的掩膜材料； 之后進行刻蝕工藝移除位于所述CMOS電路區(qū)中的第一絕緣層及浮柵； 移除剩余的掩膜材料。
7.如權(quán)利要求1所述的制備方法，其特征在于，位于所述存儲單元區(qū)中相鄰的浮柵之間形成有空隙。
8.如權(quán)利要求1所述的制備方法，其特征在于，所述第一柵極材料層、犧牲柵極均為多晶娃; 所述第二柵極材料層為金屬。
9.如權(quán)利要求8所述的制備方法，其特征在于，所述第一柵極材料層、第一絕緣材料層均通過ALD工藝形成。
10.如權(quán)利要求1所述的制備方法，其特征在于，形成所述金屬互聯(lián)結(jié)構(gòu)的步驟如下: 沉積第三絕緣材料層，進行圖案化工藝，形成于所述控制柵及所述源/漏極的上方的通孔； 沉積金屬材料將通孔進行填充并進行研磨形成金屬互聯(lián)結(jié)構(gòu)。
11.一種NAND閃存，其特征在于，所述半導體器件包括一襯底，且所述半導體器件定義有CMOS電路區(qū)和存儲單元陣列區(qū)，且所述襯底內(nèi)均設(shè)置有有源區(qū)和隔離區(qū)； 位于所述CMOS電路區(qū)的襯底內(nèi)形成有源級和漏極，位于所述CMOS電路區(qū)的襯底之上形成有柵極，所述源級靠近所述柵極，所述漏極與所述柵極之間設(shè)置有一隔離區(qū)； 位于所述存儲單元陣列區(qū)的襯底中設(shè)置有若干隔離區(qū)，相鄰所述隔離區(qū)之間位于襯底之上設(shè)置有浮柵和控制柵； 所述CMOS電路區(qū)和存儲單元陣列區(qū)均被一絕緣材料層所覆蓋，且位于所述絕緣材料層中設(shè)置有金屬互聯(lián)結(jié)構(gòu)。
12.如權(quán)利要求11所述的NAND閃存，其特征在于，所述浮柵為多晶硅柵，所述柵極和控制柵為金屬柵。
13.如權(quán)利要求11所述的NAND閃存，其特征在于，所述漏極深度比所述源級深度要深。
14.如權(quán)利要求11所述的NAND閃存，其特征在于，所述柵極和所述控制柵均通過GateLast (后柵極工藝)工藝所制備并同步形成。
15.如權(quán)利要求11所述的NAND閃存，其特征在于，所述浮柵之間形成有空隙。
【文檔編號】H01L27/115GK104269409SQ201410550486
【公開日】2015年1月7日 申請日期:2014年10月16日 優(yōu)先權(quán)日:2014年10月16日
【發(fā)明者】亢勇, 陳邦明 申請人:上海新儲集成電路有限公司