一種超結器件的制備方法
【專利摘要】本發(fā)明公開了一種超結器件的制備方法，通過在N型漂移區(qū)頂部刻蝕形成溝槽后，在溝槽側壁處制備一層P型外延層，之后回填N型外延層將溝槽進行填充，之后進行退火處理，形成高深寬比的P柱區(qū)和N柱區(qū)。本發(fā)明不需要通過多次外延和離子注入工藝，也無需刻蝕形成刻蝕高深寬比的溝槽，工藝簡單，有效減小器件的晶胞尺寸，降低導通電阻，降低成本。
【專利說明】一種超結器件的制備方法

【技術領域】
[0001]本發(fā)明涉及半導體器件制備領域，具體涉及一種超結器件的制備方法。

【背景技術】
[0002]功率半導體器件是不斷發(fā)展的功率電子系統(tǒng)的內(nèi)在驅動力。尤其是在節(jié)約能源、動態(tài)控制、噪音減少等方面。功率半導體主要應用于對能源與負載之間的能量進行控制，并且擁有精度高、速度快和功耗低的特點。IC技術近十年的高速發(fā)展，使功率半導體器件結構和性能得以不斷完善。為滿足對能量的合理使用，如電子系統(tǒng)的微型化和電子管理系統(tǒng)(如能量儲存)，在過去的二十年里，功率器件取得了飛躍式的發(fā)展。尤其是功率MOSFET (Metal -Oxide -Semiconductor Field Effect Transistor,金屬-氧化物-半導體場效應晶體管)，自從20世紀70年代問世以來，以其優(yōu)越的電特性(例如輸入阻抗高、關斷時間短等)在許多應用領域取代了傳統(tǒng)的雙極型晶體管(BJT)。在功率電路中，功率MOSFET主要用作開關器件，由于它是多子器件，所以其開關功耗相對較小。但是它的通態(tài)功耗則比較高，要降低通態(tài)功耗，就必須減小導通電阻R?。因此，功率MOSFET要進一步發(fā)展，就必須有效地降低導通電阻。
[0003]超結(Super Junct1n)結構采用交替的PN結結構取代單一導電類型材料作為漂移區(qū)，在漂移區(qū)引入了橫向電場，使得器件漂移區(qū)在較小的關斷電壓下即可完全耗盡，擊穿電壓僅與耗盡層厚度及臨界電場有關。因此，在相同耐壓下，超結結構漂移區(qū)的摻雜濃度可以提高一個數(shù)量級，同時在同樣的擊穿電壓下只需要更薄的EPI (外延層)作為漂移區(qū)，從而大大降低了器件的比導通電阻-Rsp,同時提高了 F0M(figure of merit,品質因數(shù))值。
[0004]目前超結結構主要由兩種工藝實現(xiàn):多次外延和深槽外延，制造的難點主要在于形成具有高深寬比的P柱區(qū)和N柱區(qū)。
[0005]多次外延方法是在N+襯底上采用多次外延方式生長需要厚度的漂移區(qū)，且在每次外延后進行局部的P型離子注入，最后退火形成連續(xù)的P柱。該方法工藝復雜，需要進行多次外延工藝以及多次離子注入工藝，耗時長，成本高，且難以降低晶胞面積。
[0006]深槽外延方法是在一定厚度的N型外延層(漂移區(qū))上刻蝕深槽，然后在深槽中進行P型外延生長。該方法相對多次外延工藝方法簡單，也降低了成本，但刻蝕深寬比大的溝槽工藝難度大。目前，刻蝕具有高深寬比的溝槽需要采用深反應離子刻蝕(DRIE，DeepReactive 1n Etching)設備,但是該類設備代價昂貴,不可避免的增加了生產(chǎn)成本。同時，由于刻蝕形成的溝槽深寬比很大，也給深槽外延填充帶來難度:在填充過程中，由于溝槽頂部開口較小，且深度較深，因此用以填充的P型外延層極易在溝槽頂部形成堆積，進而將頂部堵塞，但是溝槽底部并沒有得到很好的填充，導致填充不充分形成空洞層，影響器件的性倉泛。
[0007]因此，如何在降低生產(chǎn)成本的前提下，制備出高深寬比的P柱區(qū)和N柱區(qū)一直為本領域技術人員所致力研究的方向。


【發(fā)明內(nèi)容】

[0008]本發(fā)明公開了一種超結器件的制造方法，該方法能夠形成高深寬比的P柱區(qū)和N柱區(qū)，但不需要刻蝕高深寬比的溝槽，工藝簡單，有效減小器件的元胞尺寸，降低導通電阻，減小成本。
[0009]為了實現(xiàn)上述技術效果，本發(fā)明采用的技術方案為:
[0010]一種半導體器件的制備方法，其中，包括如下步驟:
[0011]步驟S1:提供一具有第一導電類型的第一外延層，該外延層的頂部覆蓋一層保護層，對所述保護層和所述外延層進行部分刻蝕，以在保護層和第一外延層中形成若干間隔開的溝槽；
[0012]步驟S2:在所述溝槽底部和側壁生長一層具有第二導電類型的第二外延層，且使位于所述溝槽底部的至少部分第二外延層暴露在外；
[0013]步驟S3:移除位于所述溝槽底部暴露在外的至少部分所述第二外延層；
[0014]步驟S4:生長具有第一導電類型的第三外延層覆蓋在剩余的所述第二外延層的上表面，并將所述溝槽剩余部分完全填充；
[0015]步驟S5:進行平坦化處理，使所述第三外延層與所述第二外延層的頂部高度齊平。
[0016]上述的制備方法，其中，在所述步驟S4中進一步包含在生長所述第三外延層之前移除所述保護層，使得生長的所述第三外延層覆蓋在所述第二外延層和所述第一外延層的上表面，并將所述溝槽剩余部分完全填充。
[0017]上述的制備方法，其中，所述步驟S4中生長的所述第三外延層進一步覆蓋所述保護層，所述步驟S5進一步包含移除所述保護層。
[0018]上述的制備方法，其中，在所述步驟SI中，提供的所述第一外延層的初始厚度大于實際需要的厚度，且在所述步驟S3中移除位于溝槽底部暴露在外的部分所述第二外延層后，位于側壁上的所述第二外延層在豎直方向上的高度不高于所述第一外延層的上表面。
[0019]上述的制備方法，其中，在所述步驟SI中，提供的所述第一外延層的初始厚度等于實際需要的厚度，且在所述步驟S3移除位于溝槽底部暴露在外的部分所述第二外延層后，位于側壁上的所述第二外延層在豎直方向上的高度不低于所述第一外延層的上表面。
[0020]上述的制備方法，其中，在所述第一外延層的底部還形成具有第一導電類型的襯底，該襯底不與所述溝槽的底部形成接觸，且該襯底的離子摻雜濃度要大于所述第一外延層。
[0021]上述的制備方法，其中，在所述第一外延層底部還形成具有第二導電類型的緩沖層和襯底，所述緩沖層位于所述襯底和所述第一外延層之間，所述緩沖層摻雜濃度小于所述第一外延層，并與所述溝槽的底部形成接觸。
[0022]上述的制備方法，其中，所述第三外延層與所述第一外延層的離子摻雜濃度相同。
[0023]上述的制備方法，其中，所述第二外延層的離子摻雜濃度大于所述第一外延層的尚子慘雜濃度。
[0024]上述的制備方法，其中，所述溝槽的寬度為Ium?lOOum，所述溝槽的深度為
0.1um ?lOOum。

【專利附圖】

【附圖說明】
[0025]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本發(fā)明的主旨。
[0026]圖1?7為本發(fā)明制備超結器件的流程圖；
[0027]圖8為對應圖7的立體結構圖；
[0028]圖9和圖10為本發(fā)明在一個實施例中先去除保護層然后生長第三外延層的示意圖。

【具體實施方式】
[0029]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0030]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發(fā)明的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0031 ] 本發(fā)明提供了一種超結器件的制備方法，具體方案如下。
[0032]執(zhí)行步驟S1:參照圖1?3所示，首先提供一具有第一導電類型的第一外延層11，其作為超結器件的漂移區(qū)(Drift)。作為可選項，可在一具有重摻雜的襯底10上采用外延生長工藝來形成第一外延層11，在某些實施例中，該襯底10的導電類型與第一外延層11相同，也為第一導電類型，在另一些實施例中，襯底10的導電類型可能與第一外延層11相反，為第二導電類型。襯底10的重摻雜是相對于第一外延層11而言的，換而言之，即襯底10的離子摻雜濃度大于第一外延層11的離子摻雜濃度。在此需要說明的是，預先在提供的襯底10形成第一外延層11僅是一種可選的實施例，在實際應用中亦可在第一外延層11中形成P柱/N柱之后，再在第一外延層11背面(即底部)進行離子注入或者摻雜形成重摻雜的區(qū)域，其作用與襯底10相同，本領域技術人員可根據(jù)實際需求選擇以何種方式在第一外延層11底部形成重摻雜的區(qū)域。
[0033]在外延層11的頂部制備一層保護層12，之后以一具有圖案化的光刻膠為刻蝕掩膜對保護層12和第一外延層11進行刻蝕，以在保護層12和第一外延層11中形成若干間隔開的溝槽20。作為可選項，可在外延層11的頂部沉積一層氧化層作為上述的保護層12。作為可選項，在形成保護層12之后，可采用各向異性刻蝕工藝對保護層12和第一外延層11進行刻蝕,且刻蝕形成的溝槽的寬度介于Ium?10um之間，其深度介于0.1um?10um之間。同時，刻蝕形成的溝槽20不貫穿第一外延層11的整個厚度，從而保證后續(xù)形成的P柱不與重摻雜的襯底10形成接觸。優(yōu)選的，溝槽的寬度要大于相鄰溝槽之間的間距。
[0034]執(zhí)行步驟S2:參照圖4所示，在溝槽20底部和側壁生長一層具有第二導電類型的第二外延層13，且每個溝槽20中兩側側壁處的第二外延層13之間均留有間隙21，使位于溝槽底部的至少部分第二外延層13暴露在外。優(yōu)選的，可采用外延生長工藝來制備上述的第二外延層13。同時，技術人員可通過控制第二外延層13的生長厚度來控制后續(xù)形成的P柱和N柱的寬度。
[0035]執(zhí)行步驟S3:參照圖5所示，移除位于溝槽底部，即間隙21正下方暴露在外的至少部分第二外延層13，并保留覆蓋在溝槽20側壁處的第二外延層13。優(yōu)選的，可采用各向異性的干法刻蝕工藝將間隙21正下方的第二外延層13進行刻蝕并移除，以將溝槽20底部予以外露，并僅保留溝槽20的側壁處的第二外延層13。
[0036]執(zhí)行步驟S4:參照圖6，生長具有第一導電類型的第三外延層14覆蓋在第二外延的上表面，并將間隙21進行填充。在圖示實施例中，第三外延層14進一步覆蓋保護層12的上表面。生長第三外延層14的方法可以包含使用化學氣相淀積(CVD)進行選擇性生長(SEG)。
[0037]作為優(yōu)選的，該第三外延層14的離子摻雜濃度小于第二外延層13的離子摻雜濃度；進一步優(yōu)選的，該第三外延層14的離子摻雜濃度與第一外延層11的離子摻雜濃度相等或近似相等，例如在一些可選的實施例中，上述的第三外延層14與第一外延層11材質完全相同且摻雜濃度相同。
[0038]執(zhí)行步驟S5:參照圖7，進行平坦化處理，在一個實施例中，該步驟包含移除保護層12，并使第三外延層14與第二外延層13的頂部高度齊平。在一可選的實施例中，采用CMP(Chemical Mechanical Polishing,化學機械研磨)工藝移除剩余的保護層12,同時對第三外延層14實施減薄。在第一外延層11和第三外延層14所共同構成的復合外延層15中形成有若干條狀的第二外延層13。
[0039]完成上述步驟后，繼續(xù)進行一退火處理，藉由復合外延層15和第二外延層13中摻雜的離子在高溫條件下產(chǎn)生擴散，形成P型摻雜立柱和N型摻雜立柱，形成超結，可參照圖8所示。
[0040]在一個實施例中，步驟SI中提供的第一外延層11的初始厚度大于實際需要的厚度，且在步驟S3移除位于溝槽底部暴露在外的部分第二外延層13后，位于側壁上的第二外延層13在豎直方向上的高度不高于第一外延層11的上表面。這樣多余厚度的第一外延層11可在步驟S5的平坦化處理過程中作為犧牲層，從而保證器件整體厚度滿足設計需求，避免影響器件性能。
[0041]在另一替代實施例中，步驟SI中提供的第一外延層11的初始厚度等于實際需要的厚度，且在步驟S3移除位于溝槽底部暴露在外的部分第二外延層13后，位于側壁上的第二外延層13在豎直方向上的高度仍然不低于第一外延層11的上表面。在該實施例中，第一外延層11的厚度不會在步驟S5平坦化處理過程中受到影響，器件性能可達到預期。
[0042]在又一替代實施例中，在形成圖5所示的結構后，去除保護層12從步驟S5變換到步驟S4，去除保護層12之后生長具有第一導電類型的第三外延層14，覆蓋第二外延層13和第一外延層11的上表面，并將溝槽剩余部分完全填充，可參照圖9和圖10所示。作為可選項，生長第三外延層14的方法可以包含使用化學氣相淀積(CVD)進行選擇性生長(SEG)。步驟S5包含使用平坦化處理工藝對第三外延層14進行減薄，直至對齊第二外延層13，最終同樣可形成圖7所示的結構。
[0043]在一作為示范但并不作為局限的實施例中，上述的第一導電類型為N型，那么第二導電類型則為P型。但是在其他一些實施例中，還可具有其他的實施方式，例如第一導電類型為P型，那么第二導電類型則為N型。在一個實施例中，如果重摻雜襯底10的導電為第二導電類型，與第一外延層11相反，例如，當?shù)谝粚щ婎愋蜑镻型且第二導電類型為N型時，為了保證形成的N型摻雜立柱相互連接，需要在P型外延層底部與襯底10上部之間預先制備一層N型緩沖層，且刻蝕形成的溝槽貫穿P型外延層與N型緩沖層形成接觸，N型緩沖層的摻雜濃度小于P型外延層。進而可形成與7相同的結構，在此不予贅述。
[0044]綜上所述，由于本發(fā)明采用了如上技術方案，不需要通過多次外延和離子注入工藝，也無需刻蝕形成刻蝕高深寬比的溝槽，通過刻蝕N型漂移區(qū)形成開口較大的溝槽并在兩側側壁制備P型外延層，之后填充N型外延層將溝槽的間隙進行填充，最后退結即可形成高深寬比的P柱和N柱，有效減小器件的晶胞尺寸，降低導通電阻。本發(fā)明工藝簡單，制程變動小，可實現(xiàn)性較強，同時成本相比較現(xiàn)有技術而言也大大降低，適合推廣生產(chǎn)。
[0045]以上對本發(fā)明的較佳實施例進行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，其中未盡詳細描述的設備和結構應該理解為用本領域中的普通方式予以實施；任何熟悉本領域的技術人員，在不脫離本發(fā)明技術方案范圍情況下，都可利用上述揭示的方法和技術內(nèi)容對本發(fā)明技術方案做出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發(fā)明的實質內(nèi)容。因此，凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術方案保護的范圍內(nèi)。
【權利要求】
1.一種半導體器件的制備方法，其特征在于，包括如下步驟: 步驟S1:提供一具有第一導電類型的第一外延層，該外延層的頂部覆蓋一層保護層，對所述保護層和所述外延層進行部分刻蝕，以在保護層和第一外延層中形成若干間隔開的溝槽； 步驟S2:在所述溝槽底部和側壁生長一層具有第二導電類型的第二外延層，且使位于所述溝槽底部的至少部分第二外延層暴露在外； 步驟S3:移除位于所述溝槽底部暴露在外的至少部分所述第二外延層； 步驟S4:生長具有第一導電類型的第三外延層覆蓋在剩余的所述第二外延層的上表面，并將所述溝槽剩余部分完全填充； 步驟S5:進行平坦化處理，使所述第三外延層與所述第二外延層的頂部高度齊平。
2.如權利要求1所述的制備方法，其特征在于，在所述步驟S4中進一步包含在生長所述第三外延層之前移除所述保護層，使得生長的所述第三外延層覆蓋在所述第二外延層和所述第一外延層的上表面，并將所述溝槽剩余部分完全填充。
3.如權利要求1所述的制備方法，其特征在于，所述步驟S4中生長的所述第三外延層進一步覆蓋所述保護層，且在所述步驟S5進一步包含移除所述保護層。
4.如權利要求1所述的制備方法，其特征在于，在所述步驟SI中，提供的所述第一外延層的初始厚度大于實際需要的厚度，且在所述步驟S3中移除位于溝槽底部暴露在外的部分所述第二外延層后，位于側壁上的所述第二外延層在豎直方向上的高度不高于所述第一外延層的上表面。
5.如權利要求1所述的制備方法，其特征在于，在所述步驟SI中，提供的所述第一外延層的初始厚度等于實際需要的厚度，且在所述步驟S3移除位于溝槽底部暴露在外的部分所述第二外延層后，位于側壁上的所述第二外延層在豎直方向上的高度不低于所述第一外延層的上表面。
6.如權利要求1所述的制備方法，其特征在于，在所述第一外延層的底部還形成具有第一導電類型的襯底，該襯底不與所述溝槽的底部形成接觸，且該襯底的離子摻雜濃度要大于所述第一外延層。
7.如權利要求1所述的制備方法，其特征在于，在所述第一外延層底部還形成具有第二導電類型的緩沖層和襯底，所述緩沖層位于所述襯底和所述第一外延層之間，所述緩沖層摻雜濃度小于所述第一外延層，并與所述溝槽的底部形成接觸。
8.如權利要求1所述的制備方法，其特征在于，所述第三外延層與所述第一外延層的離子摻雜濃度相同。
9.如權利要求8所述的制備方法，其特征在于，所述第二外延層的離子摻雜濃度大于所述第一外延層的離子摻雜濃度。
10.如權利要求1所述的制備方法，其特征在于，所述溝槽的寬度為Ium?lOOum，所述溝槽的深度為0.1um?lOOum。
【文檔編號】H01L21/336GK104392926SQ201410623785
【公開日】2015年3月4日 申請日期:2014年11月6日 優(yōu)先權日:2014年11月6日
【發(fā)明者】王代利 申請人:中航（重慶）微電子有限公司