一種三維半導(dǎo)體存儲(chǔ)器件的制作方法
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了一種三維半導(dǎo)體存儲(chǔ)器件。采用雙離子束沉積技術(shù)，一束離子轟擊靶材，使材料原子發(fā)生溢出，原子沿軌跡沉積到深孔中，一束離子轟擊深孔表面，使沉積的材料無(wú)法覆蓋深孔頂部，從而確保三維半導(dǎo)體存儲(chǔ)器件U型溝道的完整形成。U型溝道的半導(dǎo)體存儲(chǔ)器件的電極從器件上方引出，減小了電極的接觸面積，同時(shí)U型半導(dǎo)體存儲(chǔ)器件的NAND串可以包括至少一層半導(dǎo)體、一層絕緣層交替疊加的堆疊結(jié)構(gòu)，增大了單位面積下的器件數(shù)，故U型溝道的半導(dǎo)體存儲(chǔ)器可以大大增加存儲(chǔ)密度。
【專(zhuān)利說(shuō)明】一種三維半導(dǎo)體存儲(chǔ)器件

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于微電子器件及存儲(chǔ)器【技術(shù)領(lǐng)域】，更具體地，涉及一種基于深孔填充的三維半導(dǎo)體存儲(chǔ)器。

【背景技術(shù)】
[0002]盡管多晶硅浮柵非易失性存儲(chǔ)(NVM)陣列使用20nm(或更小)的半導(dǎo)體制造技術(shù)取得了巨大成功，但是更進(jìn)一步的尺寸縮小則變得非常困難。其中原因有如下幾個(gè):臨近單元的串?dāng)_和浮柵中的少量可編程的電子。這個(gè)限制會(huì)使浮柵的多級(jí)存儲(chǔ)更加復(fù)雜。因此，三維存儲(chǔ)器件的發(fā)展勢(shì)在必行。
[0003]尤其是，在嵌入式存儲(chǔ)器領(lǐng)域，三維的后端(B/E)非易失性存儲(chǔ)陣列也具有挑戰(zhàn)性，因?yàn)榇朔椒ㄔ试S較大的非易失性陣列。而大容量01Gbit)嵌入式存儲(chǔ)器的使用，使CMOS產(chǎn)品的性能得到了提高同時(shí)也出現(xiàn)了許多新的應(yīng)用。提高單位面積存儲(chǔ)密度的方式主要包括提高三維存儲(chǔ)器件其縱向方向的器件數(shù)量，以及減小單個(gè)器件的面積，縱向方向的器件數(shù)量越多、單個(gè)器件的面積越小，存儲(chǔ)密度就越大。
[0004]然而，進(jìn)一步的研宄表明，上述現(xiàn)有解決方案仍然存在以下的技術(shù)問(wèn)題:為了制備縱向方向器件數(shù)量多、單個(gè)器件面積小的三維存儲(chǔ)器件，往往在制備過(guò)程中需要高深寬比深孔，但受到目前沉積工藝的限制，深孔沉積往往上下部沉積不均勻，且由于深孔上部在沉積過(guò)程中易被沉積的材料覆蓋、進(jìn)而妨礙深孔的繼續(xù)沉積，影響器件的穩(wěn)定性與生產(chǎn)成品率。
實(shí)用新型內(nèi)容
[0005]針對(duì)現(xiàn)有技術(shù)的缺陷，本實(shí)用新型的目的在于提供一種非易失性三維半導(dǎo)體存儲(chǔ)器，與現(xiàn)有技術(shù)相比能夠有效解決高深寬比深孔沉積過(guò)程中易出現(xiàn)的材料覆蓋深孔上部、進(jìn)而阻礙深孔底部材料沉積的問(wèn)題，同時(shí)由于采用深孔結(jié)構(gòu)、能夠有效提高三維器件縱向方向上的器件數(shù)量，顯著增加了單位面積下的器件數(shù)，提高了存儲(chǔ)密度，因而尤其適用于大容量嵌入式存儲(chǔ)器的應(yīng)用場(chǎng)合。
[0006]為實(shí)現(xiàn)上述目的，按照本實(shí)用新型的一個(gè)方面，提供了一種三維半導(dǎo)體存儲(chǔ)器，包括多個(gè)單片三維NAND串半導(dǎo)體器件，單片三維NAND串半導(dǎo)體器件包括:襯底、半導(dǎo)體層與絕緣層交替的堆疊結(jié)構(gòu)、至少一個(gè)U型的半導(dǎo)體溝道、隧道電介質(zhì)層；所述半導(dǎo)體層與絕緣層交替的堆疊結(jié)構(gòu)位于所述襯底上方，至少包含一層半導(dǎo)體層和一層絕緣層，并且各半導(dǎo)體層和絕緣層的上下表面均與襯底的上表面平行；所述U型的半導(dǎo)體溝道位于所述堆疊結(jié)構(gòu)和襯底內(nèi)部，隧道電介質(zhì)層包圍在所述U型的半導(dǎo)體溝道外；所述U型的半導(dǎo)體溝道，其兩豎直段垂直延伸到所述襯底的上表面；所述堆疊結(jié)構(gòu)的半導(dǎo)體層邊緣外依次沉積有阻擋層、電荷存儲(chǔ)層，并通過(guò)所述阻擋層、電荷存儲(chǔ)層與隧道電介質(zhì)層相接觸，所述堆疊中的半導(dǎo)體層、阻擋層、電荷存儲(chǔ)層一起構(gòu)成了多個(gè)條狀的柵電極；所述堆疊結(jié)構(gòu)中的絕緣層連接所述多個(gè)條狀的柵電極。
[0007]更進(jìn)一步地，所述I型的半導(dǎo)體溝道的溝道寬度為10到40納米。
[0008]通過(guò)本實(shí)用新型所構(gòu)思的以上技術(shù)方案，與現(xiàn)有技術(shù)相比，由于向深孔沉積材料時(shí)采用了雙離子束沉積，能防止沉積過(guò)程中深孔上部被沉積的材料原子覆蓋，影響深孔底部的繼續(xù)沉積，從而使得嫩冊(cè)(顯I八冊(cè))串中高深寬比的深孔沉積得以實(shí)現(xiàn)，能夠大幅增加三維半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)密度。另外，由于采用堆疊結(jié)構(gòu)的^\冊(cè)串，增加了三維存儲(chǔ)器件的密度，能夠取得存儲(chǔ)密度高的有益效果。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0009]圖1-2為三維“\冊(cè)串的側(cè)剖面圖；
[0010]圖3-14為三維“\冊(cè)串的基本制備流程:其中圖3八是側(cè)剖面圖；圖38是圖3八沿著方向的頂剖面圖；圖3(:是圖3八沿著2-2’方向的頂剖面圖，其中圖3八是圖38和圖30沿著IV方向的側(cè)剖面圖；圖4八-4(:描述了制備嫩冊(cè)串方法的其中一步，圖4八是透視圖，圖48是4八沿著IV方向的側(cè)剖面圖，圖4(:是4八沿著2-2’方向的剖面圖；圖5-14是制備過(guò)程中的側(cè)剖面圖；圖11八是透視圖，圖118是圖11八沿著IV方向的側(cè)剖面圖；圖13八為透視圖，圖138是圖13八沿著方向的側(cè)剖面圖；圖15為I型半導(dǎo)體溝道雙離子束沉積的示意圖。

【具體實(shí)施方式】
[0011]為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。
[0012]實(shí)施例1
[0013]^\冊(cè)串的源丨漏極在半導(dǎo)體溝道1上形成并且如圖1和2所示，溝道1是I型的。接觸電極202(包括202^2020提供與半導(dǎo)體溝道1的接觸。本文的V型管形狀類(lèi)似于英文字母“V ”。I型溝道的半導(dǎo)體存儲(chǔ)器件的電極從器件上方引出，減小了電極的接觸面積；同時(shí)I型半導(dǎo)體存儲(chǔ)器件的⑷串可以包括至少一層半導(dǎo)體、一層絕緣層交替疊加的堆疊結(jié)構(gòu)，增大了單位面積下的器件數(shù)，故[型溝道的半導(dǎo)體存儲(chǔ)器可以大大增加存儲(chǔ)密度。
[0014]下面結(jié)合圖3-14，具體描述制備V型半導(dǎo)體溝道^^0串的過(guò)程。
[0015](1)在襯底100上形成犧牲層89，在犧牲層89上形成絕緣保護(hù)層108:襯底100可以為半導(dǎo)體襯底(如單質(zhì)硅，表面覆蓋3102的單質(zhì)硅，重?fù)诫s的=型或？型31)，根據(jù)實(shí)際需要，該半導(dǎo)體襯底可嵌入例如導(dǎo)體或半導(dǎo)體器件；犧牲層89可用任何合適的犧牲材料(如有機(jī)材料，氮化硅和鎢等)，只要保證其對(duì)襯底或絕緣保護(hù)層材料選擇性的刻蝕；如果犧牲層89為氮化硅，那么絕緣保護(hù)層108就為二氧化硅，從而保證犧牲層89可以相對(duì)于絕緣保護(hù)層108進(jìn)行選擇性的刻蝕；如圖3所示，犧牲層89的上表面延伸到大致與襯底100上表面1003平行，犧牲層89可為任何合適的形狀，如條狀長(zhǎng)方體，只需使?fàn)奚鼘?9能夠連接在后續(xù)步驟中形成的兩個(gè)相互平行的豎直通孔即可。
[0016]在絕緣保護(hù)層108上依次沉積半導(dǎo)體層和絕緣層，半導(dǎo)體層和絕緣層交替沉積，形成包括至少一層半導(dǎo)體和一層絕緣層、且兩種層交替排列的堆疊120 ；堆疊120中的總層數(shù)根據(jù)存儲(chǔ)密度和工藝來(lái)確定，可以為2袖層(其中!1 = 1，2，3，……)，這里我們?cè)O(shè)計(jì)了 8層(即η = 4);在絕緣保護(hù)層108上形成的堆疊120由層121 (包括121a、121b、121c、121d，圖中僅標(biāo)出121a、121b)和層122 (包括122a、122b、122c、122d，圖中僅標(biāo)出122a、122b)相間而成。層121、層122可以用任何合適的沉積方法，如濺射、CVD、MBE等。堆疊120中的每一層(如121a、122a等)可以是6到100納米厚。層121為導(dǎo)體(如金屬或金屬合金)或者半導(dǎo)體(如重?fù)诫sn+、p+多晶硅，所述重?fù)诫s為摻雜得到的η型或ρ型載流子濃度大于1018cm_3)控制柵材料；層122為絕緣材料(如氮化硅、二氧化硅等)。
[0017](2)采用光刻工藝沿著豎直方向?qū)λ龆询B結(jié)構(gòu)120進(jìn)行刻蝕，并形成至少兩個(gè)其軸向與襯底上表面垂直的通孔81、82，其在豎直方向的投影均與犧牲層89部分重合，如圖3所示。圖3B是圖3A沿著X-X’方向的頂剖面圖。圖3C是圖3A沿著Z-Z’方向的頂剖面圖。圖3A是圖3B和圖3C沿著Y-Y’方向的側(cè)剖面圖。通孔81和82可以采用等離子刻蝕形成。通孔的橫截面可以為圓形，如圖3B所示。絕緣保護(hù)層108用來(lái)作為通孔81和82的刻蝕停止層。通孔81、82為后續(xù)步驟中制備N(xiāo)AND串的每個(gè)U型溝道的兩豎直段所在的位置。
[0018]然后，繼續(xù)沿著橫向方向?qū)Χ询B結(jié)構(gòu)120中的各半導(dǎo)體層進(jìn)行選擇性刻蝕，即相對(duì)于層122選擇性地刻蝕層121，使夾在層122間(或?qū)?22與絕緣保護(hù)層108之間)的層121形成凹坑62(包括62a、62b、62c、62d)。上述選擇性刻蝕可以用選擇性的各向同性的濕法刻蝕或者干法刻蝕。形成的凹坑62的深度可以是6到100納米。接著，在刻蝕后的半導(dǎo)體層的邊緣以及通孔81、82內(nèi)壁上沉積阻隔電介質(zhì)材料(如氧化硅層，替代或者附加在氧化硅之上的其他高k電介質(zhì)材料，氧化鉿)形成阻擋層7 (也被稱(chēng)作IPD)，使阻隔電介質(zhì)7沿著凹坑62和層122的邊緣(即通孔81、82內(nèi)的層121和層122的邊緣)，如圖5。阻擋層7可以用包括原子層沉積(ALD)或者化學(xué)氣相沉積(CVD)方法形成；阻擋層7的厚度為6到20nm。在凹坑62中、懸在層122之間(或?qū)?22與絕緣保護(hù)層108之間)，阻擋層7包括了多個(gè)鉗形阻隔電介質(zhì)部分(即，阻隔電介質(zhì)7a、7b、7c、7d，圖6中僅標(biāo)出了 7a、7b)。通常，若堆疊120中的總層數(shù)2*n (其中η = 1，2，3，……)，則形成的鉗形阻隔電介質(zhì)部分有η個(gè)。
[0019](3)在通孔81、82內(nèi)的阻擋層7上沉積電荷存儲(chǔ)材料形成作為電荷存儲(chǔ)區(qū)域的電荷存儲(chǔ)層9，如圖6所示。電荷存儲(chǔ)層9包括在各個(gè)鉗形阻隔電介質(zhì)部分(如7a、7b等)之中的多個(gè)電荷存儲(chǔ)部分(包括9a、9b、9c、9d，圖中僅標(biāo)出9a、9b)。電荷存儲(chǔ)層9在通孔81中延伸，與阻擋層7相接觸。所述電荷存儲(chǔ)材料可以是氮化硅電荷存儲(chǔ)電介質(zhì)，也可以為導(dǎo)體或半導(dǎo)體浮柵材料(如，金屬、金屬合金、硅化金屬、或者重?fù)诫s多晶硅浮柵材料)。任何可用的方法都可以用于沉積電荷存儲(chǔ)材料，如ALD或者CVD等。
[0020]接著，刻蝕移除絕緣保護(hù)層108上的阻擋層7、電荷存儲(chǔ)層9，例如可以通過(guò)一步或兩步各向異性濕法或干法刻蝕。如有必要的話(huà)，還可在上述刻蝕過(guò)程中對(duì)通孔81、82進(jìn)行刻蝕:在沉積電荷存儲(chǔ)層的過(guò)程中，電荷存儲(chǔ)層9可能會(huì)向外延伸到通孔81、82中與層122(如122a、122b等)對(duì)應(yīng)的突出部分(如圖6所示)，移去上述延伸部分即可得到分立的電荷存儲(chǔ)部分(如9a等)，形成如圖7的結(jié)構(gòu)；同樣在沉積阻隔電介質(zhì)層的過(guò)程中，阻隔電介質(zhì)7也可能會(huì)延伸到通孔81、82中，覆蓋與層122(如122a、122b等)對(duì)應(yīng)的突出部分，也可以通過(guò)移去這些延伸部分來(lái)分離形成分立的阻隔電介質(zhì)部分(如7a、7b等)；刻蝕通孔81、82中的電荷存儲(chǔ)材料和阻隔電介質(zhì)材料后，電荷存儲(chǔ)材料、阻隔電介質(zhì)材料只存在于凹坑62之中(即在阻隔電介質(zhì)7的鉗形部分中如果有必要，各向異性刻蝕可以同時(shí)刻蝕堆疊120中的層122使通孔81、82的尺寸增大。移除后的效果如圖7所示。
[0021]如果有需要形成一個(gè)娃化金屬浮柵9^919(^9(1,而不是多晶娃浮柵如、^、…、9(1的話(huà)，可在沉積形成多晶硅浮柵9^91^9(^9(1后，利用任何合適的方法(如八⑶或者濺射)再沉積形成薄的金屬層(如鈦、鈷或者鎳)，經(jīng)硅化退火反應(yīng)后，浮柵9^91^9(^9(1轉(zhuǎn)變成相應(yīng)的硅化金屬(即鈦、鈷、鎳的硅化物)。沒(méi)有進(jìn)行硅化反應(yīng)的金屬層部分，隨后用合適的選擇性刻蝕方法去除掉，形成如圖8的結(jié)構(gòu)。
[0022]然后，刻蝕絕緣保護(hù)層108及犧牲層89，形成連接通孔81、82的空心區(qū)83:首先刻蝕絕緣保護(hù)層108與通孔81、82豎直投影重合的部分(利用如各向異性刻蝕)，使通孔81、82向下延伸穿過(guò)絕緣保護(hù)層108、暴露犧牲層89 ；再通過(guò)濕法或干法刻蝕選擇性的刻蝕犧牲層89形成空心區(qū)83，這樣既移除了犧牲層材料，也沒(méi)有刻蝕材料122、阻擋層7和電荷存儲(chǔ)區(qū)9。犧牲層89被完全刻蝕形成空心區(qū)83，空心區(qū)83的上表面延伸到大致與襯底100上表面1003平行，并且與通孔81和82連接，通孔81、82和空心區(qū)83—起形成了 I型通孔80，如圖9所示。
[0023](4)在V型通孔中沉積隧道電介質(zhì)層11和半導(dǎo)體溝道1形成V型溝道:在V型通孔80的內(nèi)壁上沉積隧道電介質(zhì)(如氧化硅)形成隧道電介質(zhì)層11，再在隧道電介質(zhì)層11上沉積形成半導(dǎo)體溝道1，形成^\冊(cè)串。半導(dǎo)體溝道1可以完全填充I型通孔，即在隧道電介質(zhì)層11上沉積半導(dǎo)體溝道1，使V型通孔完全填充。半導(dǎo)體溝道1也可以無(wú)需完全填充V型通孔80中除隧道電介質(zhì)層11以外的部分，例如，半導(dǎo)體溝道1可以先向I型通孔80的上下內(nèi)外的邊緣(即在隧道電介質(zhì)層11上)沉積，而不是向V型通孔80的中間沉積，然后再在半導(dǎo)體溝道1的中間(即4型通孔80未填充半導(dǎo)體溝道1的部分)填充絕緣材料形成絕緣層2，從而使V型通孔80完全填充，形成如圖10的結(jié)構(gòu)，這樣半導(dǎo)體溝道1也就沒(méi)有完全填充I型通孔80。
[0024]半導(dǎo)體溝道1的寬度對(duì)存儲(chǔ)密度和器件性能都有影響，寬度越小，單位面積下的^^0串則可以更多，存儲(chǔ)密度就越大，同時(shí)溝道的寬度減小則器件的閾值電壓就會(huì)增大。本實(shí)施例中各個(gè)溝道寬度設(shè)計(jì)為10到60納米；例如，若中間填充了絕緣層2，則形成的兩個(gè)溝道每個(gè)溝道寬度均設(shè)計(jì)為10到40納米。半導(dǎo)體溝道1的形狀相似于V型通孔80的形狀。
[0025]作為本實(shí)用新型關(guān)鍵的技術(shù)改進(jìn)之一，本實(shí)用新型考慮到高深寬比深孔在沉積過(guò)程中深孔上部被沉積的材料覆蓋、進(jìn)而妨礙深孔的繼續(xù)沉積，影響器件的穩(wěn)定性與生產(chǎn)成品率，因此采用了雙離子束沉積技術(shù)進(jìn)行深孔沉積。半導(dǎo)體溝道1可以用雙離子束沉積技術(shù)沉積形成。如圖15所示，具體方法如下:一束離子轟擊靶材(譬如多晶硅)，材料原子發(fā)生溢出，使原子沿軌跡沉積到深孔中；一束離子轟擊深孔上部，防止深孔上部被材料原子覆蓋，無(wú)法繼續(xù)沉積材料到深孔中。兩束離子都為“'+,且兩個(gè)離子束可單獨(dú)控制。此外，作為進(jìn)一步優(yōu)選，所述雙束離子沉積的紅+電流為10?50—，能量為0.5?2.真空度彡 6.67X10—^1。
[0026]通過(guò)以上構(gòu)思，本實(shí)用新型能夠?qū)崿F(xiàn)高深寬比深孔的有效沉積，對(duì)提高三維存儲(chǔ)器件中縱向方向的器件數(shù)量、減小單個(gè)器件面積均有積極作用，能夠制得存儲(chǔ)密度大、性能穩(wěn)定的三維存儲(chǔ)器件。
[0027](5)刻蝕被所述U型溝道包圍的堆疊120形成垂直于絕緣保護(hù)層108的平面截?cái)鄬?，使堆疊120完全截?cái)喑蓛刹糠?，并向所述平面截?cái)鄬又刑畛浣^緣材料(如二氧化硅等)形成絕緣層185，使截?cái)嗟亩询B120彼此電隔離(即使NAND串彼此間的堆疊電隔離)，如圖11A(透視圖)和圖11B(沿著圖11A Y-Y’方向的側(cè)剖面圖)的器件?？煞謩e對(duì)這些被電隔離的層121進(jìn)行控制。填充絕緣材料是采用雙束離子沉積技術(shù)，一束離子轟擊靶材，使材料原子發(fā)生濺射，濺射出的原子沿軌跡沉積到深孔中；另一束離子轟擊深孔表面，防止深孔上部被材料原子覆蓋，無(wú)法繼續(xù)沉積材料到深孔中，并使深孔中附著力不好的原子被濺射出去，留下附著力好的原子。
[0028]如圖12，源或漏極形成在原通孔81位置上方、與半導(dǎo)體溝道1的一端相連，漏或源極形成在原通孔82位置上方、與半導(dǎo)體溝道1的另一端相連。在一些實(shí)施例中，漏極通過(guò)漏極選擇晶體管203a(也稱(chēng)作SGD器件)連接NAND串溝道，源極通過(guò)源極選擇晶體管203b (也稱(chēng)作SGS器件)連接NAND串溝道另一端。
[0029]柵截面可用來(lái)分開(kāi)選擇晶體管203a和203b，制作步驟與所述步驟5相似，即先刻蝕選擇晶體管形成垂直于襯底100上表面的平面截?cái)鄬?，使選擇晶體管203a和203b完全截?cái)喾蛛x，然后使用例如濺射、CVD等方法向平面截?cái)鄬觾?nèi)填充絕緣材料(如二氧化硅等)，最終形成了圖13A(透視圖)和圖13B(沿著圖13B Y-Y’方向的側(cè)剖面圖)的結(jié)構(gòu)。
[0030]接下來(lái)，在相鄰NAND串的選擇晶體管間形成截面，例如在圖14中的相鄰串SGD器件203a之間；填充絕緣材料(如二氧化硅)，在選擇晶體管之間形成絕緣層187，形成了圖14的NAND串180陣列。
[0031]制備得到的單片三維NAND串半導(dǎo)體器件，包括:襯底、半導(dǎo)體層與絕緣層交替的堆疊結(jié)構(gòu)、至少一個(gè)U型的半導(dǎo)體溝道、隧道電介質(zhì)層11，半導(dǎo)體層與絕緣層交替的堆疊結(jié)構(gòu)位于襯底上方，至少包含一層半導(dǎo)體層和一層絕緣層，每一半導(dǎo)體層和絕緣層的上下表面均與襯底的上表面平行，U型的半導(dǎo)體溝道位于所述堆疊結(jié)構(gòu)和襯底內(nèi)部，隧道電介質(zhì)層11包圍在U型的半導(dǎo)體溝道外，其特征在于:
[0032]所述U型的半導(dǎo)體溝道，其兩豎直段垂直延伸到襯底的上表面；
[0033]所述堆疊結(jié)構(gòu)的半導(dǎo)體層邊緣外依次沉積有阻擋層7、電荷存儲(chǔ)層9，并通過(guò)所述阻擋層7、電荷存儲(chǔ)層9與隧道電介質(zhì)層11相接觸，所述堆疊120中的半導(dǎo)體層、阻擋層7、電荷存儲(chǔ)層9 一起構(gòu)成了多個(gè)條狀的柵電極；
[0034]所述堆疊結(jié)構(gòu)中的絕緣層連接所述多個(gè)控制柵電極。
[0035]所述電荷存儲(chǔ)電介質(zhì)層為氮化硅，導(dǎo)體或半導(dǎo)體浮柵材料(如金屬、金屬合金、硅化金屬、或者重?fù)诫s多晶硅浮柵材料)；絕緣阻擋層和隧道絕緣層為二氧化硅。
[0036]在所述U型的半導(dǎo)體溝道的一端連接有源極，另一端連接有漏極，源/漏極的位置可以互換。
[0037]所述U型的半導(dǎo)體溝道的截面為圓形。
[0038]U型溝道的兩豎直段互相平行并大致垂直于襯底100的上表面100a。半導(dǎo)體溝道的兩豎直段通過(guò)襯底100上的犧牲層89互相連接，其中89大致垂直于半導(dǎo)體溝道的兩豎直段并平行于襯底的上表面100a。以上平行的定義是指大致的平行，可允許小于20度的角度；垂直的定義是指大致垂直，允許兩者的夾角在(90±20)度的區(qū)間內(nèi)分布。
[0039]本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種三維半導(dǎo)體存儲(chǔ)器件，包括多個(gè)單片三維NAND串半導(dǎo)體器件，其特征在于，單片三維NAND串半導(dǎo)體器件包括:襯底、半導(dǎo)體層與絕緣層交替的堆疊結(jié)構(gòu)、至少一個(gè)U型的半導(dǎo)體溝道、隧道電介質(zhì)層；所述半導(dǎo)體層與絕緣層交替的堆疊結(jié)構(gòu)位于所述襯底上方，至少包含一層半導(dǎo)體層和一層絕緣層，并且各半導(dǎo)體層和絕緣層的上下表面均與襯底的上表面平行；所述U型的半導(dǎo)體溝道位于所述堆疊結(jié)構(gòu)和襯底內(nèi)部，隧道電介質(zhì)層包圍在所述U型的半導(dǎo)體溝道外； 所述U型的半導(dǎo)體溝道，其兩豎直段垂直延伸到所述襯底的上表面； 所述堆疊結(jié)構(gòu)的半導(dǎo)體層邊緣外依次沉積有阻擋層、電荷存儲(chǔ)層，并通過(guò)所述阻擋層、電荷存儲(chǔ)層與隧道電介質(zhì)層相接觸，所述堆疊中的半導(dǎo)體層、阻擋層、電荷存儲(chǔ)層一起構(gòu)成了多個(gè)條狀的柵電極； 所述堆疊結(jié)構(gòu)中的絕緣層連接所述多個(gè)條狀的柵電極。
2.如權(quán)利要求1所述的三維半導(dǎo)體存儲(chǔ)器件，其特征在于，所述U型的半導(dǎo)體溝道的溝道寬度為10到40納米。
【文檔編號(hào)】H01L27/115GK204189796SQ201420531413
【公開(kāi)日】2015年3月4日 申請(qǐng)日期:2014年9月16日 優(yōu)先權(quán)日:2014年9月16日
【發(fā)明者】繆向水, 季宏凱, 童浩 申請(qǐng)人:華中科技大學(xué)