本發(fā)明構(gòu)思的示例實(shí)施方式涉及集成電路器件以及制造該集成電路器件的方法，和/或更具體地，涉及包括鰭形有源區(qū)的集成電路器件以及制造該集成電路器件的方法。

背景技術(shù)：

隨著電子技術(shù)發(fā)展，半導(dǎo)體器件的按比例縮小一直在快速進(jìn)行。近年來(lái)，因?yàn)榘雽?dǎo)體器件需要操作的準(zhǔn)確以及高速運(yùn)行，所以針對(duì)組成半導(dǎo)體器件的晶體管的結(jié)構(gòu)優(yōu)化正在進(jìn)行各種研究。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明構(gòu)思的示例實(shí)施方式提供一種集成電路器件，該集成電路器件包括具有優(yōu)化形狀的鰭形有源區(qū)。

本發(fā)明構(gòu)思的示例實(shí)施方式還提供一種制造集成電路器件的方法，該集成電路器件包括具有優(yōu)化形狀的鰭形有源區(qū)。

根據(jù)本發(fā)明構(gòu)思的一些示例實(shí)施方式，一種集成電路器件可以包含鰭形有源區(qū)、在鰭形有源區(qū)的頂表面和彼此對(duì)立的側(cè)壁上的柵絕緣層、位于鰭形有源區(qū)的頂表面和彼此對(duì)立的側(cè)壁上的柵絕緣層上的柵電極、以及沿鰭形有源區(qū)和柵絕緣層之間的界面設(shè)置的氫原子層。

氫原子層中包含的氫原子可以與組成鰭形有源區(qū)的半導(dǎo)體元素結(jié)合。

氫原子層可以包含氕原子(¹H)和/或氘原子(²H，重氫D)。

鰭形有源區(qū)可以包含硅，氫原子層可以以Si-H鍵或Si-D鍵的形式位于鰭形有源區(qū)的表面上。

柵絕緣層可以包含接觸氫原子層的下柵絕緣層、下柵絕緣層上的界面層、以及位于界面層上并且具有比下柵絕緣層和界面層的每個(gè)的介電常數(shù)大的介電常數(shù)的高k電介質(zhì)層。

下柵絕緣層可以包含硅氧化物、硅氮氧化物或其組合。

界面層可以包含硅氧化物、硅氮氧化物或其組合。

高k電介質(zhì)層可以位于柵電極的底表面和彼此對(duì)立的側(cè)壁上。

根據(jù)本發(fā)明構(gòu)思的一些示例實(shí)施方式，一種集成電路器件可以包含具有第一區(qū)域和第二區(qū)域的襯底、第一區(qū)域中的第一晶體管和第二區(qū)域中的第二晶體管。

第一晶體管可以包含從襯底突出的第一鰭形有源區(qū)、具有第一厚度并且位于第一鰭形有源區(qū)的頂表面和彼此對(duì)立的側(cè)壁上的第一柵絕緣層、位于第一鰭形有源區(qū)的頂表面和彼此對(duì)立的側(cè)壁上的第一柵絕緣層上的第一柵電極、以及沿第一鰭形有源區(qū)和第一柵絕緣層之間的界面設(shè)置的氫原子層。

第二晶體管可以包含從襯底突出的第二鰭形有源區(qū)、具有不同于第一厚度的第二厚度并且位于第二鰭形有源區(qū)的頂表面和彼此對(duì)立的側(cè)壁上的第二柵絕緣層、以及位于第二鰭形有源區(qū)的頂表面和彼此對(duì)立的側(cè)壁上的第二柵絕緣層上的第二柵電極。

氫原子層可以包含氕原子(¹H)和/或氘原子(²H，重氫D)。

氫原子層可以以Si-H鍵或Si-D鍵的形式位于第一鰭形有源區(qū)的表面上。

第一柵電極的沿第一鰭形有源區(qū)的縱向方向的寬度可以大于第二柵電極的沿第二鰭形有源區(qū)的縱向方向的寬度。

第一柵絕緣層可以包含接觸氫原子層的下柵絕緣層、下柵絕緣層上的第一界面層、以及位于第一界面層上并且具有比下柵絕緣層和第一界面層的每個(gè)的介電常數(shù)大的介電常數(shù)的第一高k電介質(zhì)層，并且第二柵絕緣層可以包含接觸第二鰭形有源區(qū)的第二界面層、以及位于第二界面層上并且具有比第二界面層的介電常數(shù)大的介電常數(shù)的第二高k電介質(zhì)層。

下柵絕緣層可以包含硅氧化物、硅氮氧化物或其組合。

第一高k電介質(zhì)層可以位于第一柵電極的底表面和彼此對(duì)立的側(cè)壁上，第二高k電介質(zhì)層可以位于第二柵電極的底表面和彼此對(duì)立的側(cè)壁上。

根據(jù)本發(fā)明構(gòu)思的一些示例實(shí)施方式，一種制造集成電路器件的方法可以包括：通過(guò)部分地蝕刻襯底形成初步鰭形有源區(qū)；形成覆蓋初步鰭形有源區(qū)的下部的絕緣層，使得初步鰭形有源區(qū)的上部突出而高過(guò)絕緣層；通過(guò)在氫氣氛中退火初步鰭形有源區(qū)的突出部分形成鰭形有源區(qū)和氫原子層，鰭形有源區(qū)具有光滑度比初步鰭形有源區(qū)的表面的光滑度大的表面，氫原子層覆蓋鰭形有源區(qū)的表面；在氫原子層上形成柵絕緣層以覆蓋鰭形有源區(qū)的頂表面和彼此對(duì)立的側(cè)壁；以及在柵絕緣層上形成柵電極以覆蓋鰭形有源區(qū)的頂表面和彼此對(duì)立的側(cè)壁。

鰭形有源區(qū)和氫原子層的形成可以被執(zhí)行，使得鰭形有源區(qū)具有以組成氫原子層的氫原子終止的表面。

鰭形有源區(qū)的形成可以包括在氫氣氛的退火期間改變初步鰭形有源區(qū)的突出部分的表面的形態(tài)。

鰭形有源區(qū)的形成可以包括通過(guò)氫氣氛中的退火期間初步鰭形有源區(qū)的突出部分的表面上的氫促進(jìn)的表面原子遷移減小初步鰭形有源區(qū)的突出部分的表面的粗糙度。

鰭形有源區(qū)的形成還可以包括使用氫氣氛中的退火從初步鰭形有源區(qū)的突出部分的表面去除污染物。

柵絕緣層的形成可以包括形成接觸氫原子層的下柵絕緣層，下柵絕緣層的形成可以包括：通過(guò)使用等離子體的第一氧化處理，在氫原子層上形成氧化物層；以及在氫原子層被氧化物層覆蓋的狀態(tài)下，通過(guò)不使用等離子體的第二氧化處理增大氧化物層的厚度。

氧化物層的形成可以在使用氧(O₂)氣和不活潑氣體的等離子體氣氛中執(zhí)行。

氧化物層的形成可以在使用氧(O₂)氣、不活潑氣體和氫(H₂)氣的等離子體氣氛中執(zhí)行。

氧化物層的厚度的增大可以包括執(zhí)行使用蒸汽或氫(H₂)氣體和氧(O₂)氣的組合的原位蒸汽產(chǎn)生(ISSG)工藝。

該方法還可以包括：在形成氧化物層之后，在增大氧化物層的厚度之前，通過(guò)部分地去除氧化物層而沒(méi)有設(shè)置在其下的鰭形有源區(qū)的任何暴露，減小氧化物層的厚度。

氧化物層的厚度的減小可以使用濕法蝕刻工藝進(jìn)行。

下柵絕緣層的形成可以包括通過(guò)氮化氧化物層的至少一部分形成硅氮氧化物層。

氮化氧化物層的至少一部分可以在增大氧化物層的厚度之后執(zhí)行。

氮化氧化物層的至少一部分可以用去耦等離子體氮化(DPN)工藝執(zhí)行。

柵絕緣層的形成還可以包括形成覆蓋下柵絕緣層的界面層以及形成高k電介質(zhì)層，該高k電介質(zhì)層布置在界面層上并且具有比下柵絕緣層和界面層的每個(gè)的介電常數(shù)大的介電常數(shù)。

根據(jù)本發(fā)明構(gòu)思的一些示例實(shí)施方式，一種制造集成電路器件的方法可以包括：通過(guò)部分地蝕刻襯底，分別在襯底的第一區(qū)域和第二區(qū)域中形成突出的第一初步鰭形有源區(qū)和第二初步鰭形有源區(qū)；形成覆蓋第一初步鰭形有源區(qū)和第二初步鰭形有源區(qū)的各自的下部的絕緣層，使得第一初步鰭形有源區(qū)和第二初步鰭形有源區(qū)的各自的上部突出而高過(guò)絕緣層；通過(guò)在氫氣氛中退火第一初步鰭形有源區(qū)和第二初步鰭形有源區(qū)的各自的突出部分，形成第一區(qū)域中的第一鰭形有源區(qū)和第二區(qū)域中的第二鰭形有源區(qū)，第一鰭形有源區(qū)具有平滑度大于第一初步鰭形有源區(qū)的表面的平滑度的表面，第二鰭形有源區(qū)具有平滑度大于第二初步鰭形有源區(qū)的表面的平滑度的表面；在氫氣氛中的退火之后，在沒(méi)有濕法工藝的情況下，形成第一區(qū)域中覆蓋第一鰭形有源區(qū)的頂表面和彼此對(duì)立的側(cè)壁的第一下柵絕緣層、以及第二區(qū)域中覆蓋第二鰭形有源區(qū)的頂表面和彼此對(duì)立的側(cè)壁的第二下柵絕緣層；通過(guò)去除第二區(qū)域中的第二下柵絕緣層，暴露第二鰭形有源區(qū)的上部；以及形成第一區(qū)域中第一下柵絕緣層上的第一高k電介質(zhì)層和第二區(qū)域中第二鰭形有源區(qū)上的第二高k電介質(zhì)層，第一高k電介質(zhì)層具有比第一下柵絕緣層的介電常數(shù)大的介電常數(shù)，且第二高k電介質(zhì)層具有比第二下柵絕緣層的介電常數(shù)大的介電常數(shù)。

第一鰭形有源區(qū)和第二鰭形有源區(qū)的形成可以包括在氫氣氛中的退火期間形成氫原子層，該氫原子層覆蓋第一鰭形有源區(qū)和第二鰭形有源區(qū)的各自的表面。

第一鰭形有源區(qū)和第二鰭形有源區(qū)的每個(gè)可以形成為具有以組成氫原子層的氫原子終止的表面。

該方法還可以包括：通過(guò)在氫氣氛中的退火期間第一初步鰭形有源區(qū)和第二初步鰭形有源區(qū)的每個(gè)的突出部分的表面上的氫促進(jìn)的表面原子遷移，減小第一初步鰭形有源區(qū)和第二初步鰭形有源區(qū)的每個(gè)的突出部分的表面的粗糙度。

第一下柵絕緣層和第二下柵絕緣層的形成可以包括：在第一區(qū)域和第二區(qū)域中通過(guò)使用等離子體的第一氧化處理在第一鰭形有源區(qū)和第二鰭形有源區(qū)上形成氧化物層；以及在第一區(qū)域和第二區(qū)域中通過(guò)不使用等離子體的第二氧化處理增大氧化物層的厚度。

該方法還可以包括，在形成氧化物層之后，在增大氧化物層的厚度之前，通過(guò)濕法蝕刻第一區(qū)域和第二區(qū)域中的氧化物層減小氧化物層的厚度；且氧化物層的厚度的增大可以包括增大氧化物層的被減小的厚度。

該方法還可以包括，在增大氧化物層的厚度之后，通過(guò)借助去耦等離子體氮化(DPN)工藝氮化第一區(qū)域和第二區(qū)域中氧化物層的至少一部分，形成硅氮氧化物層。

附圖說(shuō)明

由結(jié)合附圖的以下詳細(xì)描述，本發(fā)明構(gòu)思的示例實(shí)施方式將被更清晰地理解。圖1至圖10描繪了如本文所述的非限制的示例實(shí)施方式。

圖1是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的集成電路器件的一部分的截面圖。

圖2A和2B示出了根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的集成電路器件的包括氫原子層的一些構(gòu)造的放大圖。

圖3A是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的包括鰭型場(chǎng)效應(yīng)晶體管(FET)的集成電路器件的一部分的透視圖。

圖3B是沿圖3A的線B-B'截取的截面圖。

圖3C是沿圖3A的線C-C'截取的截面圖。

圖4示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的集成電路器件的框圖。

圖5是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的集成電路器件的重要部件的截面圖。

圖6A是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的集成電路器件的重要部件的平面圖。

圖6B是示出圖6A的線B1-B1'和B2-B2'的截面構(gòu)造的截面圖。

圖6C是示出圖6A的線C1-C1'和C2-C2'的截面構(gòu)造的截面圖。

圖7A至圖7L是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的集成電路器件的制造中的工藝步驟的截面圖。

圖8是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的集成電路器件的一部分的截面圖。

圖9是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的集成電路器件的重要部件的截面圖。

圖10示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的電子系統(tǒng)的框圖。

具體實(shí)施方式

在下文中，將參考附圖描述本發(fā)明構(gòu)思的示例實(shí)施方式。然而，本發(fā)明構(gòu)思可以以多種不同形式體現(xiàn)，且不應(yīng)被解釋為限于在此闡述的實(shí)施方式；而是，這些示例實(shí)施方式被提供，使得本公開(kāi)將全面和完整，并將把本發(fā)明構(gòu)思全面地傳達(dá)給本領(lǐng)域普通技術(shù)人員。然而，應(yīng)該理解的是，沒(méi)有將本發(fā)明構(gòu)思限制于所公開(kāi)的具體形式的意圖，而是相反地，本發(fā)明構(gòu)思將涵蓋落入本發(fā)明構(gòu)思的精神和范圍內(nèi)的所有變型、等同物和替換物。在整個(gè)說(shuō)明書(shū)和附圖中，相同的附圖標(biāo)記表示相同的元件。在圖中，為了本發(fā)明構(gòu)思的清晰，結(jié)構(gòu)的尺寸被夸大或減小。

此外，雖然術(shù)語(yǔ)“第一”和“第二”被使用來(lái)描述本發(fā)明構(gòu)思的各個(gè)實(shí)施方式中的各種構(gòu)件、部件、區(qū)域、層和/或部分，但是所述構(gòu)件、部件、區(qū)域、層和/或部分不限于這些術(shù)語(yǔ)。這些術(shù)語(yǔ)僅用于將一構(gòu)件、部件、區(qū)域、層或部分與另一構(gòu)件、部件、區(qū)域、層或部分區(qū)分開(kāi)。因此，一實(shí)施方式中被稱(chēng)為第一構(gòu)件、第一部件、第一區(qū)域、第一層或第一部分的構(gòu)件、部件、區(qū)域、層或部分可以在另一實(shí)施方式中被稱(chēng)為第二構(gòu)件、第二部件、第二區(qū)域、第二層或第二部分。

除非另外定義，在此使用的所有術(shù)語(yǔ)(包括技術(shù)術(shù)語(yǔ)和科學(xué)術(shù)語(yǔ))具有與本發(fā)明構(gòu)思所屬領(lǐng)域中的普通技術(shù)人員通常理解的相同的含義。還將被理解，諸如通用詞典中定義的術(shù)語(yǔ)的術(shù)語(yǔ)，應(yīng)被解釋為具有與其在相關(guān)領(lǐng)域的背景中的含義一致的含義，并且將不在理想化或過(guò)度形式化的意義上被解釋?zhuān)窃诖饲宄剡@樣定義。

當(dāng)某一實(shí)施方式可以被不同地實(shí)施時(shí)，具體工藝順序可以與所描述的順序不同地被執(zhí)行。例如，兩個(gè)被連續(xù)描述的工藝可以基本上同時(shí)執(zhí)行或按與描述的順序相反的順序執(zhí)行。

在此使用時(shí)，術(shù)語(yǔ)“和/或”包括相關(guān)列舉項(xiàng)目中一個(gè)或更多個(gè)項(xiàng)目的任意和所有組合。諸如“……的至少之一”的表述，當(dāng)在一列組元之后時(shí)，修飾整列組元而不修飾該列中的單個(gè)組元。術(shù)語(yǔ)“氫分子”可以是氕分子(H₂)和氘分子(D₂)的總稱(chēng)，術(shù)語(yǔ)“氫”可以用作氕(H)和氘(D)的總稱(chēng)。

如下，根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的制造集成電路器件的方法將參考圖1至10被詳細(xì)描述。

圖1是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的集成電路器件100的重要部件的截面圖。

參考圖1，集成電路器件100可以包括具有有源區(qū)AC的襯底110、形成在有源區(qū)AC上的柵絕緣層120、形成在柵絕緣層120上的柵電極140、以及沿有源區(qū)AC和柵絕緣層120之間的界面形成的氫原子層114。

柵絕緣層120可以包括接觸氫原子層114的下柵絕緣層122、形成在下柵絕緣層122上的界面層124、以及形成在界面層124上并且具有比下柵絕緣層122和界面層124的每個(gè)的介電常數(shù)大的介電常數(shù)的高k電介質(zhì)層126。

襯底110可以包括半導(dǎo)體(例如Si或Ge)或化合物半導(dǎo)體(例如SiGe、SiC、GaAs、InAs或InP)。在一些示例實(shí)施方式中，襯底110可以包括III-V族材料、IV族材料或其組合。III-V族材料可以是二元化合物、三元化合物或四元化合物，這些化合物中的每一種包含至少一種III族元素和至少一種V族元素。III-V族材料可以是包括作為III族元素的銦(In)、鎵(Ga)和鋁(Al)中的至少一種元素以及作為V族元素的砷(As)、磷(P)和銻(Sb)中的至少一種元素的化合物。例如，III-V族材料可以包括InP、In_ZGa_1-ZAs(0≤z≤1)或Al_ZGa_1-ZAs(0≤z≤1)。二元化合物可以包括例如InP、GaAs、InAs、InSb、GaSb或其組合。三元化合物可以包括InGaP、InGaAs、AlInAs、InGaSb、GaAsSb、GaAsP或其組合。IV族材料可以包括硅(Si)或鍺(Ge)。但是，可用于根據(jù)本發(fā)明構(gòu)思的一些示例實(shí)施方式的集成電路器件的III-V族材料和IV族材料不限于此。III-V族材料以及IV族材料(例如鍺)可以被用作用于低功率且高速的晶體管的溝道材料。通過(guò)使用包括具有比硅(Si)襯底的電子遷移率大的電子遷移率的III-V族材料(例如GaAs)的半導(dǎo)體襯底以及包括具有比硅(Si)襯底的空穴遷移率大的空穴遷移率的半導(dǎo)體材料(例如鍺)的半導(dǎo)體襯底，可以形成高性能CMOS器件。在一些示例實(shí)施方式中，當(dāng)NMOS晶體管形成在襯底110上時(shí)，襯底110可以包括以上描述的III-V族材料中的一種。在一些示例實(shí)施方式中，當(dāng)PMOS晶體管形成在襯底110上時(shí)，襯底110的至少一部分可以包括Ge。在一些示例實(shí)施方式中，襯底110可具有絕緣體上硅(SOI)結(jié)構(gòu)。襯底110可以包括導(dǎo)電區(qū)域，例如摻雜阱或摻雜結(jié)構(gòu)。

氫原子層114中包含的氫原子可以與組成有源區(qū)AC的半導(dǎo)體元素結(jié)合。在一些示例實(shí)施方式中，氫原子層114可以包括¹H(H)原子(即氕原子)或²H(D)原子(即重氫或氘原子)。

在一些示例實(shí)施方式中，有源區(qū)由硅形成，組成氫原子層114的氫原子可以以Si-H鍵或Si-D鍵的形式設(shè)置在有源區(qū)AC的表面上。

圖2A和2B是圖1中描述的集成電路器件100的一些構(gòu)造的放大圖，用于示出沿有源區(qū)AC和下柵絕緣層122之間的界面110F(即在包括Si的襯底110的有源區(qū)AC的表面上)設(shè)置的氫原子層114A和114B。

圖2A示出氫原子層114A包括¹H(H)原子的情形。圖2B示出氫原子層114B包括²H(D)原子的情形。圖2A和2B中示出的氫原子層114A和114B中的一種可以組成圖1中示出的氫原子層114。

圖2A和2B中示出的氫原子層114A和114B中包含的H原子或D原子可以在襯底110的有源區(qū)AC和下柵絕緣層122之間的界面處以Si-H鍵或Si-D鍵的形式出現(xiàn)，以減少其間的界面處的懸空鍵。氫原子層114A和114B可以用于使襯底110的有源區(qū)AC的表面鈍化。

氫原子層114A和114B可以通過(guò)在氫氣氛或在重氫氣氛下退火襯底110的有源區(qū)AC的表面形成。

氫原子層114A和114B的形成工藝的具體細(xì)節(jié)基本上與圖7中的氫原子層114的形成工藝的具體細(xì)節(jié)相同。

返回參考圖1，下柵絕緣層122可以包括硅氧化物層、硅氮氧化物層或其組合。下柵絕緣層122可具有范圍從到的厚度，但是其不限于此。

界面層124可以由具有等于或小于9(例如范圍從1到9)的介電常數(shù)的低k電介質(zhì)材料層形成。例如，界面層124可以包括硅氧化物層、硅氮氧化物層或其組合。界面層124可具有范圍從到的厚度，但是其不限于此。

高k電介質(zhì)層126可以由具有比下柵絕緣層122和界面層124中的每個(gè)的介電常數(shù)大的介電常數(shù)的材料形成。例如，高k電介質(zhì)層126可具有范圍從10到25的介電常數(shù)。

在一些示例實(shí)施方式中，高k電介質(zhì)層126可以包括鉿氧化物、鉿氮氧化物、鉿硅氧化物、鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯硅氧化物、鉭氧化物、鉭硅氧化物、鈦氧化物、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鉺氧化物、鏑氧化物、釓氧化物、鋁氧化物、鉛鈧鉭氧化物、鉛鋅鈮酸鹽或其組合，但是其不限于此。

高k電介質(zhì)層126可以通過(guò)原子層沉積(ALD)工藝、化學(xué)氣相沉積(CVD)工藝或物理氣相沉積(PVD)工藝形成。高k電介質(zhì)層126可具有范圍從到的厚度，但是其不限于此。

柵電極140可以包括用于調(diào)整功函數(shù)的含金屬層以及在用于調(diào)整功函數(shù)的含金屬層上的填隙金屬層。在一些示例實(shí)施方式中，柵電極140可以包括其中金屬氮化物層、金屬層、導(dǎo)電蓋層和填隙金屬層被順序堆疊的結(jié)構(gòu)。金屬氮化物層和金屬層可以每個(gè)包括鈦(Ti)、鎢(W)、釕(Ru)、鈮(Nb)、鉬(Mo)、鉿(Hf)、鎳(Ni)、鈷(Co)、鉑(Pt)、鐿(Yb)、鋱(Tb)、鏑(Dy)、鉺(Er)、鉛(Pb)或其組合。金屬氮化物層和金屬層的每個(gè)可以通過(guò)ALD工藝、金屬有機(jī)ALD工藝或金屬有機(jī)CVD工藝形成。導(dǎo)電蓋層可以用作用于防止金屬層的表面氧化的保護(hù)層。此外，導(dǎo)電蓋層可以充當(dāng)用于在金屬層上容易地沉積另一導(dǎo)電層的潤(rùn)濕層。導(dǎo)電蓋層可以包括金屬氮化物，例如TiN、TaN或其組合，但是其不限于此。填隙金屬層可以在導(dǎo)電蓋層之上延伸。填隙金屬層可以包括鎢層。填隙金屬層可以通過(guò)ALD工藝、CVD工藝或PVD工藝形成。填隙金屬層可以完全填充由導(dǎo)電蓋層的表面的臺(tái)階部分界定的凹陷區(qū)域，而沒(méi)有不期望的空隙。在一些示例實(shí)施方式中，柵電極140可以包括TiAlC/TiN/W層疊結(jié)構(gòu)、TiN/TaN/TiAlC/W層疊結(jié)構(gòu)或TiN/TaN/TiN/TiAlC/TiN/W層疊結(jié)構(gòu)。在層疊結(jié)構(gòu)中，TiAlC層或TiN層可以充當(dāng)用于調(diào)整功函數(shù)的含金屬層。

圖3A至3C是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的集成電路器件200的視圖。圖3A是示出包括具有鰭型場(chǎng)效應(yīng)晶體管(FinFET)的晶體管TR的集成電路器件的重要部件的透視圖。圖3B是沿圖3A的線B-B'截取的截面圖。圖3C是沿圖3A的線C-C'截取的截面圖。在圖3A至3C中，與圖1中示出的附圖標(biāo)記相同的附圖標(biāo)記表示相同的元件，并且其討論將不被給出。

集成電路器件200可以包括沿與襯底110的主表面垂直的方向(Z方向)從襯底110突出的鰭形有源區(qū)FA。鰭形有源區(qū)FA可以沿一方向(例如圖3A至3C中的Y方向)延伸。器件隔離層112可以設(shè)置在襯底110上或中從而覆蓋鰭形有源區(qū)FA的下部(即鰭形有源區(qū)FA的下側(cè)壁)。鰭形有源區(qū)FA可以以鰭的形式高過(guò)器件隔離層112突出。

鰭形有源區(qū)FA可以包括基部區(qū)BA和在基部區(qū)BA上的溝道區(qū)CH?；繀^(qū)BA和溝道區(qū)CH可以彼此連接?；繀^(qū)BA的彼此對(duì)立的側(cè)壁可以用器件隔離層112覆蓋。

在一些示例實(shí)施方式中，鰭形有源區(qū)FA的溝道區(qū)CH可以由單一材料形成。例如，包括溝道區(qū)CH的鰭形有源區(qū)FA的整個(gè)區(qū)域可以由Si形成。在一些示例實(shí)施方式中，鰭形有源區(qū)FA的一部分可以由Ge形成并且其另一部分可以由Si形成。

柵絕緣層120可以形成為覆蓋鰭形有源區(qū)FA的頂表面和彼此對(duì)立的側(cè)壁。氫原子層114可以沿鰭形有源區(qū)FA的頂表面和彼此對(duì)立的側(cè)壁與下柵絕緣層122之間的界面形成。柵電極140可以形成為覆蓋鰭形有源區(qū)FA的頂表面和彼此對(duì)立的側(cè)壁上的柵絕緣層120。

類(lèi)似于參考圖2A和2B說(shuō)明的氫原子層114A和114B，組成氫原子層114的氫原子可以與組成鰭形有源區(qū)FA的半導(dǎo)體元素結(jié)合。例如，鰭形有源區(qū)FA可以由Si形成，組成氫原子層114的H原子或D原子可以以Si-H鍵或Si-D鍵的形式存在于鰭形有源區(qū)FA的表面上。

如圖3C所示，集成電路器件200的氫原子層114、下柵絕緣層122和界面層124可以形成在鰭形有源區(qū)FA的頂表面和彼此對(duì)立的側(cè)壁與柵電極140的底表面之間，并且可以面對(duì)柵電極140的底表面。高k電介質(zhì)層126可以形成為面對(duì)柵電極140的底表面和彼此對(duì)立的側(cè)壁。

器件隔離層112可以包括含硅絕緣層(例如硅氧化物層、硅氮化物層、硅氮氧化物層或硅碳氮化物層)、多晶硅或其組合。

一對(duì)源/漏區(qū)162可以在柵電極140的彼此對(duì)立的兩側(cè)形成在鰭形有源區(qū)FA中。該對(duì)源/漏區(qū)162可以是從鰭形有源區(qū)FA外延生長(zhǎng)的半導(dǎo)體層。源/漏區(qū)162可以包括具有多個(gè)外延生長(zhǎng)的SiGe層的嵌入SiGe結(jié)構(gòu)、外延生長(zhǎng)的Si層或外延生長(zhǎng)的SiC層。

圖3A和3C示出該對(duì)源/漏區(qū)162具有特定形狀的情形，但是其不限于此。源/漏區(qū)162可具有各種橫截面形狀。

晶體管TR可以形成在鰭形有源區(qū)FA和柵電極140彼此交叉的部分中。晶體管TR可以是具有三維結(jié)構(gòu)的MOS晶體管，其中溝道形成在鰭形有源區(qū)FA的頂表面和彼此對(duì)立的側(cè)壁處。MOS晶體管可以組成NMOS晶體管或PMOS晶體管。

絕緣間隔物172可以形成在柵結(jié)構(gòu)的彼此對(duì)立的側(cè)壁處，柵結(jié)構(gòu)包括從鰭形有源區(qū)FA的表面順序?qū)盈B的氫原子層114、柵絕緣層120和柵電極140。如圖3C所示，絕緣層174可以形成為覆蓋絕緣間隔物172的不面對(duì)柵結(jié)構(gòu)的側(cè)壁。絕緣間隔物172可以由硅氮化物形成并且絕緣層174可以由硅氧化物形成，但是其不限于此。

圖4示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的集成電路器件300的框圖。在圖4中，與圖1中示出的附圖標(biāo)記相同的附圖標(biāo)記表示相同的元件，其討論將不被給出。

參考圖4，集成電路器件300可以包括第一區(qū)域I以及第二區(qū)域II。

第一區(qū)域I和第二區(qū)域II可以是同一襯底110上執(zhí)行不同功能的區(qū)域。第一區(qū)域I和第二區(qū)域II可以彼此間隔開(kāi)或可以彼此連接。

在一些示例實(shí)施方式中，第一區(qū)域I可以是用于形成高壓晶體管的高壓區(qū)域，相對(duì)高的工作電壓被施加到該高壓晶體管上，第二區(qū)域II可以是用于形成低壓晶體管的低壓區(qū)域，相對(duì)低的工作電壓被施加到該低壓晶體管上。例如，高壓晶體管可具有等于或大于1伏的工作電壓，低壓晶體管可具有小于1伏的工作電壓。

第一區(qū)域I可以是用于形成具有高可靠性的晶體管的區(qū)域，即使其閾值電壓相對(duì)地高并且其開(kāi)關(guān)速度不更快。在一些示例實(shí)施方式中，第一區(qū)域I可以是外圍電路區(qū)，該外圍電路區(qū)包括將外部數(shù)據(jù)輸入到集成電路器件200的內(nèi)部電路或?qū)?shù)據(jù)從集成電路器件200的內(nèi)部電路輸出到外部的外圍電路。在一些示例實(shí)施方式中，第一區(qū)域I可以組成輸入/輸出(I/O)電路器件的一部分。

第二區(qū)域II可以是用于形成具有相對(duì)低的閾值電壓和高開(kāi)關(guān)速度的晶體管的區(qū)域。在一些示例實(shí)施方式中，第二區(qū)域II可以是單元陣列區(qū)，其中多個(gè)單位存儲(chǔ)單元被布置成矩陣形式。例如，第二區(qū)域II可以是邏輯單元區(qū)域或存儲(chǔ)單元區(qū)域。該邏輯區(qū)域可以包括如同執(zhí)行諸如計(jì)數(shù)器或緩沖器的所需邏輯功能的標(biāo)準(zhǔn)單元的各種類(lèi)型的邏輯單元。所述邏輯單元可以組成例如AND、NAND、OR、NOR、XOR(異或)、XNOR(異或非)、INV(反向器)、ADD(加法器)、BUF(緩沖器)、DLY(延時(shí))、FILL(過(guò)濾器)、多路選擇器(MXT/MXIT)、OAI(OR/AND/INV)、AO(AND/OR)、AOI(AND/OR/INV)、延遲觸發(fā)器、復(fù)位觸發(fā)器、主從觸發(fā)器或鎖存器，但是其不限于此。存儲(chǔ)單元區(qū)域可以包括SRAM單元區(qū)、DRAM單元區(qū)、MRAM單元區(qū)、RRAM單元區(qū)、PRAM單元區(qū)或其組合。

圖5是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的集成電路器件400的重要部件的截面圖。在圖5中，與圖1至4中示出的附圖標(biāo)記相同的附圖標(biāo)記表示相同的元件，其討論將不被給出。

參考圖5，集成電路器件400可以包括具有第一區(qū)域I和第二區(qū)域II的襯底110、形成在第一區(qū)域I中的第一晶體管TR11、以及形成在第二區(qū)域II中的第二晶體管TR12。

第一區(qū)域I中的第一晶體管TR11可以包括第一柵絕緣層120A和第一柵電極140A，該第一柵絕緣層120A具有順序地形成在襯底110的第一有源區(qū)AC1上的下柵絕緣層122A、第一界面層124A和第一高k電介質(zhì)層126A。此外，氫原子層114可以沿第一有源區(qū)AC1和第一柵絕緣層120A之間的界面形成。類(lèi)似于參考圖2A說(shuō)明的氫原子層114A，氫原子層114中包含的氫原子可以以Si-H鍵的形式存在于第一有源區(qū)AC1的表面上，或類(lèi)似于參考圖2B說(shuō)明的氫原子層114B，氫原子層114中包含的氫原子可以以Si-D鍵的形式存在于第一有源區(qū)AC1的表面上。

第一柵絕緣層120A可具有第一厚度TH11。組成第一柵絕緣層120A的第一界面層124A和第一高k電介質(zhì)層126A、以及第一柵電極140A的具體細(xì)節(jié)基本上與參考圖1描述的組成柵絕緣層120的界面層124和高k電介質(zhì)層126、以及柵電極140的具體細(xì)節(jié)相同。

第二區(qū)域II中的第二晶體管TR12可以包括第二柵絕緣層120B和覆蓋第二柵絕緣層120B的第二柵電極140B，該第二柵絕緣層120B具有順序地形成在襯底110的第二有源區(qū)AC2上的第二界面層124B和第二高k電介質(zhì)層126B。

第二界面層124B、第二高k電介質(zhì)層126B和第二柵電極140B可分別具有與參考圖1說(shuō)明的界面層124、高k電介質(zhì)層126和柵電極140的構(gòu)造基本上相同的構(gòu)造。第二柵絕緣層120B可具有與第一柵絕緣層120A的構(gòu)造基本上相同的構(gòu)造，除了第二柵絕緣層120B不包括氫原子層114和下柵絕緣層122A。第二柵絕緣層120B可具有比第一厚度TH11小的第二厚度TH12。

圖6A是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的集成電路器件500的重要部件的平面圖。圖6B是示出圖6A的線B1-B1'和B2-B2'的截面構(gòu)造的截面圖。圖6C是示出圖6A的線C1-C1'和C2-C2'的截面構(gòu)造的截面圖。在圖6A至6C中，與參考圖1至5說(shuō)明的附圖標(biāo)記相同的附圖標(biāo)記表示相同的元件，并且將不給出其討論。

參考圖6A至6C，集成電路器件500可以分別在襯底110的第一區(qū)域I和第二區(qū)域II中包括第一晶體管TR21和第二晶體管TR22。第一晶體管TR21和第二晶體管TR22的每個(gè)可具有FinFET結(jié)構(gòu)。

在一些示例實(shí)施方式中，第一區(qū)域I和第二區(qū)域II可以是在其中執(zhí)行不同功能的區(qū)域。例如，第一區(qū)域I可以是用于形成高功率運(yùn)行器件的區(qū)域，第二區(qū)域II可以是用于形成低功率運(yùn)行器件的區(qū)域。例如，第一區(qū)域I可以是用于形成外圍電路(例如輸入/輸出電路器件)的區(qū)域，第二區(qū)域II可以是用于形成存儲(chǔ)器件或邏輯電路的區(qū)域。

第一柵電極140A可以在第一區(qū)域I中橫過(guò)第一鰭形有源區(qū)FA1延伸，第一晶體管TR21可以形成在第一鰭形有源區(qū)FA1和第一柵電極140A彼此交叉的部分中。

第二柵電極140B可以在第二區(qū)域II中橫過(guò)第二鰭形有源區(qū)FA2延伸，并且第二晶體管TR22可以形成在第二鰭形有源區(qū)FA2和第二柵電極140B彼此交叉的部分中。

第一晶體管TR21和第二晶體管TR22的每個(gè)可以組成NMOS晶體管或PMOS晶體管。

在圖6A中，一個(gè)第一鰭形有源區(qū)FA1和一個(gè)第一柵電極140A形成在第一區(qū)域I中，一個(gè)第二鰭形有源區(qū)FA2和一個(gè)第二柵電極140B形成在第二區(qū)域II中，但是其不限于此。例如，多個(gè)鰭形有源區(qū)和多個(gè)柵電極可以形成在第一區(qū)域I中和第二區(qū)域II中。

第一晶體管TR21可以包括在襯底110的第一區(qū)域I中從襯底110突出的第一鰭形有源區(qū)FA1、以第一厚度TH21覆蓋第一鰭形有源區(qū)FA1的第一溝道區(qū)CH1的頂表面和彼此對(duì)立的側(cè)壁的第一柵絕緣層120A、覆蓋第一鰭形有源區(qū)FA1的頂表面和彼此對(duì)立的側(cè)壁上的第一柵絕緣層120A的第一柵電極140A、以及沿第一鰭形有源區(qū)FA1和第一柵絕緣層120A之間的界面形成的氫原子層114。第一柵絕緣層120A可以包括下柵絕緣層122A、第一界面層124A、以及第一高k電介質(zhì)層126A。第一鰭形有源區(qū)FA1的第一基部區(qū)BA1的彼此對(duì)立的側(cè)壁可以用器件隔離層112覆蓋。

第二晶體管TR22可以包括在襯底110的第二區(qū)域II中從襯底110突出的第二鰭形有源區(qū)FA2、以小于第一厚度TH21的第二厚度TH22覆蓋第二鰭形有源區(qū)FA2的第二溝道區(qū)CH2的頂表面和彼此對(duì)立的側(cè)壁的第二柵絕緣層120B、以及覆蓋第二鰭形有源區(qū)FA2的頂表面和彼此對(duì)立的側(cè)壁上的第二柵絕緣層120B的第二柵電極140B。第二柵絕緣層120B可以包括第二界面層124B和第二高k電介質(zhì)層126B。第二鰭形有源區(qū)FA2的第二基部區(qū)BA2的彼此對(duì)立的側(cè)壁可以用器件隔離層112覆蓋。

第一鰭形有源區(qū)FA1和第二鰭形有源區(qū)FA2的具體細(xì)節(jié)基本上與參考圖3A至3C描述的鰭形有源區(qū)FA的具體細(xì)節(jié)相同。

如圖6A和6C中所示，第一柵電極140A在第一鰭形有源區(qū)FA1的長(zhǎng)度方向(Y方向)上的第一寬度W1可以大于第二柵電極140B在第二鰭形有源區(qū)FA2的長(zhǎng)度方向(Y方向)上的第二寬度W2。

如圖6C所示，在第一區(qū)域I中，氫原子層114、下柵絕緣層122A和第一界面層124A可以形成在第一鰭形有源區(qū)FA1的頂表面和彼此對(duì)立的側(cè)壁與第一柵電極140A的底表面之間，并且可以面對(duì)第一柵電極140A的底表面。第一高k電介質(zhì)層126A可以形成為面對(duì)第一柵電極140A的底表面和彼此對(duì)立的側(cè)壁。此外，在第二區(qū)域II中，第二界面層124B可以形成在第二鰭形有源區(qū)FA2的頂表面和彼此對(duì)立的側(cè)壁與第二柵電極140B的底表面之間，并且可以面對(duì)第二柵電極140B的底表面。第二高k電介質(zhì)層126B可以形成為面對(duì)第二柵電極140B的底表面和彼此對(duì)立的側(cè)壁。

下柵絕緣層122A、第一和第二界面層124A和124B、第一和第二高k電介質(zhì)層126A和126B、以及第一和第二柵電極140A和140B的具體細(xì)節(jié)分別基本上與參考圖1描述的下柵絕緣層122、界面層124、高k電介質(zhì)層126和柵電極140的那些相同。

在第一區(qū)域I中，多個(gè)第一源/漏區(qū)162A可以在第一柵電極140A的彼此對(duì)立的兩側(cè)形成在第一鰭形有源區(qū)FA1中。此外，多個(gè)第二源/漏區(qū)162B可以在第二區(qū)域II中第二柵電極140B的彼此對(duì)立的兩側(cè)形成在第二鰭形有源區(qū)FA2中。

第一和第二源/漏區(qū)162A和162B可基本上具有與參考圖3A至3C描述的源/漏區(qū)162的構(gòu)造相同的構(gòu)造。

圖7A至7L是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的制造集成電路器件的方法中的工藝操作的截面圖。

參考圖7A至7L，將描述制造圖6A至6C中示出的集成電路器件500的示例方法。在圖7A至7L中，與參考圖1至6C說(shuō)明的附圖標(biāo)記相同的附圖標(biāo)記表示相同的元件，并且將不給出其討論。

參考圖7A，包括第一區(qū)域I和第二區(qū)域II的襯底110可以被提供。多個(gè)墊氧化物層圖案712以及多個(gè)掩模圖案714可以形成在襯底110的第一區(qū)域I和第二區(qū)域II上。

所述多個(gè)墊氧化物層圖案712以及所述多個(gè)掩模圖案714可以在襯底110上彼此平行地沿一方向(例如Y方向)延伸。

在一些示例實(shí)施方式中，所述多個(gè)墊氧化物層圖案712的每個(gè)可以包括通過(guò)熱氧化襯底110的表面獲得的氧化物層。所述多個(gè)掩模圖案714的每個(gè)可以包括硅氮化物層、硅氮氧化物層、旋涂玻璃(SOG)層、硬掩模上旋涂(SOH)層、光致抗蝕劑層或其組合，但是其不限于此。

參考圖7B，通過(guò)使用所述多個(gè)掩模圖案714作為蝕刻掩模來(lái)部分地蝕刻襯底110，多個(gè)第一溝槽T1以及多個(gè)第二溝槽T2可以分別形成在第一區(qū)域I和第二區(qū)域II中。

通過(guò)形成所述多個(gè)第一和第二溝槽T1和T2，多個(gè)第一和第二初步鰭形有源區(qū)P1和P2可以分別形成在第一和第二區(qū)域I和II中。所述多個(gè)第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)可以沿垂直于襯底110的主表面的方向(例如Z方向)從襯底110向上突出并且在一方向(例如Y方向)上延伸。通過(guò)所述多個(gè)第一和第二溝槽T1和T2，所述多個(gè)第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)可具有暴露表面(即彼此對(duì)立的側(cè)壁)。

參考圖7C，在第一和第二區(qū)域I和II中，器件隔離層112可以形成為填充所述多個(gè)第一和第二溝槽T1和T2并且覆蓋所述多個(gè)第一和第二初步鰭形有源區(qū)P1和P2的各暴露表面。

器件隔離層112可以通過(guò)等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)工藝、高密度等離子體化學(xué)氣相沉積(HDP CVD)工藝、感應(yīng)耦合等離子體化學(xué)氣相沉積(ICP CVD)工藝、電容耦合等離子體化學(xué)氣相沉積(CCP CVD)工藝、流動(dòng)式化學(xué)氣相沉積(FCVD)工藝和/或旋涂工藝形成，但是其不限于此。

在形成器件隔離層112之后，器件隔離層112的上部可以被平坦化直到暴露所述多個(gè)掩模圖案714。在此情形下，因?yàn)樗龆鄠€(gè)掩模圖案714被部分地消耗，所以所述多個(gè)掩模圖案714的高度可以減小。

參考圖7D，在去除所述多個(gè)掩模圖案714以及所述多個(gè)墊氧化物層圖案712之后，可以執(zhí)行用于去除器件隔離層112的一部分的凹進(jìn)工藝。通過(guò)該凹進(jìn)工藝，所述多個(gè)第一和第二初步鰭形有源區(qū)P1和P2的各自的頂表面和上側(cè)壁可以暴露。

因此，第一和第二區(qū)域I和II中的器件隔離層112的高度可以減小，并且第一和第二區(qū)域I和II中的第一和第二初步鰭形有源區(qū)P1和P2的各自的上部可以突出而高于器件隔離層112。換言之，第一和第二區(qū)域I和II中的第一和第二初步鰭形有源區(qū)P1和P2的各自的頂表面和上側(cè)壁可以暴露。

該凹進(jìn)工藝可以利用干法蝕刻工藝、濕法蝕刻工藝或其組合工藝執(zhí)行。

在所述多個(gè)掩模圖案714的每個(gè)由硅氮化物形成的情況下，所述多個(gè)掩模圖案714可以通過(guò)使用例如H₃PO₄的濕法蝕刻工藝被去除。所述多個(gè)墊氧化物層圖案712可以通過(guò)使用例如稀釋的HF(DHF)的濕法蝕刻工藝被去除。

器件隔離層112的凹進(jìn)工藝可以通過(guò)使用NH₄OH溶液、四甲基氫氧化銨(TMAH)溶液和/或KOH溶液作為蝕刻劑的濕法蝕刻工藝執(zhí)行，或可以通過(guò)干法蝕刻工藝?yán)绺袘?yīng)耦合等離子體(ICP)工藝、變壓器耦合等離子體(TCP)工藝、電子回旋共振(ECR)工藝或反應(yīng)離子蝕刻(RIE)工藝執(zhí)行。干法蝕刻工藝可以使用含氟氣體(例如CF₄)、含氯氣體(例如Cl₂)或HBr執(zhí)行，但是其不限于此。

在凹進(jìn)工藝期間，第一和第二區(qū)域I和II中的第一和第二初步鰭形有源區(qū)P1和P2的各自的上部可以暴露在蝕刻氣氛(例如等離子體蝕刻氣氛)中。因此，第一和第二初步鰭形有源區(qū)P1和P2的各自的暴露表面RSF可以被蝕刻氣氛損傷，或者第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)的暴露表面RSF的粗糙度，即鰭邊緣粗糙度(FER)，可以增大。此外，由于用作蝕刻掩模圖案的層的線邊緣粗糙度，第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)的暴露表面RSF的FER可以增大。

高度地按比例縮小的晶體管(例如具有等于或小于10nm的柵長(zhǎng)度的晶體管)的鰭形有源區(qū)的FER可以導(dǎo)致鰭形有源區(qū)的不對(duì)稱(chēng)形狀，并且使鰭形有源區(qū)的載流子遷移率降低。此外，高度地按比例縮小的晶體管的鰭形有源區(qū)的FER可以導(dǎo)致各種電缺陷(例如電流密度減小或泄漏電流增大)。

參考圖7E，為了消除分別形成在第一和第二區(qū)域I和II中的第一和第二初步鰭形有源區(qū)P1和P2的各自的表面損傷并改善其各自的FER，在執(zhí)行參考圖7D描述的凹進(jìn)工藝之后，第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)的暴露表面RSF可以在氫氣氛720中被退火。

在一些示例實(shí)施方式中，氫氣氛720可以包括氕(H₂)氣體或氘(D₂)氣體。在其它示例實(shí)施方式中，氫氣氛720可以包括不活潑氣體(例如Ar、He、Ne或N₂)以及H₂氣體和D₂氣體的至少之一的混合氣體。例如，該混合氣體可以包括具有5至30體積百分?jǐn)?shù)的量的氫氣，但是其不限于此。

在一些示例實(shí)施方式中，氫氣氛720中的退火可以在范圍從600℃到900℃的溫度以及范圍從1到20托(torr)的壓力下被執(zhí)行5至60秒，但是其不限于此。

在氫氣氛720中的退火工藝期間，氫促進(jìn)的表面原子遷移可以在第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)的暴露表面RSF(參考圖7D)上被引起。通過(guò)氫促進(jìn)的表面原子遷移，組成第一和第二初步鰭形有源區(qū)P1和P2的半導(dǎo)體原子(例如Si原子)可以從第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)的暴露表面RSF的凸起部分移動(dòng)，并且積聚在其凹陷部分中。因此，因?yàn)榈谝缓偷诙醪仅捫斡性磪^(qū)P1和P2的每個(gè)的暴露表面RSF的粗糙度減小并且其形態(tài)改變，所以第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)可以形成為具有光滑的外表面。

此外，在氫氣氛720中的退火工藝期間，保留在第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)的暴露表面RSF上的反應(yīng)副產(chǎn)物或污染物(例如HF_X或CH_X)可以被去除。

在通過(guò)參考圖7D描述的器件隔離層112的凹進(jìn)工藝暴露第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)的表面RSF之后，氫氣氛720中的退火工藝可以被直接執(zhí)行，而不用執(zhí)行濕法蝕刻工藝。因而，第一和第二初步鰭形有源區(qū)P1和P2可以被防止通過(guò)濕法蝕刻工藝消耗，由此防止第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)的突出部分的寬度和高度的減小。結(jié)果，第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)的下部寬度和上部寬度之間的差異可以減小。

在氫氣氛720中的退火工藝期間，氫分子(例如H₂分子或D₂分子)可以被吸附在第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)的表面上，并且氫原子可以與形成在第一和第二鰭形有源區(qū)FA1和FA2的表面上的懸空鍵位結(jié)合。因此，通過(guò)氫氣氛720中的退火工藝，第一和第二初步鰭形有源區(qū)P1和P2的每個(gè)的暴露表面RSF(參考圖7D)的平滑度可以提高。因此，每個(gè)具有光滑的外表面的第一和第二鰭形有源區(qū)FA1和FA2可以被形成。同時(shí)，氫原子層114可以形成為覆蓋第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)的光滑表面。

通過(guò)覆蓋第一和第二鰭形有源區(qū)FA1和FA2的氫原子層114，第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)可具有由組成氫原子層114的氫原子終止的表面。

在一些示例實(shí)施方式中，可以在第一和第二區(qū)域I和II中的第一和第二鰭形有源區(qū)FA1和FA2的各自的上部中進(jìn)行用于調(diào)整閾值電壓的離子注入工藝。用于調(diào)整閾值電壓的離子注入工藝可以被執(zhí)行使得作為雜質(zhì)的硼(B)離子被注入第一和第二區(qū)域I和II中用于形成NMOS晶體管的區(qū)域中，以及作為雜質(zhì)的磷(P)或砷(As)離子被注入第一和第二區(qū)域I和II中用于形成PMOS晶體管的區(qū)域中。用于調(diào)整閾值電壓的離子注入工藝可以在形成參考圖7E描述的氫原子層114之前或者在形成氫原子層114之后執(zhí)行。

圖7F至7H是示出示例工藝操作的截面圖，所述示例工藝操作用于在第一和第二區(qū)域I和II中以氫原子層114覆蓋的第一和第二鰭形有源區(qū)FA1和FA2上形成下柵絕緣層122A(參考圖7H)。

參考圖7F，氧化物層122P可以形成在第一和第二區(qū)域I和II中的氫原子層114上。

氧化物層122P可以是用于形成下柵絕緣層122A(參考圖7H)的初步層，并且可以通過(guò)使用等離子體的第一氧化處理形成。

在一些示例實(shí)施方式中，為了通過(guò)第一氧化處理形成氧化物層122P，可以在等離子體處理裝置中使用等離子體氣氛在第一和第二鰭形有源區(qū)FA1和FA2上執(zhí)行自由基氧化工藝(radical oxidation process)。在一些示例實(shí)施方式中，氧化物層122P可以在通過(guò)氧分子(O₂)氣體以及不活潑氣體獲得的等離子體氣氛中形成。在一些示例實(shí)施方式中，氧化物層122P可以在通過(guò)氧分子(O₂)氣體、不活潑氣體以及氫分子(H₂)氣體獲得的等離子體氣氛中形成。例如，為了形成等離子體氣氛，氧分子(O₂)氣體以及不活潑氣體可以被提供在等離子體處理裝置內(nèi)?；蛘撸瑸榱诵纬傻入x子體氣氛，氧分子(O₂)氣體、不活潑氣體以及氫分子(H₂)氣體可以被提供在等離子體處理裝置中。通過(guò)控制等離子體氣氛中的氧離子或氧自由基(oxygen radical)的量，氧化物層122P可以被形成為在氫原子層114上具有均一厚度。在此情形下，第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)的FER可以不惡化，并且第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)的外表面可以保持光滑表面狀態(tài)。

第一氧化處理可以使用各種等離子體處理裝置執(zhí)行。例如，第一氧化處理可以使用徑向線縫隙天線(RLSA)微波等離子體處理裝置、遠(yuǎn)程等離子體處理裝置、感應(yīng)耦合等離子體(ICP)處理裝置、電子回旋共振(ECR)等離子體處理裝置、表面反射波等離子體處理裝置或磁控等離子體處理裝置來(lái)執(zhí)行。

氧化物層122P可以形成為具有范圍從10到的厚度，但是其不限于此。

參考圖7G，可以通過(guò)在第一和第二區(qū)域I和II中使用蝕刻氣氛730部分地去除氧化物層122P(參考圖7F)使得第一和第二鰭形有源區(qū)FA1和FA2不被暴露，形成厚度減小的氧化物層122Q。

在一些示例實(shí)施方式中，蝕刻氣氛730可以是濕法蝕刻氣氛。例如，氧化物層122P可以使用HF溶液被部分地去除。因?yàn)榈谝缓偷诙捫斡性磪^(qū)FA1和FA2沒(méi)有暴露在使用HF溶液去除氧化物層122P的一部分的工藝中，所以第一和第二鰭形有源區(qū)FA1和FA2可以被防止被濕法蝕刻消耗。因此，第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)的FER可以不惡化，并且第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)可具有光滑表面。此外，可以防止第一和第二鰭形有源區(qū)FA1和FA2在其寬度和高度上減小，由此減小第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)的下部寬度和上部寬度之間的差異。

參考圖7H，下柵絕緣層122A可以通過(guò)使用不用等離子體的第二氧化處理增大覆蓋氫原子層114的厚度減小的氧化物層122Q的厚度來(lái)形成。

第二氧化處理可以通過(guò)使用蒸汽或者氫(H₂)氣體和氧(O₂)氣體的組合的原位蒸汽產(chǎn)生(ISSG)工藝來(lái)執(zhí)行。通過(guò)使用ISSG工藝增大厚度減小的氧化物層122Q的厚度，可以獲得具有優(yōu)良膜性能的下柵絕緣層122A。

下柵絕緣層122A可以形成為覆蓋第一和第二區(qū)域I和II中第一和第二鰭形有源區(qū)FA1和FA2的每個(gè)的頂表面和彼此對(duì)立的側(cè)壁。

在一些示例實(shí)施方式中，下柵絕緣層122A可具有范圍從10到的厚度，但是其不限于此。

在一些示例實(shí)施方式中，下柵絕緣層122A可以通過(guò)借助ISSG工藝增大厚度減小的氧化物層122Q的厚度并接著氮化處理厚度增大的氧化物層的一部分來(lái)被形成。下柵絕緣層122A可以由硅氮氧化物形成。氮化處理可以用去耦等離子體氮化(DPN)工藝執(zhí)行。通過(guò)氮化處理獲得的下柵絕緣層122A可以在其總厚度范圍內(nèi)在與下柵絕緣層122A的外表面相鄰的內(nèi)部部分中具有最高的氮濃度。例如，下柵絕緣層122A可在自下柵絕緣層122A的外表面起大約0.5nm的深度的內(nèi)部部分中具有其中氮原子濃度為最大的氮濃度峰值區(qū)域。

參考圖7I，當(dāng)在第一區(qū)域I上形成掩模圖案750以暴露第二區(qū)域II之后，第二區(qū)域II中的第二鰭形有源區(qū)FA2的光滑表面SSF可以通過(guò)去除第二區(qū)域II中的氫原子層114和下柵絕緣層122A被暴露。在第二區(qū)域II中氫原子層114和下柵絕緣層122A的去除期間，掩模圖案750可以用于保護(hù)形成在第一區(qū)域I中的第一鰭形有源區(qū)FA1上的氫原子層114和下柵絕緣層122A。掩模圖案750可以由光致抗蝕劑圖案形成。

組成氫原子層114的氫原子中的一些可以保留在通過(guò)去除第二區(qū)域II中的氫原子層114和下柵絕緣層122A暴露的第二鰭形有源區(qū)FA2的光滑表面SSF上。

參考圖7J，在去除覆蓋第一區(qū)域I的掩模圖案750(參考圖7I)之后，第一界面層124A可以形成在第一區(qū)域I中以接觸下柵絕緣層122A，第二界面層124B可以形成為在第二區(qū)域II中接觸第二鰭形有源區(qū)FA2的光滑表面SSF。

在一些示例實(shí)施方式中，第二界面層124B可以通過(guò)氧化第二區(qū)域II中的第二鰭形有源區(qū)FA2的表面形成。第二區(qū)域II中的第二界面層124B可以用于消除第二鰭形有源區(qū)FA2和第二高k電介質(zhì)層126B(參考圖7K)之間的界面缺陷。

在一些示例實(shí)施方式中，第一界面層124A和第二界面層124B的每個(gè)可以由具有等于或小于9(例如范圍從1到9)的介電常數(shù)的低k電介質(zhì)材料層(例如硅氧化物、硅氮氧化物或其組合)形成。在另外的示例實(shí)施方式中，第一和第二界面層124A和124B的每個(gè)可以由硅酸鹽、硅酸鹽和硅氧化物的組合、或者硅酸鹽和硅氮氧化物的組合形成。在一些示例實(shí)施方式中，第一和第二界面層124A和124B的每個(gè)可具有范圍從5到的厚度，但是其不限于此。

在一些示例實(shí)施方式中，第一和第二界面層124A和124B可以被省略。

參考圖7K，第一高k電介質(zhì)層126A可以形成在第一區(qū)域I中的第一界面層124A上，第二高k電介質(zhì)層126B可以形成在第二區(qū)域II中的第二界面層124B上。

在一些示例實(shí)施方式中，第一和第二高k電介質(zhì)層126A和126B可以通過(guò)ALD工藝、CVD工藝或PVD工藝形成。第一和第二高k電介質(zhì)層126A和126B的每個(gè)可具有范圍從10到的厚度，但是其不限于此。

參考圖7L，第一柵電極140A可以形成在第一區(qū)域I中的第一高k電介質(zhì)層126A上，第二柵電極140B可以形成在第二區(qū)域II中的第二高k電介質(zhì)層126B上。

在第一和第二區(qū)域I和II中形成第一和第二柵電極140A和140B之前或之后，第一和第二源/漏區(qū)162A和162B(參考圖6C)可以分別形成在第一和第二鰭形有源區(qū)FA1和FA2中。

在一些示例實(shí)施方式中，第一和第二柵電極140A和140B中的至少一個(gè)可以通過(guò)置換多晶硅柵(RPG)工藝形成。作為用于通過(guò)RPG工藝形成第一和第二柵電極140A和140B的一示例工藝，在參考圖7F至7H描述的形成下柵絕緣層122A之后，犧牲柵層(例如多晶硅)可以形成在下柵絕緣層122A上。接著，犧牲圖案可以通過(guò)圖案化犧牲柵層和下柵絕緣層122A的層疊結(jié)構(gòu)形成，以及絕緣間隔物172(參考圖6C)可以形成為覆蓋犧牲圖案的彼此對(duì)立的側(cè)壁。接著，在第一區(qū)域I中，犧牲圖案的犧牲柵層可以被去除并且下柵絕緣層122A可以通過(guò)由絕緣間隔物172界定的柵空間暴露。此外，在去除第二區(qū)域II中的犧牲圖案的犧牲柵層之后，第二區(qū)域II中的氫原子層114和下柵絕緣層122A可以用參考圖7I描述的方法去除，并且第二鰭形有源區(qū)FA2的光滑表面SSF可以在第二區(qū)域II中通過(guò)由柵間隔物172界定的柵空間暴露。

接著，通過(guò)參考圖7J至7L描述的方法，第一和第二界面層124A和124B、第一和第二高k電介質(zhì)層126A和126B、以及第一和第二柵電極140A和140B可以分別順序地形成在第一和第二區(qū)域I和II中。

根據(jù)參考圖7A至7L描述的集成電路器件500的制造方法，高度地按比例縮小的鰭形有源區(qū)(例如FA1或FA2)可以通過(guò)最小化其上部的寬度和下部的寬度之間的差異以及其表面粗糙度而被提供為具有光滑表面，相應(yīng)地高度地按比例縮小的鰭型場(chǎng)效應(yīng)晶體管(FET)的性能可以改善。

制造圖6A至6C中示出的集成電路器件500的方法被參考圖7A至7L描述，但是具有本文中示出的各種結(jié)構(gòu)的集成電路器件(例如圖1中示出的集成電路器件100、圖3A至3C中示出的集成電路器件200和圖5中示出的集成電路器件400)可以利用本公開(kāi)的技術(shù)構(gòu)思范圍內(nèi)的各種修改和改變的方法被容易地實(shí)現(xiàn)。

此外，制造包括具有三維結(jié)構(gòu)的溝道的FinFET的集成電路器件的方法被參考圖7A至7L描述，但是其不限于此。例如，通過(guò)本公開(kāi)的技術(shù)特征的各種修改和改變，可以提供包括具有本公開(kāi)的技術(shù)構(gòu)思的特征的平面MOSFET的集成電路器件以及制造該集成電路器件的方法。

圖8是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的集成電路器件600的重要部件的截面圖。在圖8中，與參考圖1至6說(shuō)明的附圖標(biāo)記相同的附圖標(biāo)記表示相同的元件，并且將不給出其討論。

參考圖8，集成電路器件600的襯底110可以在第一區(qū)域I中包括彼此劃分開(kāi)的第一局部區(qū)域IA和第二局部區(qū)域IB。

第一局部區(qū)域IA和第二局部區(qū)域IB可以彼此間隔開(kāi)或可以彼此連接。第一局部區(qū)域IA和第二局部區(qū)域IB的每個(gè)可以是用于形成具有高可靠性的晶體管的區(qū)域，即使其閾值電壓相對(duì)地高并且其開(kāi)關(guān)速度不更快。在一些示例實(shí)施方式中，第一局部區(qū)域IA和第二局部區(qū)域IB的每個(gè)可以組成輸入/輸出(I/O)電路器件的一部分。

集成電路器件600可以包括第一局部區(qū)域IA中的第一晶體管TR21和第二局部區(qū)域IB中的第三晶體管TR3。第一和第三晶體管TR21和TR3的每個(gè)可具有FinFET結(jié)構(gòu)。第一晶體管TR21可基本上具有與參考圖6A至6C說(shuō)明的構(gòu)造相同的構(gòu)造。第三晶體管TR3可以包括具有第三溝道區(qū)CH3的第三鰭形有源區(qū)FA3，第三溝道區(qū)CH3有比第一晶體管TR21的第一溝道區(qū)CH1的寬度小的寬度。

第三鰭形有源區(qū)FA3可以通過(guò)類(lèi)似于第一鰭形有源區(qū)FA1的形成工藝的形成工藝形成。在一些示例實(shí)施方式中，制造第三鰭形有源區(qū)FA3的方法可以不包括參考圖7E描述的氫氣氛720中的退火工藝。因此，氫原子層114可以不形成在第三晶體管TR3的上表面上。代替地，下柵絕緣層122A可以形成為接觸第三晶體管TR3的上表面。

圖9是示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的集成電路器件700的重要部件的截面圖。在圖9中，與參考圖1至6說(shuō)明的附圖標(biāo)記相同的附圖標(biāo)記表示相同的元件，并且將不給出其討論。

參考圖9，集成電路器件700的襯底110可以在第二區(qū)域II中包括彼此劃分開(kāi)的第三局部區(qū)域IIA和第四局部區(qū)域IIB。

第三局部區(qū)域IIA和第四局部區(qū)域IIB可以彼此間隔開(kāi)或可以彼此連接。第三局部區(qū)域IIA和第四局部區(qū)域IIB的每個(gè)可以是用于形成低壓晶體管的低壓區(qū)域，相對(duì)低的操作電壓被施加到該低壓晶體管。在一些示例實(shí)施方式中，第三局部區(qū)域IIA和第四局部區(qū)域IIB的每個(gè)可以是在其中多個(gè)單位存儲(chǔ)單元被布置成矩陣形式的單元陣列區(qū)。在一些示例實(shí)施方式中，第三局部區(qū)域IIA和第四局部區(qū)域IIB的每個(gè)可以是邏輯單元區(qū)或存儲(chǔ)單元區(qū)。

集成電路器件700可以包括第三局部區(qū)域IIA中的第二晶體管TR22以及第四局部區(qū)域IIB中的第四晶體管TR4。第二和第四晶體管TR22和TR4的每個(gè)可具有Fin FET結(jié)構(gòu)。第二晶體管TR22可基本上具有與參考圖6A至6C說(shuō)明的構(gòu)造相同的構(gòu)造。第四晶體管TR4可以包括具有第四溝道區(qū)CH4的第四鰭形有源區(qū)FA4，第四溝道區(qū)CH4有比第二晶體管TR22的第二溝道區(qū)CH2的寬度小的寬度。

第四鰭形有源區(qū)FA4可以通過(guò)類(lèi)似于第二鰭形有源區(qū)FA2的形成工藝的形成工藝形成。在一些示例實(shí)施方式中，制造第三鰭形有源區(qū)FA4的方法可以不包括參考圖7E描述的氫氣氛720中的退火工藝。因此，第二界面層124B可以形成為接觸第四晶體管TR4的上表面。

根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式，具有光滑表面的高度地按比例縮小的鰭形有源區(qū)可以通過(guò)最小化其頂部寬度和底部寬度之間的差異并通過(guò)最小化其表面粗糙度被提供。因此，高度地按比例縮小的鰭型場(chǎng)效應(yīng)晶體管(FET)的性能可以改善。

圖10示出根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的電子系統(tǒng)2000的框圖。

電子系統(tǒng)2000可以包括通過(guò)總線2050彼此連接的控制器2010、輸入/輸出(I/O)裝置2020、存儲(chǔ)器2030和接口2040。

控制器2010可以包括微處理器、數(shù)字信號(hào)處理器和類(lèi)似處理器中的至少一種。I/O裝置2020可以包括小鍵盤(pán)、鍵盤(pán)和顯示器中的至少一種。存儲(chǔ)器2030可以用于存儲(chǔ)由控制器2010執(zhí)行的命令。例如，存儲(chǔ)器2030可以用于存儲(chǔ)用戶(hù)數(shù)據(jù)。

電子系統(tǒng)2000可以組成能夠在無(wú)線通信裝置中或者在無(wú)線環(huán)境下發(fā)送和/或接收信息的裝置。電子系統(tǒng)2000的接口2040可以配置有通過(guò)無(wú)線通信網(wǎng)絡(luò)發(fā)送和接收數(shù)據(jù)的無(wú)線接口。接口2040可以包括天線和/或無(wú)線收發(fā)器。在一示例實(shí)施方式中，電子系統(tǒng)2000可以用于第三代通信系統(tǒng)的通信接口協(xié)議，諸如碼分多址(CDMA)、全球移動(dòng)通信系統(tǒng)(GSM)、北美數(shù)字移動(dòng)電話(huà)(NADC)、擴(kuò)展時(shí)分多址(E-TDMA)和寬帶碼分多址(WCDMA)。電子系統(tǒng)2000可以包括參考圖1至8描述的根據(jù)本發(fā)明構(gòu)思的示例實(shí)施方式的集成電路器件100、200、300、400、500、600和700以及在本發(fā)明構(gòu)思的范圍內(nèi)的相對(duì)于這些集成電路器件的改型集成電路器件中的至少一種。

雖然已經(jīng)參考本發(fā)明構(gòu)思的示例實(shí)施方式具體地顯示和描述了本發(fā)明構(gòu)思，但是將被理解，可以對(duì)其進(jìn)行形式和細(xì)節(jié)上的各種改變而不脫離權(quán)利要求的精神和范圍。

本申請(qǐng)要求享有2015年7月30日在韓國(guó)知識(shí)產(chǎn)權(quán)局提交的第10-2015-0108149號(hào)韓國(guó)專(zhuān)利申請(qǐng)的權(quán)益和優(yōu)先權(quán)，其公開(kāi)通過(guò)引用被合并于此，如同其完整地被闡述一樣。