技術總結(jié)
一種降低FinFET寄生電阻的器件結(jié)構(gòu)及其制備方法，該方法包括：制備常規(guī)FinFET器件結(jié)構(gòu)，包括制備FinFET硅鰭結(jié)構(gòu)、由柵電極和柵介質(zhì)層組成的柵疊結(jié)構(gòu)和定義FinFET器件的源漏區(qū)域的分步驟；其中，常規(guī)FinFET器件結(jié)構(gòu)包括由金屬柵電極和柵介質(zhì)層組成的柵疊結(jié)構(gòu)分別從側(cè)面和表面包裹FinFET硅鰭結(jié)構(gòu)，形成MOSFET的三維溝道；在源漏區(qū)域制備催化劑層；生長碳納米管，形成條形接觸孔層M0；其中，條形接觸孔層M0的下端覆蓋并連接FinFET器件的源漏區(qū)域；碳納米管包括單壁和多壁碳納米管材料；實現(xiàn)FinFET器件的源漏引出及后道工藝制備，即使條形接觸孔層M0的上端與金屬層M1相連。

技術研發(fā)人員：郭奧;劉林林
受保護的技術使用者：上海集成電路研發(fā)中心有限公司;成都微光集電科技有限公司
文檔號碼：201611230454
技術研發(fā)日：2016.12.27
技術公布日：2017.05.03