半導體開關的制作方法
【專利摘要】本申請公開了一種半導體開關。其中，半導體開關的一實施例包括襯底層；第一摻雜區(qū)、第二摻雜區(qū)和第三摻雜區(qū)，其中，所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)間隔擴散在所述襯底層，且所述襯底層的表面暴露出所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)，當所述襯底層為P型半導體時，所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)為N型半導體，當所述襯底層為N型半導體時，所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)為P型半導體；第一氧化區(qū)，位于間隔所述第一摻雜區(qū)和所述第二摻雜區(qū)的所述襯底層的表面，連接所述第一摻雜區(qū)和所述第二摻雜區(qū)；第二氧化區(qū)，位于間隔所述第二摻雜區(qū)和所述第三摻雜區(qū)的所述襯底層的表面，連接所述第二摻雜區(qū)和所述第三摻雜區(qū)；柵電極，由位于所述第一氧化區(qū)上的第一柵電極和位于所述第二氧化區(qū)上的第二柵電極連接而成；第一漏電極，與所述第一摻雜區(qū)連接；第二漏電極，和所述第三摻雜區(qū)連接；源電極，與所述第二摻雜區(qū)和所述襯底層連接。按照本申請的方案，能夠控制電流雙向流動。
【專利說明】
半導體開關
技術領域
[0001]本申請一般涉及半導體技術，尤其涉及半導體開關?！颈尘凹夹g】
[0002]固體開關，或固態(tài)繼電器已廣泛應用于各種機電設備、自動化設備、照明、儀器儀表、安防設備、充電設備、化工設備、礦山設備等。它的優(yōu)點在于壽命長、可靠性高、無觸點、 無線圈、無噪聲、無火花、抗干擾能力強、開關速度快，抗干擾能力強，且耐沖擊，耐振蕩，防爆、防潮、防腐蝕。它主要的缺點是存在通態(tài)壓降、有一定的內(nèi)阻，因此大功率的固體開關需要比較大的散熱裝置。尤其對于直流輸入/輸出的固體開關，散熱是一個非常重要的要求。
[0003]由于M0SFET(Metal Oxide Semiconductor Field Effect Transistor，場效應管)導通內(nèi)阻小，導通壓降小，可以降低導通時的發(fā)熱量，因此適合作為固體開關中常用的功率半導體器件。但是普通的M0SFET在制造過程中會存在一個寄生二極管，它并聯(lián)在 M0SFET的漏極和源極之間。如圖1A、圖1B所示，圖1A、圖1B為一個N型M0SFET，其中，D是 M0SFET的漏極，G是M0SFET的柵極，S是M0SFET的源極。在實際的制造過程中，M0SFET的P型襯底和S連接的N型摻雜區(qū)短接。因此P型襯底和D連接的N型摻雜區(qū)形成一個寄生二極管。由于這個寄生二極管的存在，單個的匪0S只能構成一個單向的固體開關。對于NM0S(Negative channel Metal Oxide Semiconductor，N型金屬氧化物半導體)，它可以控制電流從D流向 S，但是不能控制電流從S流向D;對于PM0S(Positive channel Metal Oxide Semiconductor，P型金屬氧化物半導體)，它可以控制電流從S流向D，但是不能控制電流從D 流向S?！緦嵱眯滦蛢?nèi)容】
[0004]鑒于現(xiàn)有技術中的上述缺陷或不足，期望提供一種半導體開關，以解決現(xiàn)有技術中存在的問題。
[0005]第一方面，本申請?zhí)峁┝艘环N半導體開關，包括:襯底層;第一摻雜區(qū)、第二摻雜區(qū)和第三摻雜區(qū)，其中，所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)間隔擴散在所述襯底層，且所述襯底層的表面暴露出所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)， 當所述襯底層為P型半導體時，所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)為N型半導體，當所述襯底層為N型半導體時，所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)為P型半導體;第一氧化區(qū)，位于間隔所述第一摻雜區(qū)和所述第二摻雜區(qū)的所述襯底層的表面，連接所述第一摻雜區(qū)和所述第二摻雜區(qū)；第二氧化區(qū)，位于間隔所述第二摻雜區(qū)和所述第三摻雜區(qū)的所述襯底層的表面，連接所述第二摻雜區(qū)和所述第三摻雜區(qū);柵電極，由位于所述第一氧化區(qū)上的第一柵電極和位于所述第二氧化區(qū)上的第二柵電極連接而成;第一漏電極，與所述第一摻雜區(qū)連接;第二漏電極，和所述第三摻雜區(qū)連接;源電極，與所述第二摻雜區(qū)和所述襯底層連接。
[0006]在一些實施例中，所述襯底層包括頂面和底面；以及所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)橫向分布在所述襯底層，且所述襯底層的頂面暴露出所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū);所述第一漏電極位于所述第一摻雜區(qū)上;所述第二漏電極位于所述第三摻雜區(qū)上;所述源電極位于所述第二摻雜區(qū)上。
[0007]在一些實施例中，所述襯底層包括頂面和底面；以及所述襯底層的底面暴露出所述第一摻雜區(qū)和所述第三摻雜區(qū)，所述襯底層的頂面暴露出所述第二摻雜區(qū)；所述第一漏電極位于所述第一摻雜區(qū)下;所述第二漏電極位于所述第三摻雜區(qū)下;所述源電極位于所述第二摻雜區(qū)上。
[0008]在一些實施例中，所述襯底層包括頂面和底面；以及所述襯底層的頂面暴露出所述第一摻雜區(qū)和所述第三摻雜區(qū)，所述襯底層的底面暴露出所述第二摻雜區(qū)；所述第一漏電極位于所述第一摻雜區(qū)上;所述第二漏電極位于所述第三摻雜區(qū)上;所述源電極位于所述第二摻雜區(qū)下。
[0009]在一些實施例中，所述襯底層包括頂面、底面；以及所述第一摻雜區(qū)和所述第三摻雜區(qū)分別位于所述襯底層的兩側;所述第二摻雜區(qū)暴露在所述襯底層的頂面;所述第一漏電極位于所述第一摻雜區(qū)下;所述第二漏電極位于所述第三摻雜區(qū)下;所述源電極位于所述第二摻雜區(qū)上。
[0010]在一些實施例中，所述襯底層包括頂面和底面；以及所述第一摻雜區(qū)和所述第三摻雜區(qū)分別位于所述襯底層的兩側;所述第二摻雜區(qū)暴露在所述襯底層的底面;所述第一漏電極位于所述第一摻雜區(qū)上;所述第二漏電極位于所述第三摻雜區(qū)上;所述源電極位于所述第二摻雜區(qū)下。
[0011]在一些實施例中，所述襯底層包括頂面、底面和側面；以及所述襯底層的底面和至少一個側面暴露出所述第一摻雜區(qū)和所述第三摻雜區(qū)，所述襯底層的頂面暴露出所述第二摻雜區(qū);所述第一漏電極位于所述第一摻雜區(qū)下;所述第二漏電極位于所述第三摻雜區(qū)下； 所述源電極位于所述第二摻雜區(qū)上。
[0012]在一些實施例中，所述襯底層包括頂面、底面和側面；以及所述襯底層的頂面和至少一個側面暴露出所述第一摻雜區(qū)和所述第三摻雜區(qū)，所述襯底層的底面暴露出所述第二摻雜區(qū)；所述第一漏電極位于所述第一摻雜區(qū)上;所述第二漏電極位于所述第三摻雜區(qū)上； 所述源電極位于所述第二摻雜區(qū)下。
[0013]在一些實施例中，所述第一漏電極構成所述半導體開關的一個輸入端，所述第二漏電極構成所述半導體開關的一個輸出端;或所述第一漏電極構成所述半導體開關的一個輸出端，所述第二漏電極構成所述半導體開關的一個輸入端。
[0014]在一些實施例中，所述第一漏電極，所述柵電極與所述源電極構成第一場效應晶體管;所述第二漏電極，所述柵電極與所述源電極構成第二場效應晶體管。
[0015]本申請實施例提供的半導體開關，通過三個摻雜區(qū)的設置，位于所述第一氧化區(qū)上的第一柵電極和位于所述第二氧化區(qū)上的第二柵電極的連接，以及與第二摻雜區(qū)和襯底層連接源電極的設置，實現(xiàn)了對電流雙向流動的控制。【附圖說明】

[0016]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本申請的其它特征、目的和優(yōu)點將會變得更明顯:
[0017]圖1A示出了現(xiàn)有的半導體開關的示意性結構圖；[0〇18]圖1B不出了現(xiàn)有的半導體開關的不意性電路圖；
[0019]圖2A示出了根據(jù)本申請一個實施例的半導體開關的結構示意圖；[〇〇2〇]圖2B示出了根據(jù)本申請一個實施例的半導體開關的示意性電路圖；
[0021]圖3A示出了根據(jù)本申請又一個實施例的半導體開關的結構示意圖；
[0022]圖3B示出了根據(jù)本申請又一個實施例的半導體開關的結構示意圖；
[0023]圖4A示出了根據(jù)本申請再一個實施例的半導體開關的結構示意圖；
[0024]圖4B示出了根據(jù)本申請再一個實施例的半導體開關的結構示意圖?！揪唧w實施方式】
[0025]下面結合附圖和實施例對本申請作進一步的詳細說明?？梢岳斫獾氖牵颂幩枋龅木唧w實施例僅僅用于解釋相關實用新型，而非對該實用新型的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與實用新型相關的部分。
[0026]需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。下面將參考附圖并結合實施例來詳細說明本申請。
[0027]請參考圖2A，其示出了根據(jù)本申請的一個實施例的半導體開關的示意性結構圖 200 〇[〇〇28]在該實施例中半導體開關包括:襯底層201，第一摻雜區(qū)202、第二摻雜區(qū)203和第三摻雜區(qū)204,第一氧化區(qū)205、第二氧化區(qū)206,多個電極207。當襯底層201為P型半導體時， 第一摻雜區(qū)202、第二摻雜區(qū)203和第三摻雜區(qū)204為N型半導體，當襯底層201為N型半導體時，第一摻雜區(qū)202、第二摻雜區(qū)203和第三摻雜區(qū)204為P型半導體。第一氧化區(qū)205、第二氧化區(qū)206的材料可以是二氧化硅，電極207的材料可以是金屬或多晶硅。[〇〇29]在本實施例中，第一摻雜區(qū)202、第二摻雜區(qū)203和第三摻雜區(qū)204間隔擴散在襯底層201，且襯底層201的表面暴露出第一摻雜區(qū)202、第二摻雜區(qū)203和第三摻雜區(qū)204;第一氧化區(qū)205,位于間隔第一摻雜區(qū)202和第二摻雜區(qū)203的襯底層201的表面，連接第一摻雜區(qū)202和第二摻雜區(qū)203;第二氧化區(qū)206,位于間隔第二摻雜區(qū)203和第三摻雜區(qū)204的襯底層201的表面，連接第二摻雜區(qū)203和第三摻雜區(qū)204;柵電極G，由位于第一氧化區(qū)205上的第一柵電極和位于第二氧化區(qū)206上的第二柵電極連接而成;第一漏電極D1，與第一摻雜區(qū) 202連接;第二漏電極D2,和第三摻雜區(qū)204連接;源電極S，與第二摻雜區(qū)203和襯底層201連接。
[0030]此外，盡管圖2A中，襯底層201可以包括頂面和底面；以及第一摻雜區(qū)202、第二摻雜區(qū)203和第三摻雜區(qū)204橫向分布在襯底層201，且襯底層201的頂面暴露出第一摻雜區(qū) 202、第二摻雜區(qū)203和第三摻雜區(qū)204。然而，這種相對位置關系僅僅是示意性的，半導體開關只要滿足如上的文字描述中的相對位置關系，即視為落入了本實施例的保護范圍之內(nèi)。
[0031]在本實施例中，以襯底層201為P型半導體，第一摻雜區(qū)202、第二摻雜區(qū)203和第三摻雜區(qū)204為N型半導體為例。參考圖2B，第一摻雜區(qū)202和第一漏電極D1短接，構成固體開關的一個輸入/輸出端。第三摻雜區(qū)204和第二漏電極D2短接，構成固體開關的另一個輸入/ 輸出端。P型襯底層201和第二摻雜區(qū)203短接，構成固體開關的源電極SA是固體開關的柵電極。第一漏電極D1、柵電極G、和源電極S構成一個NM0S，第二漏電極D2、柵電極G、和源電極S構成另一個匪OS。當柵電極G和源電極S之間的電壓大于臨界電壓時，上述兩個匪OS都導通。此時，第一漏電極D1和第二漏電極D2相當于短路，電流可以在第一漏電極D1和第二漏電極D2之間雙向流動。當柵電極G和源電極S之間的電壓小于臨界電壓時，上述兩個NM0S都關閉。此時，第一漏電極D1和第二漏電極D2相當于開路，第一漏電極D1和第二漏電極D2之間即使有電壓也沒有電流流動。因此，該器件構成一個雙向的固體開關。而P型襯底層201和第一摻雜區(qū)202組成的寄生二極管，以及P型襯底層201和第三摻雜區(qū)204組成的另一個寄生二極管對固體開關沒有影響。[〇〇32]在本實施例中，以襯底層201為P型半導體，第一摻雜區(qū)202、第二摻雜區(qū)203和第三摻雜區(qū)204為N型半導體為例。第一摻雜區(qū)202和第一漏電極D1短接，構成固體開關的一個輸入/輸出端。第三摻雜區(qū)204和第二漏電極D2短接，構成固體開關的另一個輸入/輸出端。N型襯底層201和第二摻雜區(qū)203短接，構成固體開關的源電極SA是固體開關的柵極。第一漏電極D1、柵電極G、和源電極S構成一個PM0S，第二漏電極D2、柵電極G、和源電極S構成另一個 PM0S。當柵電極G和源電極S之間的電壓小于臨界電壓時，上述兩個PM0S都導通。此時，第一漏電極D1和第二漏電極D2相當于短路，電流可以在第一漏電極D1和第二漏電極D2之間雙向流動。當柵電極G和源電極S之間的電壓大于臨界電壓時，上述兩個PM0S都關閉。此時，第一漏電極D1和第二漏電極D2相當于開路，第一漏電極D1和第二漏電極D2之間即使有電壓也沒有電流流動。因此，該器件構成一個雙向的固體開關。而P1和N型襯底層201組成的寄生二極管，以及P3和N型襯底層201組成的另一個寄生二極管對固體開關沒有影響。
[0033]在本實施例的一些可選的實現(xiàn)方式中，半導體開關可以是一種橫向型固體開關， 電流從第一漏電極D1或第二漏電極D2流向源電極S時，電流在水平方向上流動。襯底層201 可以包括頂面和底面；以及第一摻雜區(qū)202、第二摻雜區(qū)203和第三摻雜區(qū)204橫向分布在襯底層201，且襯底層201的頂面暴露出第一摻雜區(qū)202、第二摻雜區(qū)203和第三摻雜區(qū)204;第一漏電極D1位于第一摻雜區(qū)202上;第二漏電極D2位于第三摻雜區(qū)204上;源電極S位于第二慘雜區(qū)203上。
[0034]在本實施例的一些可選的實現(xiàn)方式中，半導體開關也可以是一種垂直型固體開關，電流從第一漏電極D1或第二漏電極D2流向源電極S時，電流在垂直方向上流動。襯底層 201可以包括頂面和底面；以及襯底層201的底面暴露出第一摻雜區(qū)202和第三摻雜區(qū)204， 襯底層201的頂面暴露出第二摻雜區(qū)203;第一漏電極D1位于第一摻雜區(qū)202下;第二漏電極 D2位于第三摻雜區(qū)204下;源電極S位于第二摻雜區(qū)203上。
[0035]在本實施例的一些可選的實現(xiàn)方式中，襯底層201包括頂面和底面；以及襯底層 201的頂面暴露出第一摻雜區(qū)202和第三摻雜區(qū)204,襯底層201的底面暴露出第二摻雜區(qū) 203;第一漏電極D1位于第一摻雜區(qū)202上;第二漏電極D2位于第三摻雜區(qū)204上;源電極S位于第二摻雜區(qū)203下。
[0036]在本實施例的一些可選的實現(xiàn)方式中，襯底層201包括頂面和底面；以及襯底層 201的底面暴露出第一摻雜區(qū)202和第三摻雜區(qū)204,襯底層201的頂面暴露出第二摻雜區(qū) 203;第一漏電極D1位于第一摻雜區(qū)202下;第二漏電極D2位于第三摻雜區(qū)204下;源電極S位于第二摻雜區(qū)203上。
[0037]在本實施例的一些可選的實現(xiàn)方式中，襯底層201包括頂面和底面；以及襯底層 201的頂面暴露出第一摻雜區(qū)202和第三摻雜區(qū)204,襯底層201的底面暴露出第二摻雜區(qū)203;第一漏電極D1位于第一摻雜區(qū)202上;第二漏電極D2位于第三摻雜區(qū)204上;源電極S位于第二摻雜區(qū)203下。[〇〇38]在本實施例的一些可選的實現(xiàn)方式中，襯底層201包括頂面、底面；以及第一摻雜區(qū)202和第三摻雜區(qū)204分別位于襯底層201的兩側；第二摻雜區(qū)203暴露在襯底層201的頂面;第一漏電極D1位于第一摻雜區(qū)202下；第二漏電極D2位于第三摻雜區(qū)204下；源電極S位于第二摻雜區(qū)203上。
[0039]在本實施例的一些可選的實現(xiàn)方式中，襯底層201包括頂面和底面；以及第一摻雜區(qū)202和第三摻雜區(qū)204分別位于襯底層201的兩側；第二摻雜區(qū)203暴露在襯底層201的底面;第一漏電極D1位于第一摻雜區(qū)202上;第二漏電極D2位于第三摻雜區(qū)204上;源電極S位于第二摻雜區(qū)203下。
[0040]在本實施例的一些可選的實現(xiàn)方式中，襯底層201包括頂面、底面和側面；以及襯底層201的底面和至少一個側面暴露出第一摻雜區(qū)202和第三摻雜區(qū)204,襯底層201的頂面暴露出第二摻雜區(qū)203;第一漏電極D1位于第一摻雜區(qū)202下；第二漏電極D2位于第三摻雜區(qū)204下;源電極S位于第二摻雜區(qū)203上。
[0041]在本實施例的一些可選的實現(xiàn)方式中，襯底層201包括頂面、底面和側面；以及襯底層201的頂面和至少一個側面暴露出第一摻雜區(qū)202和第三摻雜區(qū)204,襯底層201的底面暴露出第二摻雜區(qū)203;第一漏電極D1位于第一摻雜區(qū)202上;第二漏電極D2位于第三摻雜區(qū)204上;源電極S位于第二摻雜區(qū)203下。[〇〇42]在本實施例的一些可選的實現(xiàn)方式中，第一漏電極D1構成半導體開關的一個輸入端，第二漏電極D2構成半導體開關的一個輸出端;或第一漏電極D1構成半導體開關的一個輸出端，第二漏電極D2構成半導體開關的一個輸入端。
[0043]在本實施例的一些可選的實現(xiàn)方式中，第一漏電極D1，柵電極與源電極S構成第一場效應晶體管;第二漏電極D2，柵電極與源電極S構成第二場效應晶體管。[〇〇44]本實施例提供的半導體開關，通過三個摻雜區(qū)的設置，位于第一氧化區(qū)上的第一柵電極和位于第二氧化區(qū)上的第二柵電極的連接，以及與第二摻雜區(qū)和襯底層連接源電極的設置，實現(xiàn)了對電流雙向流動的控制，同時與采用兩個分立的M0SFET相比，由于共用一個 S極，制造工藝更簡單、可靠，而且節(jié)約制造該器件所需硅晶片的面積。[〇〇45]請參考圖3A、圖3B，其示出了根據(jù)本申請的另一個實施例的半導體開關的示意性結構圖300。[〇〇46] 圖3A中，P表示P型襯底層，N1、N2和N3分別表示第一N型摻雜區(qū)、第二N型摻雜區(qū)和第三N型摻雜區(qū)，G表示柵極，S表示源極，D1表示第一漏電極，D2表示第二漏電極。P型襯底層包括頂面、底面；以及第一N型摻雜區(qū)和第三N型摻雜區(qū)分別位于P型襯底層的兩側;第二N型摻雜區(qū)可以暴露在P型襯底層的頂面;第一漏電極D1位于第一 N型摻雜區(qū)下；第二漏電極D2 位于第三N型摻雜區(qū)下;源電極S位于第二N型摻雜區(qū)上。同理，第二N型摻雜區(qū)也可以暴露在 P型襯底層的底面，此時第一漏電極D1位于第一 N型摻雜區(qū)上，第二漏電極D2位于第三N型摻雜區(qū)上，源電極S位于第二N型摻雜區(qū)下。[〇〇47] 圖3B中，N表示N型襯底層，P1、P2和P3分別表示第一P型摻雜區(qū)、第二P型摻雜區(qū)和第三P型摻雜區(qū)，G表示柵極，S表示源極，D1表示第一漏電極，D2表示第二漏電極。N型襯底層包括頂面、底面；以及第一P型摻雜區(qū)和第三P型摻雜區(qū)分別位于N型襯底層的兩側;第二P型摻雜區(qū)可以暴露在N型襯底層的頂面;第一漏電極D1位于第一 P型摻雜區(qū)下；第二漏電極D2 位于第三P型摻雜區(qū)下;源電極S位于第二P型摻雜區(qū)上。同理，第二P型摻雜區(qū)也可以暴露在 N型襯底層的底面，此時第一漏電極D1位于第一 P型摻雜區(qū)上，第二漏電極D2位于第三P型摻雜區(qū)上，源電極S位于第二P型摻雜區(qū)下。[〇〇48]與圖2A所示的實施例類似，在本實施例中，半導體開關也包括第一氧化區(qū)、第二氧化區(qū)和多個電極。[〇〇49]圖3A、圖3B所示的實施例與圖2A所示的實施例相比，進一步限定了襯底層，三個摻雜區(qū)以及電極的設置位置，圖3A、圖3B所示的實施例構成了垂直型固體開關，電流從第一漏電極D1或第二漏電極D2流向源電極S時，電流在垂直方向上流動。這種垂直型的固體開關所能通過的電流通常更大。
[0050]請參考圖4A、圖4B，其示出了根據(jù)本申請的另一個實施例的半導體開關的示意性結構圖400。[〇〇51 ] 圖4A中，P表示P型襯底層，N1、N2和N3分別表示第一N型摻雜區(qū)、第二N型摻雜區(qū)和第三N型摻雜區(qū)，G表示柵極，S表示源極，D1表示第一漏電極，D2表示第二漏電極。P型襯底層包括頂面、底面和側面；以及P型襯底層的底面和至少一個側面暴露出第一N型摻雜區(qū)和第三N型摻雜區(qū)，第二N型摻雜區(qū)暴露在P型襯底層的頂面;第一漏電極D1位于第一N型摻雜區(qū)下；第二漏電極D2位于第三N型摻雜區(qū)下；源電極S位于第二N型摻雜區(qū)上。同理，P型襯底層的頂面和至少一個側面也可以暴露出第一N型摻雜區(qū)和第三N型摻雜區(qū)，第二N型摻雜區(qū)也可以暴露在P型襯底層的底面;第一漏電極D1位于第一 N型摻雜區(qū)上;第二漏電極D2位于第三N型摻雜區(qū)上;源電極S位于第二N型摻雜區(qū)下。[〇〇52] 圖4B中，N表示N型襯底層，P1、P2和P3分別表示第一P型摻雜區(qū)、第二P型摻雜區(qū)和第三P型摻雜區(qū)，G表示柵極，S表示源極，D1表示第一漏電極，D2表示第二漏電極。N型襯底層包括頂面、底面和側面；以及N型襯底層的底面和至少一個側面暴露出第一P型摻雜區(qū)和第三P型摻雜區(qū)；第二P型摻雜區(qū)可以暴露在N型襯底層的頂面;第一漏電極D1位于第一 P型摻雜區(qū)下；第二漏電極D2位于第三P型摻雜區(qū)下；源電極S位于第二P型摻雜區(qū)上。同理，N型襯底層的頂面和至少一個側面可以暴露出第一 P型摻雜區(qū)和第三P型摻雜區(qū)；第二P型摻雜區(qū)可以暴露在N型襯底層的底面;第一漏電極D1位于第一 P型摻雜區(qū)上;第二漏電極D2位于第三P型摻雜區(qū)上;源電極S位于第二P型摻雜區(qū)下。
[0053]在本實施例中，襯底層包括頂面、底面和側面；以及襯底層的頂面和至少一個側面暴露出第一摻雜區(qū)和第三摻雜區(qū)，襯底層的底面暴露出第二摻雜區(qū)；第一漏電極位于第一摻雜區(qū)上;第二漏電極位于第三摻雜區(qū)上;源電極位于第二摻雜區(qū)下。[〇〇54]與圖2A所示的實施例類似，在本實施例中，半導體開關也包括第一氧化區(qū)、第二氧化區(qū)和多個電極。第一氧化區(qū)、第二氧化區(qū)可以如圖4A、圖4B所示為凹槽狀，或根據(jù)襯底層和摻雜區(qū)的形狀具體設置。[0〇55]圖4A、圖4B所示的實施例與圖2A所示的實施例相比，進一步限定了襯底層，三個摻雜區(qū)以及電極的設置位置，圖4A、圖4B所示的實施例構成了垂直型固體開關，電流從第一漏電極D1或第二漏電極D2流向源電極S時，電流在垂直方向上流動。這種垂直型的固體開關所能通過的電流通常更大。
[0056]以上描述僅為本申請的較佳實施例以及對所運用技術原理的說明。本領域技術人員應當理解，本申請中所涉及的實用新型范圍，并不限于上述技術特征的特定組合而成的技術方案，同時也應涵蓋在不脫離實用新型構思的情況下，由上述技術特征或其等同特征進行任意組合而形成的其它技術方案。例如上述特征與本申請中公開的(但不限于)具有類似功能的技術特征進行互相替換而形成的技術方案。
【主權項】
1.一種半導體開關，其特征在于，包括:襯底層；第一摻雜區(qū)、第二摻雜區(qū)和第三摻雜區(qū)，其中，所述第一摻雜區(qū)、所述第二摻雜區(qū)和所 述第三摻雜區(qū)間隔擴散在所述襯底層，且所述襯底層的表面暴露出所述第一摻雜區(qū)、所述 第二摻雜區(qū)和所述第三摻雜區(qū)，當所述襯底層為P型半導體時，所述第一摻雜區(qū)、所述第二 摻雜區(qū)和所述第三摻雜區(qū)為N型半導體，當所述襯底層為N型半導體時，所述第一摻雜區(qū)、所 述第二摻雜區(qū)和所述第三摻雜區(qū)為P型半導體；第一氧化區(qū)，位于間隔所述第一摻雜區(qū)和所述第二摻雜區(qū)的所述襯底層的表面，連接 所述第一摻雜區(qū)和所述第二摻雜區(qū)；第二氧化區(qū)，位于間隔所述第二摻雜區(qū)和所述第三摻雜區(qū)的所述襯底層的表面，連接 所述第二摻雜區(qū)和所述第三摻雜區(qū)；柵電極，由位于所述第一氧化區(qū)上的第一柵電極和位于所述第二氧化區(qū)上的第二柵電 極連接而成；第一漏電極，與所述第一摻雜區(qū)連接；第二漏電極，和所述第三摻雜區(qū)連接；源電極，與所述第二摻雜區(qū)和所述襯底層連接。2.根據(jù)權利要求1所述的半導體開關，其特征在于，所述襯底層包括頂面和底面；以及 所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)橫向分布在所述襯底層，且所述襯底層的頂面暴露出所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第三摻雜區(qū)；所述第一漏電極位于所述第一摻雜區(qū)上；所述第二漏電極位于所述第三摻雜區(qū)上；所述源電極位于所述第二摻雜區(qū)上。3.根據(jù)權利要求1所述的半導體開關，其特征在于，所述襯底層包括頂面和底面；以及 所述襯底層的底面暴露出所述第一摻雜區(qū)和所述第三摻雜區(qū)，所述襯底層的頂面暴露出所述第二摻雜區(qū)；所述第一漏電極位于所述第一摻雜區(qū)下；所述第二漏電極位于所述第三摻雜區(qū)下；所述源電極位于所述第二摻雜區(qū)上。4.根據(jù)權利要求1所述的半導體開關，其特征在于，所述襯底層包括頂面和底面；以及 所述襯底層的頂面暴露出所述第一摻雜區(qū)和所述第三摻雜區(qū)，所述襯底層的底面暴露出所述第二摻雜區(qū)；所述第一漏電極位于所述第一摻雜區(qū)上；所述第二漏電極位于所述第三摻雜區(qū)上；所述源電極位于所述第二摻雜區(qū)下。5.根據(jù)權利要求1所述的半導體開關，其特征在于，所述襯底層包括頂面、底面；以及 所述第一摻雜區(qū)和所述第三摻雜區(qū)分別位于所述襯底層的兩側；所述第二摻雜區(qū)暴露在所述襯底層的頂面；所述第一漏電極位于所述第一摻雜區(qū)下；所述第二漏電極位于所述第三摻雜區(qū)下；所述源電極位于所述第二摻雜區(qū)上。6.根據(jù)權利要求1所述的半導體開關，其特征在于，所述襯底層包括頂面和底面；以及 所述第一摻雜區(qū)和所述第三摻雜區(qū)分別位于所述襯底層的兩側；所述第二摻雜區(qū)暴露在所述襯底層的底面；所述第一漏電極位于所述第一摻雜區(qū)上；所述第二漏電極位于所述第三摻雜區(qū)上；所述源電極位于所述第二摻雜區(qū)下。7.根據(jù)權利要求1所述的半導體開關，其特征在于，所述襯底層包括頂面、底面和側面； 以及所述襯底層的底面和至少一個側面暴露出所述第一摻雜區(qū)和所述第三摻雜區(qū)，所述襯 底層的頂面暴露出所述第二摻雜區(qū)；所述第一漏電極位于所述第一摻雜區(qū)下；所述第二漏電極位于所述第三摻雜區(qū)下；所述源電極位于所述第二摻雜區(qū)上。8.根據(jù)權利要求1所述的半導體開關，其特征在于，所述襯底層包括頂面、底面和側面； 以及所述襯底層的頂面和至少一個側面暴露出所述第一摻雜區(qū)和所述第三摻雜區(qū)，所述襯 底層的底面暴露出所述第二摻雜區(qū)；所述第一漏電極位于所述第一摻雜區(qū)上；所述第二漏電極位于所述第三摻雜區(qū)上；所述源電極位于所述第二摻雜區(qū)下。9.根據(jù)權利要求1-8中任一項所述的半導體開關，其特征在于，所述第一漏電極構成所 述半導體開關的一個輸入端，所述第二漏電極構成所述半導體開關的一個輸出端;或所述 第一漏電極構成所述半導體開關的一個輸出端，所述第二漏電極構成所述半導體開關的一 個輸入端。10.根據(jù)權利要求1-8中任一項所述的半導體開關，其特征在于，所述第一漏電極，所述 柵電極與所述源電極構成第一場效應晶體管;所述第二漏電極，所述柵電極與所述源電極 構成第二場效應晶體管。
【文檔編號】H01L29/78GK205692833SQ201620652773
【公開日】2016年11月16日
【申請日】2016年6月27日 公開號201620652773.2, CN 201620652773, CN 205692833 U, CN 205692833U, CN-U-205692833, CN201620652773, CN201620652773.2, CN205692833 U, CN205692833U
【發(fā)明人】趙恩海, 董維勝, 宋佩, 鄒慶華, 譚婷
【申請人】鹽城市惠眾新能源科技有限公司