本技術屬于半導體，具體涉及一種具有sj結構的sic?mosfet器件。

背景技術：

1、現有技術中，sic?mosfet器件的基本結構如圖1所示，包括外延區(qū)(n-epi)101、屏蔽區(qū)(p+shield)102、基區(qū)(p-base)103、源區(qū)(n+)104、柵氧化層(gox)105、柵極多晶硅(gate?poly)106、隔離介質層(oxide)107和金屬層(metal)108。

2、這種結構的sic?mosfet器件采用厚低摻雜的外延層epi來保證器件具有足夠擊穿電壓。其中低摻雜外延層n-epi的尺寸越厚，sic?mosfet器件的耐壓額定值就越大，但是，sic?mosfet器件的導通電阻會隨著擊穿電壓的2.4-2.6次方增長。因此低摻雜外延層n-epi的尺寸越厚會使得導通電阻急劇增大，從而導致sic?mosfet器件的電流額定值降低。

3、為了降低導通電阻(rsdon)，就必須增大硅片面積，需要更大晶片面積降低導通電阻，而一些大電流應用需要更大封裝尺寸，使得成本隨之增加，crss電容增加導致開關損耗增加，系統(tǒng)功率密度很難提高，使得sic?mosfet器件的應用受到很大限制。

技術實現思路

1、本實用新型針對現有的sic?mosfet器件無法以較低成本來降低導通電阻(rsdon)的技術問題，目的在于提供一種具有sj結構的sic?mosfet器件，以實現降低最小比電阻rsp(rdson*area)的同時進一步優(yōu)化了sic?mosfet器件的開關損耗，從而讓sic?mosfet器件擁有更好的fom性能。

2、所述sic?mosfet器件具有外延層，所述外延層上具有間隔交替排列的第一導電類型的柱結構和第二導電類型的柱結構。

3、進一步的，相鄰兩根第二導電類型的柱結構之間具有一根第一導電類型的柱結構，相鄰兩根第一導電類型的柱結構之間具有一根第二導電類型的柱結構。

4、進一步的，

5、所述第一導電類型的柱結構內的第一雜質摻雜濃度從上之下逐漸增大，

6、所述第二導電類型的柱結構內的第二雜質摻雜濃度從上之下逐漸減少；

7、或者，

8、所述第一導電類型的柱結構內的第一雜質摻雜濃度從上之下逐漸減少，

9、所述第二導電類型的柱結構內的第二雜質摻雜濃度從上之下逐漸增大。

10、進一步的，

11、所述第一導電類型的柱結構具有第一柱上段、第一柱中段和第一柱下段；

12、所述第二導電類型的柱結構具有第二柱上段、第二柱中段和第二柱下段。

13、進一步的，

14、所述第一柱上段的摻雜濃度大于所述第一柱中段的摻雜濃度大于所述第一柱下段的摻雜濃度；

15、所述第二柱上段的摻雜濃度小于所述第二柱中段的摻雜濃度小于所述第二柱下段的摻雜濃度。

16、進一步的，

17、所述第一柱上段的摻雜濃度小于所述第一柱中段的摻雜濃度小于所述第一柱下段的摻雜濃度；

18、所述第二柱上段的摻雜濃度大于所述第二柱中段的摻雜濃度大于所述第二柱下段的摻雜濃度。

19、進一步的，

20、所述第一導電類型為n型，第二導電類型為p型；

21、或，

22、所述第一導電類型為p型，第二導電類型為n型。

23、進一步的，

24、所述sic?mosfet器件還包括：

25、至少兩個間隔設置的l型屏蔽區(qū)，位于所述外延層內且位于所述第一導電類型的柱結構的正上方；

26、至少兩個基區(qū)，分別位于對應的所述屏蔽區(qū)的上方；

27、至少兩個源區(qū)，對應地位于所述屏蔽區(qū)和所述基區(qū)之間。

28、進一步的，

29、所述sic?mosfet器件還包括：

30、柵氧化層，位于所述外延層上表面；

31、柵極多晶硅，位于所述柵氧化層上表面的中部；

32、隔離介質層，包裹在所述柵極多晶硅的上表面。

33、進一步的，

34、所述sic?mosfet器件還包括：

35、金屬層，位于所述所述隔離介質層的上方。

36、進一步的，

37、所述第一導電類型的柱結構與所述第二類型的柱結構厚度相同。

38、進一步的，

39、兩個所述基區(qū)之間設有jeft區(qū)。

40、進一步的，

41、所述基區(qū)為溝道。

42、進一步的，

43、所述溝道的長度：所述jeft區(qū)的長度為10：2～10：4，優(yōu)選為10：3。

44、本實用新型的積極進步效果在于：

45、本實用新型通過在sic?mosfet器件上增設sj結構，也即在外延層內交替排列導電類型相反的柱結構，這種設計可以大幅降低降低導通電阻(rdson)，且同步降低qg，進而降低fom(rdson*qg)，進而提高sic?mosfet器件的性能。

技術特征：

1.一種具有sj結構的sic?mosfet器件，其特征在于，所述sic?mosfet器件具有外延層，所述外延層上具有間隔交替排列的第一導電類型的柱結構和第二導電類型的柱結構。

2.?如權利要求1所述的具有sj結構的sic?mosfet器件，其特征在于，相鄰兩根第二導電類型的柱結構之間具有一根第一導電類型的柱結構，相鄰兩根第一導電類型的柱結構之間具有一根第二導電類型的柱結構。

3.?如權利要求1所述的具有sj結構的sic?mosfet器件，其特征在于，

4.?如權利要求1所述的具有sj結構的sic?mosfet器件，其特征在于，

5.?如權利要求4所述的具有sj結構的sic?mosfet器件，其特征在于，所述sic?mosfet器件還包括：

6.?如權利要求5所述的具有sj結構的sic?mosfet器件，其特征在于，所述sic?mosfet器件還包括：

7.?如權利要求6所述的具有sj結構的sic?mosfet器件，其特征在于，所述sic?mosfet器件還包括：

8.?如權利要求1所述的具有sj結構的sic?mosfet器件，其特征在于，所述第一導電類型的柱結構與所述第二導電類型的柱結構厚度相同。

9.?如權利要求5所述的具有sj結構的sic?mosfet器件，其特征在于，兩個所述基區(qū)之間設有jeft區(qū)。

10.?如權利要求9所述的具有sj結構的sic?mosfet器件，其特征在于，所述基區(qū)為溝道。

11.?如權利要求10所述的具有sj結構的sic?mosfet器件，其特征在于，所述溝道的長度：所述jeft區(qū)的長度為10：2~10：4。

12.?如權利要求10所述的具有sj結構的sic?mosfet器件，其特征在于，所述溝道的長度：所述jeft區(qū)的長度為10：3。

技術總結
本技術屬于半導體技術領域，具體涉及一種具有SJ結構的SiC?MOSFET器件，所述SiC?MOSFET器件具有外延層，所述外延層上具有間隔交替排列的第一導電類型的柱結構和第二導電類型的柱結構。本技術通過在SiC?MOSFET器件上增設SJ結構，也即在外延層內交替排列導電類型相反的柱結構，這種設計可以大幅降低降低導通電阻(Rdson)，且同步降低Qg，進而降低FOM(Rdson*Qg)，進而提高SiC?MOSFET器件的性能。

技術研發(fā)人員：覃源,高盼盼
受保護的技術使用者：合肥矽普半導體科技有限公司
技術研發(fā)日：20231215
技術公布日：2024/12/10