本發(fā)明是關(guān)于運(yùn)算裝置的結(jié)構(gòu)及其制造方法，特別是有關(guān)高效能運(yùn)算裝置的結(jié)構(gòu)及其制造方法。

背景技術(shù)：

1、在先進(jìn)半導(dǎo)體制造技術(shù)中，裝置尺寸的持續(xù)減小及電路配置的日益復(fù)雜，使得集成電路(ic)的設(shè)計(jì)及制造更具挑戰(zhàn)性且成本更高。在追求裝置效能更好、足跡更小及功率消耗更低的持續(xù)過程中，已經(jīng)探索出使線寬減小的先進(jìn)半導(dǎo)體制造技術(shù)，包括使用環(huán)繞式柵極(gaa)型晶體管的技術(shù)。環(huán)繞式柵極型晶體管可用于與其前身顯著不同的結(jié)構(gòu)中，系因可以更有效且可控的方式操縱通道電流，從而提高包括環(huán)繞式柵極型晶體管之裝置的電效能。

2、雖然用于制造基于環(huán)繞式柵極型晶體管之半導(dǎo)體裝置的技術(shù)確實(shí)已有一些改進(jìn)，但此類技術(shù)仍無法滿足市場需求。舉例而言，在先進(jìn)應(yīng)用中不斷嘗試減小裝置尺寸會(huì)對(duì)半導(dǎo)體裝置的積體化產(chǎn)生困難。高效能運(yùn)算(hpc)裝置(諸如圖形處理單元(gpu)芯片)需要在環(huán)繞式柵極芯片上形成高速及低功耗晶體管。環(huán)繞式柵極芯片的核心電路主要用于運(yùn)算目的，而環(huán)繞式柵極芯片的非核心電路(例如，輸入/輸出電路)則用于方便核心電路的操作。然而，環(huán)繞式柵極芯片的非核心電路需要厚的柵極介電材料以滿足大的電壓下降需求，而核心電路的每個(gè)半導(dǎo)體通道材料奈米片之間的有限奈米片間距(inter?nanosheetspacing)無法容納厚的柵極介電材料。

3、因此，需要解決用于制造基于環(huán)繞式柵極型晶體管之半導(dǎo)體裝置的積體化問題。

技術(shù)實(shí)現(xiàn)思路

1、根據(jù)本揭示內(nèi)容之一態(tài)樣，一半導(dǎo)體裝置包括：一第一基板，其包括由平面型晶體管或鰭型晶體管形成的復(fù)數(shù)個(gè)第一型晶體管，其中平面型晶體管之每一者的一柵極氧化硅層具有一第一厚度，且鰭型晶體管之每一者的一柵極氧化硅層具有一第二厚度；以及一第二基板，其接合至第一基板，并包括由環(huán)繞式柵極(gaa)型晶體管形成的復(fù)數(shù)個(gè)第二型晶體管，其中環(huán)繞式柵極型晶體管之每一者的一柵極氧化硅層具有一第三厚度。第三厚度小于第一厚度或第二厚度。

2、根據(jù)本揭示內(nèi)容之一態(tài)樣，一半導(dǎo)體裝置包括：一第一基板，其包括由平面型晶體管或鰭型晶體管形成的復(fù)數(shù)個(gè)第一型晶體管，其中第一型晶體管在一第一電壓下操作，且其中復(fù)數(shù)個(gè)第一型晶體管之每一者具有與一第一高介電常數(shù)介電層堆棧的一第一柵極氧化硅層，第一柵極氧化硅層與第一高介電常數(shù)介電層具有一第一組合厚度；以及一第二基板，其接合至第一基板，并包括由環(huán)繞式柵極(gaa)型晶體管形成的復(fù)數(shù)個(gè)第二型晶體管，其中第二型晶體管在小于第一電壓的一第二電壓下操作，且其中復(fù)數(shù)個(gè)第二型晶體管之每一者具有與一第二高介電常數(shù)介電層堆棧的一第二柵極氧化硅層，第二柵極氧化硅層與第二高介電常數(shù)介電層具有一第二組合厚度。第一組合厚度大于第二組合厚度。

3、根據(jù)本揭示內(nèi)容之一態(tài)樣，一方法包括：在一第一半導(dǎo)體晶圓上形成復(fù)數(shù)個(gè)第一晶粒區(qū)，其中第一晶粒區(qū)之每一者包含由平面型晶體管或鰭型晶體管形成的復(fù)數(shù)個(gè)第一型晶體管，其中平面型晶體管之每一者的一柵極氧化硅層具有一第一厚度，且鰭型晶體管之每一者的一柵極氧化硅層具有一第二厚度；鄰近第一晶粒區(qū)形成一第一互聯(lián)機(jī)區(qū)域；在一第二半導(dǎo)體晶圓上形成復(fù)數(shù)個(gè)第二晶粒區(qū)，其中第二晶粒區(qū)之每一者包含由環(huán)繞式柵極(gaa)型晶體管形成的復(fù)數(shù)個(gè)第二型晶體管，其中環(huán)繞式柵極型晶體管之每一者的一柵極氧化硅層具有一第三厚度；鄰近第二晶粒區(qū)形成一第二互聯(lián)機(jī)區(qū)域；以及藉由將第一晶粒區(qū)之每一者電耦合至第二晶粒區(qū)之對(duì)應(yīng)體而將第一半導(dǎo)體晶圓接合至第二半導(dǎo)體晶圓。第三厚度小于第一厚度或第二厚度。

技術(shù)特征：

1.一種半導(dǎo)體結(jié)構(gòu)，其包含：

2.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中該第三厚度小于約1nm。

3.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中該第二厚度實(shí)質(zhì)上等于或大于約1.5nm。

4.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中該第一厚度實(shí)質(zhì)上等于或大于約1.8nm。

5.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中該等第一型晶體管在一第一電壓下操作，且該等第二型晶體管在小于該第一電壓的一第二電壓下操作。

6.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，更包含：

7.根據(jù)權(quán)利要求6的半導(dǎo)體結(jié)構(gòu)，其中該等第一型晶體管與該等第二型晶體管進(jìn)一步互連，以允許從該輸入端輸入的該電力信號(hào)或該電信號(hào)在通過該接合結(jié)構(gòu)之前藉由進(jìn)入該等第一型晶體管而到達(dá)該等第二型晶體管。

8.根據(jù)權(quán)利要求7的半導(dǎo)體結(jié)構(gòu)，其中該等第一型晶體管與該等第二型晶體管進(jìn)一步互連，以允許從該等第二型晶體管輸出至一輸出端的該電力信號(hào)或該電信號(hào)藉由首先通過該接合結(jié)構(gòu)而到達(dá)該輸出端。

9.根據(jù)權(quán)利要求6的半導(dǎo)體結(jié)構(gòu)，更包含位于該第一基板及該第二基板之至少一者中的一基板通路，其電連接至該接合結(jié)構(gòu)。

10.根據(jù)權(quán)利要求6的半導(dǎo)體結(jié)構(gòu)，其中該接合結(jié)構(gòu)包含一混合接合層、一凸塊下金屬、一導(dǎo)電凸塊、或一微凸塊之一者。

11.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中該等第二型晶體管形成用于人工智能機(jī)器學(xué)習(xí)或人工智能深度學(xué)習(xí)的應(yīng)用的一處理器。

12.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中該第二基板包含一輸入/輸出電路、一模擬電路、一電源電路、及一內(nèi)存電路之至少一者。

13.一種半導(dǎo)體裝置，其包含：

14.根據(jù)權(quán)利要求13的半導(dǎo)體裝置，其中該第二電壓經(jīng)由該等第一型晶體管并通過該第一基板與該第二基板之間的一接合結(jié)構(gòu)而提供至等該第二型晶體管。

15.根據(jù)權(quán)利要求14的半導(dǎo)體裝置，其中該接合結(jié)構(gòu)包含一混合接合層、一凸塊下金屬、一導(dǎo)電凸塊、或一微凸塊之一者。

16.根據(jù)權(quán)利要求13的半導(dǎo)體裝置，其中該第二組合厚度小于該第一組合厚度至少50％。

17.根據(jù)權(quán)利要求13的半導(dǎo)體裝置，其中該第一基板及該第二基板之至少一者包含電耦合至該第一基板及該第二基板之另一者的一基板通路。

18.一種方法，其包含：

19.根據(jù)權(quán)利要求18的方法，其更包含：

20.根據(jù)權(quán)利要求18的方法，在將該第一半導(dǎo)體晶圓接合至該第二半導(dǎo)體晶圓之前，更包含：

技術(shù)總結(jié)
本發(fā)明所申請(qǐng)內(nèi)容揭示半導(dǎo)體裝置、半導(dǎo)體結(jié)構(gòu)以及形成半導(dǎo)體裝置的方法，其中所述半導(dǎo)體結(jié)構(gòu)包括一第一基板及一第二基板。第一基板具有由平面型晶體管或鰭型晶體管形成的復(fù)數(shù)個(gè)第一型晶體管，其中平面型晶體管之每一者的一柵極氧化硅層具有一第一厚度，且鰭型晶體管之每一者的一柵極氧化硅層具有一第二厚度。第二基板接合至第一基板，并包括由環(huán)繞式柵極型晶體管形成的復(fù)數(shù)個(gè)第二型晶體管，其中環(huán)繞式柵極型晶體管之每一者的一柵極氧化硅層具有一第三厚度。第三厚度小于第一厚度或第二厚度。

技術(shù)研發(fā)人員：陳文良
受保護(hù)的技術(shù)使用者：愛普科技股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/19