本發(fā)明涉及半導(dǎo)體封裝，尤其是指一種三維集成結(jié)構(gòu)及其封裝方法。

背景技術(shù)：

1、隨著集成電路技術(shù)的快速發(fā)展，對集成電路封裝技術(shù)的要求也越來越高。傳統(tǒng)的二維封裝方法已無法滿足現(xiàn)代電子設(shè)備對高集成度、高性能和低功耗的需要求。因此，三維集成封裝技術(shù)應(yīng)運(yùn)而生，以其獨(dú)特的優(yōu)勢成為電子封裝領(lǐng)域的研究熱點。

2、三維集成封裝技術(shù)主要通過在垂直方向上堆疊芯片，實現(xiàn)更高層次的集成，從而突破二維封裝技術(shù)的局限。目前，業(yè)內(nèi)實現(xiàn)三維集成封裝的典型方法之一就是疊層型封裝，它通過將兩個或多個裸芯片或封裝芯片在垂直方向上互連，實現(xiàn)三維集成。這種方法具有靈活性高、集成度提升明顯的優(yōu)勢。然而，這種方案還存在以下問題：

3、（1）制造工藝復(fù)雜是疊層型封裝面臨的主要問題之一。其涉及到多個層次的芯片堆疊和精細(xì)布線的連接，需要高度精確的工藝控制和復(fù)雜的設(shè)備操作。

4、（2）成本較高也是一個突出問題。疊層型封裝需要使用特殊的材料和先進(jìn)的制造工藝，較高的成本在一定程度上限制了其廣泛應(yīng)用。

5、（3）在可靠性方面，疊層型封裝的翹曲問題也會帶來一些負(fù)面影響，使封裝體變得脆弱，容易出現(xiàn)開裂、分層等問題。

技術(shù)實現(xiàn)思路

1、為此，本發(fā)明提供一種三維集成結(jié)構(gòu)及其封裝方法，解決了現(xiàn)有三維集成封裝方法存在結(jié)構(gòu)復(fù)雜，工藝繁瑣，成本較高等問題。該方法結(jié)構(gòu)簡單，易于實現(xiàn)，且能夠有效提高集成電路的集成度和性能，克服現(xiàn)有技術(shù)的缺陷和劣勢；該方法采用先進(jìn)的封裝工藝，將多個芯片或功能模塊在三維空間內(nèi)進(jìn)行集成封裝，形成緊湊、高性能的三維封裝結(jié)構(gòu)。

2、為解決上述技術(shù)問題，本發(fā)明提供一種三維集成結(jié)構(gòu)，包括若干堆疊的封裝體，各所述封裝體包括：

3、core材，包括貫穿于相對的正反兩面的若干個金屬化通孔，各所述金屬化通孔的兩端凸設(shè)有凸點焊盤，所述core材還開設(shè)有鏤空區(qū)域；

4、芯片，設(shè)置于所述鏤空區(qū)域內(nèi)；

5、包覆膜，填充于所述鏤空區(qū)域內(nèi)且覆蓋于所述core材正反兩面，并暴露各所述凸點焊盤表面；

6、布線層，分別設(shè)置于所述core材正反兩面上的所述包覆膜的表面，且與各所述凸點焊盤接觸；

7、鈍化層，覆蓋于各所述布線層；

8、焊球凸點，各所述鈍化層表面具有延伸至所述布線層的開口，以適于所述焊球凸點伸入并與所述布線層接觸；

9、其中，各所述封裝體通過各自的焊球凸點與相鄰的所述封裝體的所述布線層接觸，且相鄰兩個所述封裝體之間形成的縫隙中填充有底部填充膠。

10、在本發(fā)明的一種實施方式中，所述core材的厚度范圍在400um-1000um。

11、在本發(fā)明的一種實施方式中，所述凸點焊盤凸出所述金屬化通孔的兩端的高度為40um-80um。

12、在本發(fā)明的一種實施方式中，所述鏤空區(qū)域的邊緣距離所述芯片的邊緣大于500um。

13、在本發(fā)明的一種實施方式中，所述包覆膜為絕緣材料，包括塑封料、abf或cbf。

14、本發(fā)明還提供一種三維集成結(jié)構(gòu)的封裝方法，包括如下步驟：

15、步驟一：提供core材，所述core材預(yù)留有金屬化通孔，所述金屬化通孔的兩端凸設(shè)有凸點焊盤；

16、步驟二：使用包覆膜將所述core材的正反兩面覆蓋，隨后通過研磨的方式減薄到預(yù)設(shè)厚度，暴露各所述凸點焊盤表面；

17、步驟三：對所述core材目標(biāo)區(qū)域進(jìn)行激光燒蝕，形成鏤空區(qū)域；

18、步驟四：將加工后的所述core材反面貼附到臨時鍵合膜上，該臨時鍵合膜貼在載具上，隨后將芯片的引出端朝下裝入所述鏤空區(qū)域內(nèi)；

19、步驟五：使用包覆膜填充于所述鏤空區(qū)域內(nèi)且覆蓋于所述core材，去掉所述臨時鍵合膜與所述載具；

20、步驟六：在新的晶圓載體的底部制作鈍化層和布線層；

21、步驟七：使用臨時鍵合膜將底部的鈍化層和布線層包覆保護(hù)；

22、步驟八：將新的晶圓載體頂部的包覆膜減薄，漏出各所述凸點焊盤，再制作鈍化層和布線層；

23、步驟九：將底部的臨時鍵合膜去除，在各鈍化層的開口處生長出焊球凸點，形成封裝體；

24、步驟十：將多個所述的封裝體按照預(yù)設(shè)的排列方式進(jìn)行堆疊，各所述封裝體通過各自的焊球凸點與相鄰的所述封裝體的所述布線層接觸，使用底部填充膠填充于相鄰兩個所述封裝體之間形成的縫隙中，最終形成三維集成封裝結(jié)構(gòu)。

25、在本發(fā)明的一種實施方式中，所述core材的厚度范圍在400um-1000um。

26、在本發(fā)明的一種實施方式中，所述凸點焊盤凸出所述金屬化通孔的兩端的高度為40um-80um。

27、在本發(fā)明的一種實施方式中，所述鏤空區(qū)域的邊緣距離所述芯片的邊緣大于500um。

28、在本發(fā)明的一種實施方式中，所述包覆膜為絕緣材料，包括塑封料、abf或cbf。

29、本發(fā)明的上述技術(shù)方案相比現(xiàn)有技術(shù)具有以下優(yōu)點：

30、本發(fā)明所述的一種三維集成結(jié)構(gòu)及其封裝方法，在封裝結(jié)構(gòu)中，選用了性能優(yōu)異、質(zhì)量可靠的core材，并進(jìn)行了合理的結(jié)構(gòu)設(shè)計。這使得封裝后的器件具有更好的機(jī)械強(qiáng)度和穩(wěn)定性，從而大大提高了封裝的可靠性和耐用性。

31、本發(fā)明通過在core材上開槽，實現(xiàn)更高密度的芯片集成，充分利用了空間資源，在有限的封裝體積內(nèi)集成更多功能的芯片或功能模塊。這不僅提高了整個系統(tǒng)的性能和功能，還降低了封裝體的體積。

32、本發(fā)明通過雙面布線的方案，可以平衡單面多次布線帶來的翹曲問題，同時也提升了封裝體的信號傳輸能力。

技術(shù)特征：

1.一種三維集成結(jié)構(gòu)，其特征在于，包括若干堆疊的封裝體，各所述封裝體包括：

2.根據(jù)權(quán)利要求1所述的一種三維集成結(jié)構(gòu)，其特征在于，所述core材（101）的厚度范圍在400um-1000um。

3.根據(jù)權(quán)利要求1所述的一種三維集成結(jié)構(gòu)，其特征在于，所述凸點焊盤（103）凸出所述金屬化通孔（102）的兩端的高度為40um-80um。

4.根據(jù)權(quán)利要求1所述的一種三維集成結(jié)構(gòu)，其特征在于，所述鏤空區(qū)域（501）的邊緣距離所述芯片（201）的邊緣大于500um。

5.根據(jù)權(quán)利要求1所述的一種三維集成結(jié)構(gòu)，其特征在于，所述包覆膜（104）為絕緣材料，包括塑封料、abf或cbf。

6.一種三維集成結(jié)構(gòu)的封裝方法，其特征在于，包括如下步驟：

7.根據(jù)權(quán)利要求6所述的一種三維集成結(jié)構(gòu)的封裝方法，其特征在于，所述core材（101）的厚度范圍在400um-1000um。

8.根據(jù)權(quán)利要求6所述的一種三維集成結(jié)構(gòu)的封裝方法，其特征在于，所述凸點焊盤（103）凸出所述金屬化通孔（102）的兩端的高度為40um-80um。

9.根據(jù)權(quán)利要求6所述的一種三維集成結(jié)構(gòu)的封裝方法，其特征在于，所述鏤空區(qū)域（501）的邊緣距離所述芯片（201）的邊緣大于500um。

10.根據(jù)權(quán)利要求6所述的一種三維集成結(jié)構(gòu)的封裝方法，其特征在于，所述包覆膜（104）為絕緣材料，包括塑封料、abf或cbf。

技術(shù)總結(jié)
本發(fā)明涉及一種三維集成結(jié)構(gòu)及其封裝方法。本發(fā)明包括Core材，包括貫穿于相對的正反兩面的若干個金屬化通孔，各金屬化通孔的兩端凸設(shè)有凸點焊盤，Core材還開設(shè)有鏤空區(qū)域；芯片，設(shè)置于鏤空區(qū)域內(nèi)；包覆膜，填充于鏤空區(qū)域內(nèi)且覆蓋于Core材正反兩面，并暴露各凸點焊盤表面；布線層，分別設(shè)置于Core材正反兩面上的包覆膜的表面，且與各凸點焊盤接觸；鈍化層，覆蓋于各布線層；焊球凸點，各鈍化層表面具有延伸至布線層的開口；各封裝體通過各自的焊球凸點與相鄰的封裝體的布線層接觸，且相鄰兩個封裝體之間形成的縫隙中填充有底部填充膠。本發(fā)明將多個芯片或功能模塊在三維空間內(nèi)進(jìn)行集成封裝，形成緊湊、高性能的三維封裝結(jié)構(gòu)。

技術(shù)研發(fā)人員：陳志強(qiáng),張愛兵,李軼楠,姚昕,李洋,李楊,夏晨輝
受保護(hù)的技術(shù)使用者：無錫中微高科電子有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/9/9