本發(fā)明涉及半導(dǎo)體，特別是涉及一種利用選擇性外延集成bcd和sgt器件的制造方法。

背景技術(shù)：

1、請(qǐng)參閱圖1，ipd是intelligent?power?device的縮寫，是指內(nèi)置保護(hù)電路，可吸收感性負(fù)載等的能量的高性能半導(dǎo)體電源開關(guān)，也稱為智能開關(guān)(smart?switch)、高邊/低邊開關(guān)(hi-side/lo-side?switch)等，隨著軟件化、自動(dòng)駕駛、功能安全的興起，高邊開關(guān)正在快速替換沒有軟件配置功能，可靠性低，沒有診斷功能的保險(xiǎn)絲。

2、bcd工藝可以在單個(gè)芯片上完成模擬和數(shù)字信號(hào)的控制，以及高功率電源的處理。而sgt器件因其極低的寄生電阻，高溫可靠性以及飽和區(qū)工作可靠性，可以滿足車載智能高邊開關(guān)對(duì)mosfet較高的性能需求。然而，這兩種器件對(duì)襯底的需求存在矛盾，使得這兩種器件的單芯片集成成為技術(shù)難題。

3、目前，業(yè)界通常是在兩個(gè)芯片上分別制造bcd和sgt器件，再通過后續(xù)封裝將二者整合在一起。bcd和sgt之間通過bonding?wire(鍵合線)連接，寄生rs(電阻)和rc(電容)較大，兩者間的性能匹配度不高。這種方法不僅增加了制造成本，而且限制了芯片性能的進(jìn)一步提升。

4、業(yè)界也有部分制造工藝可以實(shí)現(xiàn)在單一芯片上同時(shí)制造bcd和sgt器件，但是這些工藝由于無法解決bcd和sgt器件對(duì)襯底摻雜類型和濃度的不同需求，需要犧牲寄生電阻和擊穿電壓等性能參數(shù)，無法充分發(fā)掘這兩種器件的性能潛力。

5、為解決上述問題，需要提出一種新型的利用選擇性外延集成bcd和sgt器件的制造方法。

技術(shù)實(shí)現(xiàn)思路

1、鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種利用選擇性外延集成bcd和sgt器件的制造方法，用于解決現(xiàn)有技術(shù)中bcd和sgt器件對(duì)襯底摻雜類型和濃度的不同需求，需要犧牲寄生電阻和擊穿電壓等性能參數(shù)，無法充分發(fā)掘這兩種器件的性能潛力的問題。

2、為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種利用選擇性外延集成bcd和sgt器件的制造方法,包括：

3、步驟一、提供第一導(dǎo)電類型的高摻雜的襯底，所述襯底上包括bcd器件的形成區(qū)以及sgt器件的形成區(qū)，在所述襯底上形成硬掩模層，刻蝕bcd器件形成區(qū)上的所述襯底形成凹槽，在裸露的所述襯底上形成氧化層，刻蝕去除所述凹槽底部上的氧化層，形成填充所述凹槽的為第二導(dǎo)電類型的低摻雜的外延層，研磨所述外延層和所述硬掩模層至所述襯底上；

4、步驟二、在sgt器件的形成區(qū)上的所述襯底上形成sgt器件的部分結(jié)構(gòu)，其包括：

5、形成于所述外延層上的第一溝槽以及位于所述第一溝槽側(cè)方處的第二溝槽；

6、在所述第一、二溝槽中形成第一電介質(zhì)層和第一柵極多晶硅層，其中所述第一電介質(zhì)層和所述第一柵極多晶硅層位于所述第一溝槽的下端、以及位于所述第二溝槽中；

7、隔離介質(zhì)層，其形成在所述第一中的所述第一柵極多晶硅層上；

8、第二電介質(zhì)層，其形成在第一溝槽中以及所述外延層上；

9、填充剩余所述第一溝槽的第二柵極多晶硅層；

10、步驟三、形成淺溝槽隔離結(jié)構(gòu)以定義出bcd器件的有源區(qū)；

11、步驟四、利用離子注入形成sgt器件的第一阱，所述第一阱為第二導(dǎo)電類型；

12、利用離子注入形成bcd器件的阱區(qū)和漂移區(qū)；

13、步驟五、形成bcd器件的柵極結(jié)構(gòu)，利用離子注入形成bcd器件和sgt器件的重?fù)诫s區(qū)；

14、步驟六、在所述襯底正面形成引出bcd器件和sgt器件的金屬互連結(jié)構(gòu)；在所述襯底背面形成金屬層作為sgt器件的漏端。

15、優(yōu)選地，步驟一中的所述硬掩模層的材料為二氧化硅。

16、優(yōu)選地，步驟一中利用熱氧化的方法形成所述氧化層。

17、優(yōu)選地，步驟一中的所述研磨的方法為化學(xué)機(jī)械平坦化研磨。

18、優(yōu)選地，步驟二中的所述形成sgt器件的部分結(jié)構(gòu)的方法包括：在所述第一、二溝槽中形成所述第一電介質(zhì)層和所述第一柵極多晶硅層，其中所述第一電介質(zhì)層和所述第一柵極多晶硅層位于所述第一溝槽的下端、以及位于所述第二溝槽中；形成填充剩余所述第一溝槽的所述隔離介質(zhì)層，研磨所述隔離介質(zhì)層至所述外延層上，刻蝕所述第一溝槽中的所述隔離介質(zhì)層使其部分保留在其中的所述第一柵極多晶硅層上；在所述外延層上和所述第一溝槽中形成第二電介質(zhì)層，之后形成填充剩余所述第一溝槽的所述第二柵極多晶硅層。

19、優(yōu)選地，步驟三中的所述bcd器件包括mos器件、雙極型器件、ldmos器件的至少一種。

20、優(yōu)選地，步驟三中的所述bcd器件包括cmos器件和ldmos器件。

21、優(yōu)選地，步驟四中的所述利用離子注入形成bcd器件的阱區(qū)和漂移區(qū)的方法包括：利用離子注入形成ldmos器件的體區(qū)、漂移區(qū)，所述體區(qū)為第一導(dǎo)電類型，所述漂移區(qū)為第二導(dǎo)電類型；以及形成cmos器件的第二阱，所述第二阱為第一導(dǎo)電類型。

22、優(yōu)選地，步驟四中還包括形成隔離環(huán)結(jié)構(gòu)，其用于隔離sgt器件和bcd器件以及bcd內(nèi)部器件的隔離。

23、優(yōu)選地，步驟五中的所述柵極結(jié)構(gòu)包括：柵極介電層以及位于所述柵極介電層上的柵極多晶硅層；所述柵極介電層和所述柵極多晶硅層的側(cè)壁形成有側(cè)墻。

24、優(yōu)選地，步驟五中的所述bcd器件的柵極結(jié)構(gòu)包括ldmos器件的第一柵極結(jié)構(gòu)和cmos器件的第二柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)的一端延伸至所述體區(qū)上，其另一端延伸至相鄰所述漂移區(qū)上的所述淺溝槽隔離上，所述第二柵極結(jié)構(gòu)位于所述第三阱上。

25、優(yōu)選地，步驟五中的所述利用離子注入形成bcd器件和sgt器件的重?fù)诫s區(qū)的方法包括：形成位于所述體區(qū)、所述漂移區(qū)以及所述第一、二阱上的重?fù)诫s區(qū)；所述的第一阱上的所述重?fù)诫s區(qū)作為sgt器件的源端；所述漂移區(qū)上的所述重?fù)诫s區(qū)作為ldmos器件的漏端，所述體區(qū)上的所述重?fù)诫s區(qū)作為ldmos器件的源端；所述第二阱上的重?fù)诫s區(qū)作為cmos器件的源、漏端。

26、優(yōu)選地，步驟五中還包括在所述體區(qū)和所述第二阱上形成襯底引出區(qū)的步驟。

27、優(yōu)選地，步驟六中在所述襯底背面形成金屬層之前還包括對(duì)所述襯底的背面進(jìn)行減薄。

28、優(yōu)選地，步驟六中利用化學(xué)機(jī)械平坦化研磨的方法減薄所述襯底。

29、優(yōu)選地，所述第一導(dǎo)電類型為n型，所述第二導(dǎo)電類型為p型。

30、優(yōu)選地，所述第一導(dǎo)電類型為p型，所述第二導(dǎo)電類型為n型。

31、如上所述，本發(fā)明的利用選擇性外延集成bcd和sgt器件的制造方法，具有以下有益效果：

32、本發(fā)明整合bcd和sgt工藝，能夠?qū)崿F(xiàn)單芯片集成，降低制造成本，提高產(chǎn)品競(jìng)爭(zhēng)力。

技術(shù)特征：

1.一種利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于，至少包括：

2.根據(jù)權(quán)利要求1所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟一中的所述硬掩模層的材料為二氧化硅。

3.根據(jù)權(quán)利要求1所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟一中利用熱氧化的方法形成所述氧化層。

4.根據(jù)權(quán)利要求1所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟一中的所述研磨的方法為化學(xué)機(jī)械平坦化研磨。

5.根據(jù)權(quán)利要求1所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟二中的所述形成sgt器件的部分結(jié)構(gòu)的方法包括：在所述第一、二溝槽中形成所述第一電介質(zhì)層和所述第一柵極多晶硅層，其中所述第一電介質(zhì)層和所述第一柵極多晶硅層位于所述第一溝槽的下端、以及位于所述第二溝槽中；形成填充剩余所述第一溝槽的所述隔離介質(zhì)層，研磨所述隔離介質(zhì)層至所述外延層上，刻蝕所述第一溝槽中的所述隔離介質(zhì)層使其部分保留在其中的所述第一柵極多晶硅層上；在所述外延層上和所述第一溝槽中形成第二電介質(zhì)層，之后形成填充剩余所述第一溝槽的所述第二柵極多晶硅層。

6.根據(jù)權(quán)利要求1所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟三中的所述bcd器件包括mos器件、雙極型器件、ldmos器件的至少一種。

7.根據(jù)權(quán)利要求6所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟三中的所述bcd器件包括cmos器件和ldmos器件。

8.根據(jù)權(quán)利要求7所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟四中的所述利用離子注入形成bcd器件的阱區(qū)和漂移區(qū)的方法包括：利用離子注入形成ldmos器件的體區(qū)、漂移區(qū)，所述體區(qū)為第一導(dǎo)電類型，所述漂移區(qū)為第二導(dǎo)電類型；以及形成cmos器件的第二阱，所述第二阱為第一導(dǎo)電類型。

9.根據(jù)權(quán)利要求1所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟四中還包括形成隔離環(huán)結(jié)構(gòu)，其用于隔離sgt器件和bcd器件以及bcd內(nèi)部器件的隔離。

10.根據(jù)權(quán)利要求1所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟五中的所述柵極結(jié)構(gòu)包括：柵極介電層以及位于所述柵極介電層上的柵極多晶硅層；

11.根據(jù)權(quán)利要求7所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟五中的所述bcd器件的柵極結(jié)構(gòu)包括ldmos器件的第一柵極結(jié)構(gòu)和cmos器件的第二柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)的一端延伸至所述體區(qū)上，其另一端延伸至相鄰所述漂移區(qū)上的所述淺溝槽隔離上，所述第二柵極結(jié)構(gòu)位于所述第三阱上。

12.根據(jù)權(quán)利要求8所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟五中的所述利用離子注入形成bcd器件和sgt器件的重?fù)诫s區(qū)的方法包括：形成位于所述體區(qū)、所述漂移區(qū)以及所述第一、二阱上的重?fù)诫s區(qū)；所述的第一阱上的所述重?fù)诫s區(qū)作為sgt器件的源端；所述漂移區(qū)上的所述重?fù)诫s區(qū)作為ldmos器件的漏端，所述體區(qū)上的所述重?fù)诫s區(qū)作為ldmos器件的源端；所述第二阱上的重?fù)诫s區(qū)作為cmos器件的源、漏端。

13.根據(jù)權(quán)利要求8所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟五中還包括在所述體區(qū)和所述第二阱上形成襯底引出區(qū)的步驟。

14.根據(jù)權(quán)利要求1所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟六中在所述襯底背面形成金屬層之前還包括對(duì)所述襯底的背面進(jìn)行減薄。

15.根據(jù)權(quán)利要求14所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：步驟六中利用化學(xué)機(jī)械平坦化研磨的方法減薄所述襯底。

16.根據(jù)權(quán)利要求1至15任一項(xiàng)所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：所述第一導(dǎo)電類型為n型，所述第二導(dǎo)電類型為p型。

17.根據(jù)權(quán)利要求1至15任一項(xiàng)所述的利用選擇性外延集成bcd和sgt器件的制造方法，其特征在于：所述第一導(dǎo)電類型為p型，所述第二導(dǎo)電類型為n型。

技術(shù)總結(jié)
本發(fā)明提供一種利用選擇性外延集成BCD和SGT器件的制造方法，提供第一導(dǎo)電類型的高摻雜的襯底，襯底上包括BCD器件的形成區(qū)以及SGT器件的形成區(qū)，在襯底上形成硬掩模層，刻蝕BCD器件形成區(qū)上的襯底形成凹槽，在裸露的襯底上形成氧化層，刻蝕去除凹槽底部上的氧化層，形成填充凹槽的為第二導(dǎo)電類型的低摻雜的外延層，研磨外延層和硬掩模層至襯底上；在SGT器件的形成區(qū)上的襯底上形成SGT器件的部分結(jié)構(gòu)；形成淺溝槽隔離結(jié)構(gòu)以定義出BCD器件的有源區(qū)；利用離子注入形成SGT器件的第一阱，第一阱為第二導(dǎo)電類型；利用離子注入形成BCD器件的阱區(qū)和漂移區(qū)。本發(fā)明整合BCD和SGT工藝，能夠?qū)崿F(xiàn)單芯片集成，降低制造成本，提高產(chǎn)品競(jìng)爭(zhēng)力。

技術(shù)研發(fā)人員：陳華倫,陳晨,何興月,張晗,王曉東,王黎
受保護(hù)的技術(shù)使用者：上海華虹宏力半導(dǎo)體制造有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/17