本發(fā)明涉及半導體，具體地涉及一種有源區(qū)分構(gòu)式測試單元及多晶硅柵線寬粗糙度測試方法。

背景技術(shù)：

1、多晶硅柵(poly?gate)是控制mos器件開啟和關(guān)閉的重要結(jié)構(gòu)，多晶硅柵的線寬會影響mos器件的電性參數(shù)。由于芯片制造過程中存在光刻技術(shù)的限制、制造工藝參數(shù)的波動等問題，會使得多晶硅柵的線寬不均勻或表面不平整，進而導致器件電流特性不穩(wěn)定、閾值電壓漂移、漏電流增加等諸多負面影響。

2、testkey是一種在芯片制造工藝中加入在晶圓(wafer)固定位置的測試單元，用來監(jiān)控芯片制造工藝是否健康，器件性能是否正常。在流片(試生產(chǎn))過程中需要設(shè)計testkey，以監(jiān)測多晶硅柵線寬拉偏實驗的mos器件電性。

3、現(xiàn)有技術(shù)中，通過對多晶硅柵的線寬做拉偏，獲得不同多晶硅柵線寬的器件電性數(shù)據(jù)，能夠分析多晶硅柵整體線寬對電性數(shù)據(jù)的影響。然而實際上，由于多晶硅柵的線寬粗糙度的差異性，即使是具有相同多晶硅柵整體線寬的器件表現(xiàn)出來的電性能也不盡相同。

4、目前，流片過程中設(shè)計的testkey能夠監(jiān)測整體多晶硅柵線寬拉偏實驗的mos器件電性，但無法針對多晶硅柵的線寬粗糙度(lwr)做有效評估，使得線上量測的多晶硅柵的線寬粗糙度與最終電性結(jié)果無法匹配，無法分析出電性差異的來源。

技術(shù)實現(xiàn)思路

1、為了解決上述技術(shù)缺陷，本發(fā)明提供一種有源區(qū)分構(gòu)式測試單元及多晶硅柵線寬粗糙度測試方法。

2、本發(fā)明一方面提供一種有源區(qū)分構(gòu)式測試單元，包括有源區(qū)以及位于有源區(qū)上方的多晶硅柵，所述多晶硅柵與對應(yīng)的測試鍵連接，所述有源區(qū)包括多個相互隔離的有源子區(qū)，多個相互隔離的有源子區(qū)沿所述多晶硅柵的長度方向排布；

3、每個有源子區(qū)包括一個源區(qū)及一個漏區(qū)；

4、多個有源子區(qū)的源區(qū)及漏區(qū)單獨連接金屬引線，與多個有源子區(qū)的源區(qū)及漏區(qū)連接的金屬引線通過多層的金屬互聯(lián)層連接對應(yīng)的測試鍵；

5、每個有源子區(qū)的線寬均可調(diào)節(jié)，所述多晶硅柵的長度跟隨多個有源子區(qū)的線寬的調(diào)節(jié)發(fā)生變化。

6、本發(fā)明實施例中，所述金屬引線包括源區(qū)金屬引線和漏區(qū)金屬引線；

7、每個有源子區(qū)的源區(qū)與對應(yīng)的源區(qū)金屬引線連接，每個有源子區(qū)的漏區(qū)與對應(yīng)的漏區(qū)金屬引線連接。

8、本發(fā)明實施例中，多個有源子區(qū)中每兩個有源子區(qū)之間通過隔離區(qū)相互隔離。

9、本發(fā)明實施例中，每兩個有源子區(qū)之間的隔離區(qū)的寬度相同。

10、本發(fā)明實施例中，所述多層的金屬互聯(lián)層包括多個內(nèi)層金屬層，多個內(nèi)層金屬層之間通過通孔互連；

11、各個有源子區(qū)的源區(qū)及漏區(qū)連接的金屬引線通過接觸孔與多層的金屬互聯(lián)層相連。

12、本發(fā)明實施例中，所述多晶硅柵的線寬粗糙度是根據(jù)所述多晶硅柵的長度的變化而變化的。

13、本發(fā)明實施例中，多個有源子區(qū)的線寬變大時，所述多晶硅柵的長度變大，所述多晶硅柵的線寬粗糙度變大。

14、本發(fā)明另一方面提供一種多晶硅柵線寬粗糙度測試方法，該方法基于上述的有源區(qū)分構(gòu)式測試單元，所述方法包括：

15、調(diào)節(jié)有源區(qū)分構(gòu)式測試單元的有源區(qū)的線寬，使多晶硅柵的長度跟隨有源區(qū)的線寬的調(diào)節(jié)發(fā)生變化，以使多晶硅柵的線寬粗糙度發(fā)生變化；

16、在多晶硅柵的長度發(fā)生變化的過程中，測試對應(yīng)的電性參數(shù)，并計算多晶硅柵的長度的變量及對應(yīng)的線寬粗糙度的變量；

17、根據(jù)多晶硅柵的線寬粗糙度的變量及對應(yīng)的電性參數(shù)評估m(xù)os器件的電性能。

18、本發(fā)明實施例中，調(diào)節(jié)有源區(qū)分構(gòu)式測試單元的有源區(qū)的線寬，包括：

19、在確保每兩個有源子區(qū)之間的隔離區(qū)的寬度符合預設(shè)值范圍的情況下，增大各個有源子區(qū)的線寬。

20、本發(fā)明還提供一種芯片測試方法，該方法包括：

21、在芯片制造過程中，在晶圓中加入上述的有源區(qū)分構(gòu)式測試單元，通過所述有源區(qū)分構(gòu)式測試單元對芯片中的mos器件進行電性測試。

22、本發(fā)明的有源區(qū)分構(gòu)式測試單元，可以通過調(diào)節(jié)有源區(qū)的線寬使多晶硅柵的長度發(fā)生變化，從而使多晶硅柵的線寬粗糙度發(fā)生變化，可以實現(xiàn)對同一條多晶硅柵的不同區(qū)域的電性測試，通過對不同多晶硅柵線寬粗糙度的電性數(shù)據(jù)的分析，獲得多晶硅柵線寬粗糙度與電性參數(shù)之間的相關(guān)性，從而分析出電性差異的來源，為多晶硅柵的制造工藝提供依據(jù)。

23、本發(fā)明技術(shù)方案的其它特征和優(yōu)點將在下文的具體實施方式部分予以詳細說明。

技術(shù)特征：

1.一種有源區(qū)分構(gòu)式測試單元，包括有源區(qū)以及位于有源區(qū)上方的多晶硅柵，所述多晶硅柵與對應(yīng)的測試鍵連接，其特征在于，所述有源區(qū)包括多個相互隔離的有源子區(qū)，多個相互隔離的有源子區(qū)沿所述多晶硅柵的長度方向排布；

2.根據(jù)權(quán)利要求1所述的有源區(qū)分構(gòu)式測試單元，其特征在于，所述金屬引線包括源區(qū)金屬引線和漏區(qū)金屬引線；

3.根據(jù)權(quán)利要求1所述的有源區(qū)分構(gòu)式測試單元，其特征在于，多個有源子區(qū)中每兩個有源子區(qū)之間通過隔離區(qū)相互隔離。

4.根據(jù)權(quán)利要求3所述的有源區(qū)分構(gòu)式測試單元，其特征在于，每兩個有源子區(qū)之間的隔離區(qū)的寬度相同。

5.根據(jù)權(quán)利要求1所述的有源區(qū)分構(gòu)式測試單元，其特征在于，所述多層的金屬互聯(lián)層包括多個內(nèi)層金屬層，多個內(nèi)層金屬層之間通過通孔互連；

6.根據(jù)權(quán)利要求1所述的有源區(qū)分構(gòu)式測試單元，其特征在于，所述多晶硅柵的線寬粗糙度是根據(jù)所述多晶硅柵的長度變化而變化的。

7.根據(jù)權(quán)利要求6所述的有源區(qū)分構(gòu)式測試單元，其特征在于，多個有源子區(qū)的線寬變大時，所述多晶硅柵的長度變大，所述多晶硅柵的線寬粗糙度變大。

8.一種多晶硅柵線寬粗糙度測試方法，其特征在于，所述方法基于權(quán)利要求1-7中任一項所述的有源區(qū)分構(gòu)式測試單元，所述方法包括：

9.根據(jù)權(quán)利要求8所述的多晶硅柵線寬粗糙度測試方法，其特征在于，調(diào)節(jié)所述有源區(qū)分構(gòu)式測試單元的有源區(qū)的線寬，包括：

10.一種芯片測試方法，其特征在于，包括：

技術(shù)總結(jié)
本發(fā)明涉及半導體技術(shù)領(lǐng)域，提供一種有源區(qū)分構(gòu)式測試單元、多晶硅柵線寬粗糙度測試方法。所述有源區(qū)分構(gòu)式測試單元包括有源區(qū)以及多晶硅柵，有源區(qū)包括多個相互隔離的有源子區(qū)，多個相互隔離的有源子區(qū)沿所述多晶硅柵的長度方向排布；每個有源子區(qū)包括一個源區(qū)及一個漏區(qū)；多個有源子區(qū)的源區(qū)及漏區(qū)單獨連接金屬引線，與多個有源子區(qū)的源區(qū)及漏區(qū)連接的金屬引線通過多層的金屬互聯(lián)層連接對應(yīng)的測試鍵；每個有源子區(qū)的線寬均可調(diào)節(jié)，多晶硅柵的長度跟隨多個有源子區(qū)的線寬的調(diào)節(jié)發(fā)生變化。本發(fā)明可以通過調(diào)節(jié)有源區(qū)的線寬使多晶硅柵的長度發(fā)生變化，從而使多晶硅柵的線寬粗糙度發(fā)生變化，獲得多晶硅柵線寬粗糙度與電性參數(shù)之間的相關(guān)性。

技術(shù)研發(fā)人員：陳燕寧,劉芳,呂軍軍,陶然,吳永玉,吳波,鄧永峰,郁文
受保護的技術(shù)使用者：北京智芯微電子科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/23