本申請中實施例涉及半導體制造，具體涉及一種半導體結(jié)構(gòu)的制造方法、半導體結(jié)構(gòu)及cmos電路。

背景技術(shù)：

1、在工藝制程節(jié)點在90nm及以下的芯片的制造過程中，通常利用應(yīng)力記憶技術(shù)（stress?memorization?technique，smt）改善晶體管的電學性能。具體的，smt工藝可以在源極/漏極離子注入工藝完成后進行，通過在mosfet的溝道區(qū)域誘發(fā)應(yīng)力來提高載流子的遷移率，從而加快mosfet的響應(yīng)速度。

2、在現(xiàn)有的smt工藝中，在mosfet的溝道區(qū)域誘發(fā)應(yīng)力主要通過以下方式實現(xiàn)：在完成源極/漏極離子注入后形成的n溝道型金屬氧化物半導體（negative?channel?metaloxide?semiconductor，nmos）晶體管和p溝道型金屬氧化物半導體（positive?channelmetal?oxide?semiconductor，pmos）晶體管上沉積應(yīng)力層，再進行高溫退火，從而經(jīng)由應(yīng)力層將應(yīng)力傳遞至mosfet的溝道區(qū)域。但對pmos晶體管而言，誘發(fā)應(yīng)力于溝道區(qū)域會導致載流子遷移率降低，進而導致pmos響應(yīng)速度降低。因此，為減少對pmos晶體管電學性能的負面影響，需要在進行高溫退火工藝前去除覆蓋pmos晶體管的應(yīng)力層。

3、目前，去除覆蓋pmos晶體管的應(yīng)力層主要采用光刻與干法刻蝕工藝。然而，在利用干法刻蝕去除應(yīng)力層的過程中，存在過刻蝕或刻蝕不足的情況，難以控制應(yīng)力層的去除程度，從而影響了nmos晶體管或pmos晶體管的電學性能，導致互補型金屬氧化物半導體（com-plementary?metal?oxide?semiconductor，cmos）電路的整體電學性能降低。

技術(shù)實現(xiàn)思路

1、有鑒于此，本申請的多個實施例提供了一種半導體結(jié)構(gòu)的制造方法、半導體結(jié)構(gòu)及cmos電路，以提升cmos電路整體的電學性能。

2、在一個方面，本申請的一個實施例提供一種半導體結(jié)構(gòu)的制造方法，所述方法包括：提供半導體基底；其中，所述半導體基底包括半導體襯底和覆蓋所述半導體襯底的緩沖層和應(yīng)力層；所述半導體襯底包括nmos區(qū)域和pmos區(qū)域；所述pmos區(qū)域表面形成有凸出所述半導體襯底表面的pmos柵極結(jié)構(gòu)；覆蓋所述pmos柵極結(jié)構(gòu)側(cè)面的緩沖層與覆蓋所述半導體襯底表面的緩沖層形成有鄰接區(qū)域；所述應(yīng)力層用于向所述半導體襯底引入應(yīng)力；去除所述半導體基底中覆蓋所述pmos區(qū)域的部分應(yīng)力層，在所述緩沖層的鄰接區(qū)域遠離所述半導體襯底的表面形成應(yīng)力層殘留部；在所述pmos區(qū)域執(zhí)行離子注入工藝；其中，執(zhí)行所述離子注入工藝的區(qū)域包括所述應(yīng)力層殘留部，以使所述應(yīng)力層殘留部被刻蝕的刻蝕速率增大；刻蝕去除所述應(yīng)力層殘留部。

3、可選的，在所述半導體襯底中，所述pmos區(qū)域內(nèi)形成有pmos輕摻雜區(qū)；在所述pmos區(qū)域執(zhí)行離子注入工藝的步驟，包括：沿所述半導體基底的法線方向，向所述pmos區(qū)域注入離子，以在所述pmos區(qū)域中形成pmos源摻雜區(qū)、pmos漏摻雜區(qū)、位于所述pmos輕摻雜區(qū)與所述pmos源摻雜區(qū)之間以及所述pmos輕摻雜區(qū)與所述pmos漏摻雜區(qū)之間的pmos過渡摻雜區(qū)；其中，在所述應(yīng)力層殘留部的阻擋作用下，所述pmos過渡摻雜區(qū)的離子摻雜濃度高于所述pmos輕摻雜區(qū)的離子摻雜濃度，且低于所述pmos源摻雜區(qū)的離子摻雜濃度和所述pmos漏摻雜區(qū)的離子摻雜濃度。

4、可選的，提供半導體基底的步驟，包括：提供半導體襯底；其中，所述半導體襯底包括nmos區(qū)域和pmos區(qū)域；所述nmos區(qū)域表面形成有凸出所述半導體襯底表面的nmos柵極結(jié)構(gòu)；在所述nmos區(qū)域執(zhí)行離子注入工藝，以在所述nmos區(qū)域形成nmos晶體管；在所述半導體襯底上依次形成覆蓋所述nmos區(qū)域和所述pmos區(qū)域的緩沖層和應(yīng)力層。

5、可選的，所述緩沖層的厚度為100~200?。

6、可選的，在去除所述半導體基底中覆蓋所述pmos區(qū)域的部分應(yīng)力層的步驟之前，還包括：在所述應(yīng)力層上形成覆蓋所述nmos區(qū)域和所述pmos區(qū)域的硬掩膜層；去除覆蓋所述pmos區(qū)域的所述硬掩膜層，以顯露覆蓋所述pmos區(qū)域的應(yīng)力層。

7、可選的，所述硬掩膜層包括第一子硬掩膜層和第二子硬掩膜層；在所述應(yīng)力層上形成覆蓋所述nmos區(qū)域和所述pmos區(qū)域的硬掩膜層的步驟，包括：在所述應(yīng)力層上依次形成覆蓋所述nmos區(qū)域和所述pmos區(qū)域的第一子硬掩膜層和第二子硬掩膜層；其中，所述第一子硬掩膜層的材料為非晶碳；所述第二子硬掩膜層的材料為多晶硅。

8、可選的，在刻蝕去除所述應(yīng)力層殘留部的步驟之后，還包括：利用濕法刻蝕工藝去除覆蓋所述nmos區(qū)域的第二子硬掩膜層；利用灰化工藝去除覆蓋所述nmos區(qū)域的第一子硬掩膜層，以顯露覆蓋所述nmos區(qū)域的應(yīng)力層。

9、可選的，去除所述半導體基底中覆蓋所述pmos區(qū)域的部分應(yīng)力層采用干法刻蝕工藝；刻蝕去除所述應(yīng)力層殘留部采用濕法刻蝕工藝。

10、在另一個方面，本申請的一個實施例提供一種半導體結(jié)構(gòu)，所述半導體結(jié)構(gòu)通過如上述實施例所述的半導體結(jié)構(gòu)的制造方法制造得到。

11、在另一個方面，本申請的一個實施例提供一種cmos電路，所述cmos電路包括通過上述實施例所述的半導體結(jié)構(gòu)的制造方法制造得到的半導體結(jié)構(gòu)。

12、在本申請?zhí)峁┑亩鄠€實施例中，通過在半導體襯底的pmos區(qū)域執(zhí)行離子注入工藝的區(qū)域包括pmos區(qū)域上未去除的應(yīng)力層殘留部，使得應(yīng)力層殘留部的化學性質(zhì)受離子摻雜影響發(fā)生改變，從而在刻蝕去除應(yīng)力層殘留部的過程中，對應(yīng)力層殘留部的刻蝕速率增大，再刻蝕去除該應(yīng)力層殘留部，實現(xiàn)的意想不到的效果包括：在不損傷器件的情況下完全去除pmos區(qū)域的應(yīng)力層，降低了應(yīng)力層去除對nmos晶體管或pmos晶體管的電學性能的影響，提升了cmos電路的整體電學性能。

技術(shù)特征：

1.一種半導體結(jié)構(gòu)的制造方法，其特征在于，所述方法包括：

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述半導體襯底中，所述pmos區(qū)域內(nèi)形成有pmos輕摻雜區(qū)；在所述pmos區(qū)域執(zhí)行離子注入工藝的步驟，包括：

3.根據(jù)權(quán)利要求1所述的方法，其特征在于，提供半導體基底的步驟，包括：

4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述緩沖層的厚度為100~200?。

5.根據(jù)權(quán)利要求1所述的方法，其特征在于，在去除所述半導體基底中覆蓋所述pmos區(qū)域的部分應(yīng)力層的步驟之前，還包括：

6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述硬掩膜層包括第一子硬掩膜層和第二子硬掩膜層；在所述應(yīng)力層上形成覆蓋所述nmos區(qū)域和所述pmos區(qū)域的硬掩膜層的步驟，包括：

7.根據(jù)權(quán)利要求6所述的方法，其特征在于，在刻蝕去除所述應(yīng)力層殘留部的步驟之后，還包括：

8.根據(jù)權(quán)利要求1所述的方法，其特征在于，去除所述半導體基底中覆蓋所述pmos區(qū)域的部分應(yīng)力層采用干法刻蝕工藝；刻蝕去除所述應(yīng)力層殘留部采用濕法刻蝕工藝。

9.一種半導體結(jié)構(gòu)，其特征在于，所述半導體結(jié)構(gòu)通過如權(quán)利要求1至8任一項所述的半導體結(jié)構(gòu)的制造方法制造得到。

10.一種cmos電路，其特征在于，所述cmos電路包括通過權(quán)利要求1至8任一項所述的半導體結(jié)構(gòu)的制造方法制造得到的半導體結(jié)構(gòu)。

技術(shù)總結(jié)
本申請實施例提供了一種半導體結(jié)構(gòu)的制造方法、半導體結(jié)構(gòu)及CMOS電路，所述半導體結(jié)構(gòu)的制造方法包括：提供半導體基底；其中，半導體基底包括半導體襯底和覆蓋半導體襯底的緩沖層和應(yīng)力層；半導體襯底包括NMOS區(qū)域和PMOS區(qū)域；PMOS區(qū)域表面形成有PMOS柵極結(jié)構(gòu)；覆蓋PMOS柵極結(jié)構(gòu)側(cè)面的緩沖層與覆蓋半導體襯底表面的緩沖層形成有鄰接區(qū)域；去除半導體基底中覆蓋PMOS區(qū)域的部分應(yīng)力層，在緩沖層的鄰接區(qū)域遠離半導體襯底的表面形成應(yīng)力層殘留部；在PMOS區(qū)域執(zhí)行離子注入工藝；其中，執(zhí)行離子注入工藝的區(qū)域包括應(yīng)力層殘留部，以使應(yīng)力層殘留部被刻蝕的刻蝕速率增大；刻蝕去除應(yīng)力層殘留部。通過本申請實施例，提升了CMOS電路整體的電學性能。

技術(shù)研發(fā)人員：王棒,蔡明洋,周成,林國強,劉西域
受保護的技術(shù)使用者：合肥晶合集成電路股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/23