本技術涉及半導體器件領域，特別涉及一種底層芯片及對應的半導體功率器件疊芯結構。

背景技術：

1、級聯(lián)結構氮化鎵(gan)半導體功率器件通常為一個高壓d-mode(dep?l?et?ion-mode，耗盡型)寬禁帶hemt(high?e?l?ectron?mob?i?l?ity?trans?i?stor,高電子遷移率晶體管，為場效應晶體管的一種)器件，和一個低壓si?mosfet(meta?l-oxide-semiconductor?fie?l?d-effect?trans?i?stor，金屬-氧化物-半導體場效應晶體管，簡稱金氧半導體場效晶體管)器件，其驅動兼容傳統(tǒng)n溝道m(xù)os控制器，相比于e-mode(enhancement-mode，增強型)氮化鎵hemt，無需對電路重新設計，同時保留了氮化鎵低開關損耗以及低壓n溝道m(xù)os的低柵極電荷等優(yōu)勢。

2、為了降低整個級聯(lián)結構封裝中的寄生參數(shù)，節(jié)省面積，提高整體性能，業(yè)界存在一種die?on?d?ie(疊芯)的封裝形式，將si?mosfet通過導電粘接材料固定在寬禁帶器件source?pad(源極頂部金屬層)上，減少了傳統(tǒng)級聯(lián)結構中si?mosfet漏極與寬禁帶器件源極間的底部金屬層帶來的寄生參數(shù)。

3、對于傳統(tǒng)的疊芯級聯(lián)結構，為了能容納較大面積的si?mosfet，寬禁帶hemt的source?pad一般面積較大，且mosfet下方不能設置drai?n(漏)極的頂層金屬，限制了drain極的頂層金屬的分布，導致drai?n極的金屬互聯(lián)結構中串聯(lián)電阻較高，從而使得整個芯片單位面積的電阻增大，增加成本。

技術實現(xiàn)思路

1、本實用新型提供一種底層芯片及對應的半導體功率器件疊芯結構，能夠減小互聯(lián)結構中的串聯(lián)電阻。

2、本實用新型實施例提供一種底層芯片，用于半導體功率器件疊芯結構中，其中所述底層芯片的上表面設置有用于連接頂層芯片的源極連接金屬區(qū)和用于連接封裝結構的漏極連接金屬區(qū)；所述底層芯片設置有源極底部金屬層、漏極底部金屬層、源極頂部金屬層、漏極頂部金屬層及絕緣層；

3、所述源極頂部金屬層位于源極底部金屬層的上方，且與所述源極底部金屬層電氣連接；其兩端分別位于所述源極連接金屬區(qū)和所述漏極連接金屬區(qū)；所述漏極頂部金屬層位于所述漏極底部金屬層的上方，且與所述漏極底部金屬層電氣連接；其兩端分別位于所述源極連接金屬區(qū)和所述漏極連接金屬區(qū)；所述源極頂部金屬層與所述漏極頂部金屬層在所述源極連接金屬區(qū)中間隔設置；

4、所述絕緣層覆蓋在所述源極頂部金屬層及所述漏極頂部金屬層的上方，所述絕緣層上設置有源極開窗和漏極開窗，所述源極開窗位于所述源極連接金屬區(qū)且與所述源極頂部金屬層對應設置，所述源極頂部金屬層通過所述源極開窗連接頂層芯片；所述漏極開窗位于所述漏極連接金屬區(qū)且與所述漏極頂部金屬層對應設置，所述漏極頂部金屬層通過漏極開窗連接封裝結構。

5、本實用新型提供的底層芯片及對應的半導體功率器件疊芯結構，通過源極頂部金屬層與源極底部金屬層的并聯(lián)結構、漏極頂部金屬層與漏極底部金屬層的并聯(lián)結構，能夠有效降低電極底部金屬層和漏極底部金屬層的電阻，使得整個半導體功率器件獲得更優(yōu)化的電流分布，大大降低互聯(lián)結構中的串聯(lián)電阻；通過源極開窗可以實現(xiàn)上下兩層芯片的電氣連接；通過位于漏極開窗來實現(xiàn)底層芯片與封裝結構的電氣連接；漏極頂部金屬層的一端位于源極連接金屬區(qū)，使得漏極頂部金屬層能夠延伸至頂層芯片的下方，增大漏極頂部金屬層的面積，減小電阻，降低芯片單位面積電阻，且漏極頂部金屬層通過絕緣層能夠保持與頂層芯片的絕緣；本實用新型通過對源極頂部金屬層與漏極頂部金屬層的布置，能夠有效降低源極和漏極金屬串聯(lián)電阻，降低芯片單位面積電阻。

技術特征：

1.一種底層芯片，用于半導體功率器件疊芯結構中，其特征在于，所述底層芯片的上表面設置有用于連接頂層芯片的源極連接金屬區(qū)和用于連接封裝結構的漏極連接金屬區(qū)；所述底層芯片設置有源極底部金屬層、漏極底部金屬層、源極頂部金屬層、漏極頂部金屬層及絕緣層；

2.根據(jù)權利要求1所述的底層芯片，其特征在于，

3.根據(jù)權利要求2所述的底層芯片，其特征在于，相鄰兩個所述源極頂部金屬層的端部之間連接有端部金屬層；所述端部金屬層位于源極連接金屬區(qū)外遠離所述漏極連接金屬區(qū)的一側。

4.根據(jù)權利要求2所述的底層芯片，其特征在于，相鄰兩個所述漏極頂部金屬層的端部之間連接有端部金屬層；所述端部金屬層位于漏極連接金屬區(qū)外遠離所述源極連接金屬區(qū)的一側。

5.根據(jù)權利要求3中所述的底層芯片，其特征在于，相鄰兩個所述源極頂部金屬層之間連接有中部金屬層，所述中部金屬層位于所述源極連接金屬區(qū)，且與所述端部金屬層間隔設置；位于相鄰兩個所述源極頂部金屬層之間的所述漏極頂部金屬層包括第一段金屬層及第二段金屬層，所述第一段金屬層與所述第二段金屬層沿最上層的漏極底部金屬層的垂直方向排布，所述第一段金屬層位于所述端部金屬層與所述中部金屬層之間，所述第二段金屬層的一端位于漏極連接金屬區(qū)、另一端延伸至所述源極連接金屬區(qū)。

6.根據(jù)權利要求4中所述的底層芯片，其特征在于，相鄰兩個所述源極頂部金屬層之間連接有中部金屬層，所述中部金屬層位于所述源極連接金屬區(qū)，且與所述端部金屬層間隔設置；位于相鄰兩個所述源極頂部金屬層之間的所述漏極頂部金屬層包括第一段金屬層及第二段金屬層，所述第一段金屬層與所述第二段金屬層沿最上層的漏極底部金屬層的垂直方向排布，所述第一段金屬層位于所述端部金屬層與所述中部金屬層之間，所述第二段金屬層的一端位于漏極連接金屬區(qū)、另一端延伸至所述源極連接金屬區(qū)。

7.根據(jù)權利要求2所述的底層芯片，其特征在于，所述底層芯片上還設置有疊芯金屬層，所述疊芯金屬層位于所述絕緣層上方，并通過所述源極開窗與至少兩個所述源極頂部金屬層電氣連接。

8.根據(jù)權利要求7所述的底層芯片，其特征在于，所述疊芯金屬層為一個，與所有源極頂部金屬層均電氣連接。

9.根據(jù)權利要求1-8任一項所述的底層芯片，其特征在于，各所述源極頂部金屬層所對應的源極開窗為一個；或各所述源極頂部金屬層所對應的源極開窗為多個。

10.根據(jù)權利要求1-8任一項所述的底層芯片，其特征在于，在所述源極頂部金屬層的長度方向上，所述源極開窗的尺寸等于或大于所述源極連接金屬區(qū)的尺寸。

11.一種半導體功率器件疊芯結構，其特征在于，包括頂層芯片和權利要求1-10任一項所述的底層芯片；所述頂層芯片設置在所述底層芯片的源極連接金屬區(qū)，所述頂層芯片下表面的漏極金屬與所述底層芯片上表面的源極頂部金屬層連接。

技術總結
本技術提供一種底層芯片及對應的半導體功率器件疊芯結構，底層芯片用于功率半導體芯片的緊湊封裝產品。疊芯結構中，底層芯片上表面的源極金屬需要電氣連接到頂層芯片下表面的漏極金屬；底層芯片的上表面設置有源極連接金屬區(qū)和漏極連接金屬區(qū)；底層芯片的源極連接金屬區(qū)與底層芯片內部的源極金屬相連接；底層芯片的漏極連接金屬區(qū)與底層芯片內部的漏極金屬連接；絕緣層覆蓋在源極連接金屬區(qū)和漏極連接金屬區(qū)表面；絕緣層上設置有源極連接金屬區(qū)開窗和漏極連接金屬區(qū)開窗；在疊芯區(qū)域，只設置源極連接金屬區(qū)的開窗結構；在疊芯區(qū)域外，只設置漏極連接金屬區(qū)的開窗結構。

技術研發(fā)人員：吳毅鋒,高吳昊,曾凡明,張大江,張文理
受保護的技術使用者：珠海鎵未來科技有限公司
技術研發(fā)日：20240321
技術公布日：2024/12/19