專利名稱:半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域：
，特別涉及一種半導(dǎo)體器件。
背景技術(shù)：
在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS,Complementary Metal-oxide semiconductor)的制備過程中，隨著器件的特征尺寸(⑶,Critical Dimension)的不斷減小,為了提高載流子遷移率和改善器件性能，往往在溝道中引入應(yīng)力。
Scott E. Thompson 等在 Uniaxial-Process-Induced Strained-Si !Extendingthe CMOS Roadmap” (IEEE Transactions on Electron Devices, Vol 53, No. 5, 2006 年 2 月)中給出下表



單位:10·12cm2/dyn
(001)娃片<100><110>
極性π!|π丄兀丨丨π丄

7tnπ 2(πιι+π 2+π44)/2 (ππ+π 2-π44)/2
n-MOSFET -42.6/-102 -20.7/53.4 -35.5/-31.6 -14.5/-17.6
p-MOSFET 9.1/6.6 -6.2/-1.1 71.7/71.8 -33.8/-66.3
上表給出了晶面指數(shù)為(001)的硅片上的MOS場(chǎng)效應(yīng)晶體管(M0SFET，簡(jiǎn)稱MOS晶體管)和體娃(bulk Si)的壓電系數(shù)(piezoresistance coefficients)的對(duì)比,而壓電系數(shù)目前在本領(lǐng)域被廣泛的用于預(yù)測(cè)和衡量電子和空穴的遷移率。其中，η η和η ±分別為溝道長度(longitudinal)和溝道寬度(transverse)方向的壓電系數(shù),對(duì)于晶面指數(shù)為(001)的硅片，π η和JI ±可以分別表示為三個(gè)基本立方壓電系數(shù)Ji n、Ji12和3144的函數(shù)。壓電系數(shù)對(duì)載流子遷移率的影響可以表示為Δμ/μ ^IjiiiOii + ;!!丄σ丄|，其中，Λ μ / μ為遷移率改變的百分比，σ η和σ ±分別為溝道長度和溝道寬度方向的應(yīng)力大小。結(jié)合上表可見，沿溝道寬度方向的張應(yīng)力對(duì)PMOS晶體管和NMOS晶體管的載流子遷移率都有增強(qiáng)。
而現(xiàn)有技術(shù)中常用的引入應(yīng)力的方法主要是在溝道長度方向引入應(yīng)力，如雙應(yīng)力襯墊(DSL, Dual Stress Liner)技術(shù)、應(yīng)力記憶技術(shù)(SMT, Stress MemorizationTechnology)等。
以雙應(yīng)力襯墊技術(shù)為例，在NMOS晶體管上覆蓋張應(yīng)力(tensile stress)襯墊層，在PMOS晶體管上覆蓋壓應(yīng)力(compressive stress)襯墊層，以分別提高NMOS晶體管和PMOS晶體管中載流子的遷移率。因此，在制造過程中，雙應(yīng)力襯墊技術(shù)通常情況下需要對(duì)不同類型的晶體管形成具有對(duì)應(yīng)應(yīng)力的襯墊層，工藝較為復(fù)雜。而應(yīng)力記憶技術(shù)需要首先在器件上形成應(yīng)力層并通過退火等工藝將應(yīng)力轉(zhuǎn)移至器件溝道，工藝同樣較為復(fù)雜。[0008]因此，需要一種新的半導(dǎo)體器件，來解決傳統(tǒng)的半導(dǎo)體器件的上述問題，從而對(duì)MOS晶體管更充分的施加應(yīng)力，提高其性能。

實(shí)用新型內(nèi)容

本發(fā)明解決的問題是傳統(tǒng)的半導(dǎo)體器件對(duì)MOS晶體管施加應(yīng)力的工藝較為復(fù)雜的問題。
本發(fā)明提供了一種半導(dǎo)體器件，包括
娃基底，所述娃基底的晶面指數(shù)為{100}；
柵堆疊結(jié)構(gòu)，所述柵堆疊結(jié)構(gòu)形成于所述硅基底上；
層間介質(zhì)層，覆蓋所述娃基底的表面；
第一隔離區(qū)，位于所述層間介質(zhì)層和/或所述柵堆疊結(jié)構(gòu)中，所述第一隔離區(qū)的延伸方向沿晶向〈110〉且垂直于所述柵堆疊結(jié)構(gòu)的延伸方向，所述第一隔離區(qū)包括第一介質(zhì)層，所述第一介質(zhì)層為張應(yīng)力介質(zhì)層。
與現(xiàn)有技術(shù)相比，本實(shí)用新型的技術(shù)方案有如下優(yōu)點(diǎn)
通過形成第一溝槽，并在其中填充張應(yīng)力介質(zhì)層，從而利用張應(yīng)力介質(zhì)層在MOS晶體管的長度方向?yàn)椤?10〉向的溝道的寬度方向提供張應(yīng)力，有利于提高M(jìn)OS晶體管的響應(yīng)速度，改善器件性能，而且本技術(shù)方案既可以適用于PMOS晶體管，又可以適用于NMOS晶體管，能夠提高整個(gè)CMOS工藝電路的性能。
進(jìn)一步的,在45nm工藝節(jié)點(diǎn)及其以下的半導(dǎo)體制造工藝中，為了簡(jiǎn)化柵極光刻，所有的柵極的延伸方向都是一致的，即MOS晶體管都具有一致的溝道長度和溝道寬度的方向，因此本技術(shù)方案可以廣泛應(yīng)用于45nm工藝節(jié)點(diǎn)及其以下的半導(dǎo)體制造工藝中，工業(yè)可應(yīng)用性強(qiáng)。


圖I是本實(shí)用新型半導(dǎo)體器件的形成方法的實(shí)施例的流程示意圖；
圖2a至圖6c是本實(shí)用新型半導(dǎo)體器件的形成方法實(shí)施例的各中間結(jié)構(gòu)的俯視圖和對(duì)應(yīng)的剖面圖。
具體實(shí)施方式
現(xiàn)有技術(shù)中通常通過雙應(yīng)力襯墊技術(shù)、應(yīng)力記憶技術(shù)等在MOS晶體管的溝道中引入應(yīng)力。
本發(fā)明提供的技術(shù)方案在層間介質(zhì)層和/或柵堆疊結(jié)構(gòu)中形成第一溝槽，并在其中填充張應(yīng)力介質(zhì)層，從而利用張應(yīng)力介質(zhì)層在MOS晶體管的長度方向?yàn)椤?10〉向的溝道的寬度方向提供張應(yīng)力，有利于提高M(jìn)OS晶體管的響應(yīng)速度，改善器件性能，而且本技術(shù)方案既可以適用于PMOS晶體管，又可以適用于NMOS晶體管，能夠提高整個(gè)CMOS工藝電路的性能。
進(jìn)一步的，在45nm工藝節(jié)點(diǎn)及其以下的半導(dǎo)體制造工藝中，為了簡(jiǎn)化柵極光刻，所有的柵極的延伸方向都是一致的，即MOS晶體管都具有一致的溝道長度和溝道寬度的方向，因此本技術(shù)方案可以廣泛應(yīng)用于45nm工藝節(jié)點(diǎn)及其以下的半導(dǎo)體制造工藝中，工業(yè)可應(yīng)用性強(qiáng)。
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。
在以下描述中闡述了具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實(shí)施方式
的限制。
如圖I所示，本實(shí)施例的半導(dǎo)體器件的形成方法包括
步驟S11，提供硅基底，所述硅基底上形成有柵堆疊結(jié)構(gòu)，所述硅基底的晶面指數(shù)為{100}；步驟S12，形成層間介質(zhì)層，覆蓋所述硅基底的表面；
步驟S13，在所述層間介質(zhì)層和/或所述柵堆疊結(jié)構(gòu)中形成第一溝槽，所述第一溝槽的延伸方向沿晶向〈110〉且垂直于所述柵堆疊結(jié)構(gòu)的延伸方向；
步驟S14，在所述第一溝槽中填充第一介質(zhì)層，所述第一介質(zhì)層為張應(yīng)力介質(zhì)層。
下面結(jié)合圖I和圖2a至圖6c對(duì)本實(shí)施例進(jìn)行詳細(xì)說明。
結(jié)合圖I和圖2a至圖2c，執(zhí)行步驟S11，提供硅基底10，所述硅基底10上形成有柵堆疊結(jié)構(gòu)13，所述硅基底的晶面指數(shù)為{100}。
結(jié)合圖2a至圖2c，其中圖2a為所述硅基底10的俯視圖，圖2b為圖2a沿a_a’方向的剖面圖，圖2c為圖2a沿b-b’方向的剖面圖。本實(shí)施例中所述硅基底10的晶面指數(shù)優(yōu)選為{100}，即硅基底10的晶面指數(shù)屬于{100}族。作為非限制性的例子，本實(shí)施例中所述硅基底10的晶面指數(shù)為(100)。所述硅基底10上形成有柵堆疊結(jié)構(gòu)13，所述柵堆疊結(jié)構(gòu)13可以是切割前的，也可以是切割后的。
本實(shí)施例中所述柵堆疊結(jié)構(gòu)13包括柵介質(zhì)層13a和位于其上的柵電極13b，在所述柵堆疊結(jié)構(gòu)13兩側(cè)的硅基底10中還形成有源區(qū)IOa和漏區(qū)IOb (IOa和IOb還包括源漏延伸區(qū)，如LDD)。根據(jù)具體實(shí)施例的不同，所述柵堆疊結(jié)構(gòu)13也可以包括后柵工藝中的偽柵電極。包含所述柵堆疊結(jié)構(gòu)13的所述MOS晶體管的溝道長度方向沿晶向〈110〉，即沿晶向族〈110〉的方向，作為非限制性的例子，本實(shí)施例中具體為沿晶向[110]方向延伸；相應(yīng)的，所述柵堆疊結(jié)構(gòu)13的延伸方向垂直于晶向[110]。
本實(shí)施例中，可預(yù)先在所述硅基底10上形成有第二溝槽和第三溝槽，所述第二溝槽的延伸方向平行于所述MOS晶體管的溝道長度方向，即沿晶向[110]，所述第三溝槽的延伸方向與所述第二溝槽的延伸方向垂直，MOS晶體管形成于所述第二溝槽和第三溝槽包圍的硅基底10上，在所述第二溝槽中填充第二介質(zhì)層(以形成第二隔離區(qū)11)，在所述第三溝槽中填充第三介質(zhì)層(以形成第三隔離區(qū)12)。根據(jù)需要，所述第二溝槽和第三溝槽的數(shù)目可以分別設(shè)計(jì)為至少兩條，作為一個(gè)非限制性的例子，本實(shí)施例中所述第二溝槽和第三溝槽分別為2條，其包圍的區(qū)域僅形成有一個(gè)MOS晶體管。
所述第二介質(zhì)層在本實(shí)施例中可以為張應(yīng)力介質(zhì)層，如具有張應(yīng)力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合，優(yōu)選的，所述第二介質(zhì)層的張應(yīng)力至少為lGPa。所述第三介質(zhì)層在本實(shí)施例中為低應(yīng)力介質(zhì)層，如低應(yīng)力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合，優(yōu)選的所述第三介質(zhì)層的應(yīng)力不超過180MPa。本文件中，所述氧化硅層還包含摻雜的氧化硅層，如PSG、BSG、BPSG、FSG等。所述氮化硅層還包含摻雜的氮化硅層，如氮碳化硅等。所述氮氧化硅層還包含摻雜的氮氧化硅層，如氮碳氧化硅等。
所述具有張應(yīng)力的第二介質(zhì)層能夠在所述MOS晶體管的溝道寬度方向產(chǎn)生張應(yīng)力，既能夠提高NMOS晶體管的性能，又能夠提高PMOS晶體管的性能，能夠有效的改善整個(gè)CMOS電路的性能。
結(jié)合圖I和圖3a至圖3c，執(zhí)行步驟S12，形成層間介質(zhì)層14，覆蓋所述硅基底10的表面。
結(jié)合圖3a至圖3c,圖3a為形成層間介質(zhì)層14后的俯視圖，圖3b為圖3a沿a_a’方向的剖面圖，圖3c為圖3a沿b-b’方向的剖面圖，為了清楚的說明本實(shí)施例的技術(shù)方案，圖3a中使用透視效果，將層間介質(zhì)層14下方的第二溝槽中的第二介質(zhì)層和第三溝槽中的第三介質(zhì)層用虛線示出。所述層間介質(zhì)層14的材料可以是氧化硅或摻雜的硅玻璃，如硼硅玻璃(BSG)、磷硅玻璃(PSG)等，或其他本領(lǐng)域技術(shù)人員公知的用于層間介質(zhì)層的介質(zhì)材料。所述層間介質(zhì)層14的形成方法可以是化學(xué)氣相沉積(CVD)或其他本領(lǐng)域技術(shù)人員公 知的方法，在形成之后對(duì)其進(jìn)行平坦化，使其表面與所述柵堆疊結(jié)構(gòu)13的表面齊平，所述平坦化的方法可以是化學(xué)機(jī)械拋光(CMP)。
結(jié)合圖I和圖4a至圖5c，執(zhí)行步驟S13，在所述層間介質(zhì)層14和/或柵堆疊結(jié)構(gòu)13中形成第一溝槽16，所述第一溝槽16的延伸方向垂直于所述柵堆疊結(jié)構(gòu)13的延伸方向。其中圖4a為在層間介質(zhì)層14和柵堆疊結(jié)構(gòu)13上形成光刻膠層15并圖形化之后的俯視圖，圖4b為圖4a沿a-a’方向的剖面圖，圖4c為圖4a沿b_b’方向的剖面圖，圖5a為形成第一溝槽16之后的俯視圖，圖5b為圖5a沿a-a’方向的剖面圖，圖5c為圖5a沿b_b’方向的剖面圖，類似的，圖4a和圖5a也采用了虛線表示透視效果。
首先參考圖4a至圖4c，具體的，形成光刻膠層15，覆蓋所述層間介質(zhì)層14和柵堆疊結(jié)構(gòu)13的表面，并對(duì)所述光刻膠層15進(jìn)行圖形化，定義出所述第一溝槽的圖形。所述光刻膠層15的形成方法可以是旋涂、噴涂等，其圖形化方法包括曝光、顯影、定影等。
之后參考圖5a至圖5c，具體的，以所述圖形化后的光刻膠層15為掩膜，對(duì)所述層間介質(zhì)層14和柵堆疊結(jié)構(gòu)13進(jìn)行刻蝕，形成第一溝槽16，所述第一溝槽16位于所述第二隔離區(qū)11上方(包括位于所述第二隔離區(qū)11上)，其底部暴露出所述第二介質(zhì)層。作為一個(gè)優(yōu)選的實(shí)施例，在刻蝕形成所述第一溝槽16的過程中，還刻蝕去除所述第二介質(zhì)層的表面部分，使得所述第二介質(zhì)層的表面低于所述硅基底10的表面。當(dāng)然，在其他具體實(shí)施例中，也可以僅刻蝕至暴露出所述第二介質(zhì)層的表面為止，并不對(duì)所述第二介質(zhì)層進(jìn)行刻蝕。所述刻蝕的方法可以是干法刻蝕、濕法刻蝕等。在刻蝕形成所述第一溝槽16之后，通過灰化(ashing)等方法將所述圖形化后的光刻膠層15去除。
所述第一溝槽16的寬度可以大于、等于或小于所述第二隔離區(qū)11的寬度，在本實(shí)施例中，所述第一溝槽16的尺寸與所述第二溝槽的尺寸相同，因此在對(duì)所述光刻膠層15進(jìn)行圖形化時(shí)，可以與形成第二溝槽共用同一掩膜版，簡(jiǎn)化工藝步驟，降低成本。
本實(shí)施例中，所述第一溝槽16位于第二隔離區(qū)11上方，與第二隔離區(qū)11的延伸方向平行，即垂直于所述柵堆疊結(jié)構(gòu)13的延伸方向。由于柵堆疊結(jié)構(gòu)13延伸覆蓋了所述第二介質(zhì)層，因此，本實(shí)施例中，第一溝槽16的形成過程可以對(duì)層間介質(zhì)層14和柵堆疊結(jié)構(gòu)13都進(jìn)行刻蝕。在其他具體實(shí)施例中，也可以僅對(duì)所述柵堆疊結(jié)構(gòu)13或?qū)娱g介質(zhì)層14進(jìn)行刻蝕。[0044]結(jié)合圖I和圖6a至圖6c，執(zhí)行步驟S14，在所述第一溝槽中填充第一介質(zhì)層17，所述第一介質(zhì)層17為張應(yīng)力介質(zhì)層。
結(jié)合圖6a至圖6c，其中圖6a為步驟S14對(duì)應(yīng)的中間結(jié)構(gòu)的俯視圖，圖6b為圖6a沿a-a’方向的剖面圖，圖6c為圖6a沿b-b’方向的剖面圖，類似的，圖6a也采用了虛線表示透視效果。所述第一介質(zhì)層17可以為張應(yīng)力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合，其形成方法可以是等離子增強(qiáng)化學(xué)氣相沉積(PECVD)，可以通過調(diào)節(jié)沉積過程中的等離子體功率等參數(shù)來調(diào)整形成的第一介質(zhì)層17的應(yīng)力類型和應(yīng)力大小，優(yōu)選的，所述第一介質(zhì)層17的張應(yīng)力為至少lGPa。當(dāng)然，所述第一介質(zhì)層1 7的材料和形成方法還可以是其他本領(lǐng)域技術(shù)人員公知的材料和方法，只要保證形成的第一介質(zhì)層17為張應(yīng)力介質(zhì)層即可。
所述第一介質(zhì)層17能夠?qū)OS晶體管的長度方向?yàn)椤?10〉向的溝道的寬度方向提供張應(yīng)力，對(duì)NMOS晶體管和PMOS晶體管的性能提高都有利，能夠適用于CMOS工藝，提高整個(gè)CMOS電路的性能。而且便于工業(yè)應(yīng)用。
本實(shí)施例中，由于在形成第一溝槽的過程中刻蝕去除了第二介質(zhì)層的表面部分，因此，所述第一介質(zhì)層17還向下延伸至第二隔離區(qū)11中，即，間接或直接地嵌于所述硅基底10中，從而促進(jìn)了所述第一介質(zhì)層17對(duì)硅基底10的張應(yīng)力，有利于進(jìn)一步改善MOS管的性能。
需要說明的是，若所述柵堆疊結(jié)構(gòu)13為后柵工藝中的偽柵電極，則在形成所述第一介質(zhì)層17之后，可以通過諸如退火等方式而在所述硅基底10 (包括MOS晶體管的溝道區(qū))中記憶由所述第一介質(zhì)層17提供的應(yīng)力，之后再將所述偽柵電極去除并形成柵介質(zhì)層和柵電極。
在后續(xù)的工藝過程中，還可以繼續(xù)在所述層間介質(zhì)層14中形成接觸孔及栓塞，以形成上層的金屬互連結(jié)構(gòu)。
至此，本實(shí)施例形成的MOS晶體管的結(jié)構(gòu)如圖6a至圖6c所示，包括硅基底10，所述硅基底10的晶面指數(shù)為{100};形成于所述硅基底10上的柵堆疊結(jié)構(gòu)13以及形成在所述柵堆疊結(jié)構(gòu)13兩側(cè)的硅基底10中的源區(qū)IOa和漏區(qū)IOb ;層間介質(zhì)層14，覆蓋所述硅基底10的表面；第一隔離區(qū)，位于所述層間介質(zhì)層14和/或柵堆疊結(jié)構(gòu)13中，所述第一隔離區(qū)的延伸方向沿晶向〈110〉且垂直于所述柵堆疊結(jié)構(gòu)13的延伸方向，所述第一隔離區(qū)包括第一介質(zhì)層17，所述第一介質(zhì)層17為張應(yīng)力介質(zhì)層。
此外，所述硅基底10中還形成有第二隔離區(qū)11和第三隔離區(qū)12，所述第二隔離區(qū)11的延伸方向與所述第一隔離區(qū)的延伸方向平行，所述第三隔離區(qū)12的延伸方向與所述第二隔離區(qū)11的延伸方向垂直，包含所述柵堆疊結(jié)構(gòu)13的MOS晶體管形成于所述第二隔離區(qū)11和第三隔離區(qū)12包圍的硅基底10上，所述第二隔離區(qū)11包括第二介質(zhì)層，所述第三隔離區(qū)12包括第三介質(zhì)層，所述第一隔離區(qū)位于所述第二隔離區(qū)11上方，所述第一隔離區(qū)的底部暴露出所述第二介質(zhì)層11?？蛇x地，所述第二介質(zhì)層11為張應(yīng)力介質(zhì)層，所述第三介質(zhì)層12為低應(yīng)力介質(zhì)層。作為一個(gè)優(yōu)選的實(shí)施例，所述第一隔離區(qū)向下延伸至所述第二介質(zhì)層11的表面部分中，即所述第二介質(zhì)層11的表面低于所述硅基底10的表面。在其他具體實(shí)施例中，所述第一隔離區(qū)也可以不向下延伸，即第二介質(zhì)層的表面與所述硅基底10的表面齊平。[0052]本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明 的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，包括 娃基底，所述娃基底的晶面指數(shù)為{100}； 柵堆疊結(jié)構(gòu)，所述柵堆疊結(jié)構(gòu)形成于所述硅基底上； 層間介質(zhì)層，覆蓋所述硅基底的表面； 第一隔離區(qū)，位于所述層間介質(zhì)層和/或所述柵堆疊結(jié)構(gòu)中，所述第一隔離區(qū)的延伸方向沿晶向〈110〉且垂直于所述柵堆疊結(jié)構(gòu)的延伸方向，所述第一隔離區(qū)包括第一介質(zhì)層，所述第一介質(zhì)層為張應(yīng)力介質(zhì)層。
2.根據(jù)權(quán)利要求
I所述的半導(dǎo)體器件，其特征在于，所述第一介質(zhì)層為張應(yīng)力的氮化 娃層、氧化娃層、氮氧化娃層或三者的任意組合。
3.根據(jù)權(quán)利要求
I所述的半導(dǎo)體器件，其特征在于，所述第一介質(zhì)層的張應(yīng)力為至少IGPa。
4.根據(jù)權(quán)利要求
I所述的半導(dǎo)體器件，其特征在于，所述硅基底中還形成有第二隔離區(qū)和第三隔離區(qū)，所述第二隔離區(qū)的延伸方向與所述第一隔離區(qū)的延伸方向平行，所述第三隔離區(qū)的延伸方向與所述第二隔離區(qū)的延伸方向垂直，包含所述柵堆疊結(jié)構(gòu)的所述MOS晶體管形成于所述第二隔離區(qū)和第三隔離區(qū)包圍的硅基底上，所述第二隔離區(qū)包括第二介質(zhì)層，所述第三隔離區(qū)包括第三介質(zhì)層，所述第一隔離區(qū)位于所述第二隔離區(qū)上方，所述第一隔離區(qū)的底部暴露出所述第二介質(zhì)層。
5.根據(jù)權(quán)利要求
4所述的半導(dǎo)體器件，其特征在于，所述第二介質(zhì)層為張應(yīng)力介質(zhì)層。
6.根據(jù)權(quán)利要求
5所述的半導(dǎo)體器件，其特征在于，所述第二介質(zhì)層為張應(yīng)力的氮化娃層、氧化娃層、氮氧化娃層或三者的任意組合。
7.根據(jù)權(quán)利要求
5所述的半導(dǎo)體器件，其特征在于，所述第二介質(zhì)層的張應(yīng)力為至少IGPa。
8.根據(jù)權(quán)利要求
4所述的半導(dǎo)體器件，其特征在于，所述第三介質(zhì)層為低應(yīng)力介質(zhì)層。
9.根據(jù)權(quán)利要求
8所述的半導(dǎo)體器件，其特征在于，所述第三介質(zhì)層為低應(yīng)力的氮化娃層、氧化娃層、氮氧化娃層或三者的任意組合。
10.根據(jù)權(quán)利要求
8所述的半導(dǎo)體器件，其特征在于，所述第三介質(zhì)層的應(yīng)力不超過180MPa。
11.根據(jù)權(quán)利要求
4所述的半導(dǎo)體器件，其特征在于，所述第一隔離區(qū)向下延伸至所述第二介質(zhì)層的表面部分中。
專利摘要
一種半導(dǎo)體器件，所述半導(dǎo)體器件包括提供硅基底，所述硅基底上形成有柵堆疊結(jié)構(gòu)，所述硅基底的晶面指數(shù)為{100}；形成層間介質(zhì)層，覆蓋所述硅基底的表面；在所述層間介質(zhì)層和/或柵堆疊結(jié)構(gòu)中形成第一溝槽，所述第一溝槽的延伸方向沿晶向且垂直于所述柵堆疊結(jié)構(gòu)的延伸方向；在所述第一溝槽中填充第一介質(zhì)層，所述第一介質(zhì)層為張應(yīng)力介質(zhì)層。本實(shí)用新型以較簡(jiǎn)單的工藝在溝道寬度方向引入張應(yīng)力，提高了器件的響應(yīng)速度，改善了器件性能。
文檔編號(hào)H01L21/336GKCN202534635SQ201190000097
公開日2012年11月14日 申請(qǐng)日期2011年1月27日
發(fā)明者尹海洲, 朱慧瓏, 鐘匯才, 駱志炯 申請(qǐng)人:中國科學(xué)院微電子研究所導(dǎo)出引文BiBTeX, EndNote, RefMan