專利名稱:半導體集成電路器件及其制造方法
技術領域：
本發(fā)明主要涉及半導體集成電路器件及其制造方法，尤其涉及包括非易失性半導體存儲器件和使用多個電源電壓的半導體集成電路以及生產(chǎn)這樣的半導體集成器件的方法。
閃存器件為非易失性半導體存儲器件，它以電荷的形式將信息存儲在浮柵電極中。閃存器件，它具有簡單器件配置，適合于形成大規(guī)模集成電路器件。
在閃存器件中，憑借Fowler-Nordheim型隧道效應從浮柵電極穿過隧道絕緣膜將熱載流子注入和取出，將信息寫入或擦除。由于需要高電壓產(chǎn)生這樣的熱載流子，因此閃存器件具有電壓升高控制電路，它升高提供在它周圍的電路以及存儲單元中的電源電壓。因此，在這樣的外圍電路中使用的晶體管不得不在高電壓下工作。
另一方面，目前已經(jīng)實踐了在普通的半導體襯底上制作這樣的閃存器件和高速邏輯電路作為半導體集成電路器件。在這樣的高速邏輯電路中，在其中使用的晶體管需要在低壓下工作。因此，這樣的半導體集成電路需要使用多個電源電壓。
背景技術：
圖1A至圖1Q為包括上述的閃存和使用多個電源電壓的常規(guī)半導體集成電路器件的制造流程示意圖。
在圖1A中，閃存單元區(qū)域A，低壓工作晶體管區(qū)域B，以及高壓工作晶體管區(qū)域C被分段形成在硅(Si)襯底11上，在該襯底上形成場效氧化膜或諸如淺溝槽隔離(STI)結(jié)構的隔離結(jié)構(在圖中未示出)。在圖1A的步驟中，通過在Si襯底上在800至1100℃的溫度下進行熱氧化，8至10nm厚的隧道氧化膜12A形成在上述的區(qū)域A至C上。在圖1B的步驟中，摻有磷(P)并且厚度為80至120nm的無定形硅膜13和具有所謂氧化物-氮化物-氧化物(ONO)結(jié)構的隔離膜14被先后沉積在隧道氧化膜12A上。ONO隔離膜14由通過化學氣相沉積(CVD)沉積在無定形硅膜13上的厚度為5至10nm的二氧化硅(SiO2)膜14c，通過CVD沉積在SiO2膜14c上的厚度為5至10nm的氮化硅(SiN)膜14b，和形成在SiN膜14b表面上的厚度為3至10nm的熱氧化膜14a組成。ONO隔離膜14具有良好的漏電流特征。
接下來，在圖1C的步驟中，光致抗蝕圖15A被形成在閃存單元區(qū)域A上，通過使用光致抗蝕圖15A作為掩膜，ONO隔離膜14，無定形硅膜13以及隧道氧化膜12A被從Si襯底11上的低壓工作晶體管區(qū)域B和高壓工作晶體管區(qū)域C上除去，使得區(qū)域B和C中的Si襯底11的表面被暴露出來。在除去隧道氧化膜12A過程中，使用氫氟酸(HF)進行濕刻蝕，使得區(qū)域B和C中的Si襯底11的表面被暴露于HF中。
在圖1D的步驟中，除去光致抗蝕圖15A，并通過在800至1100℃溫度下進行熱氧化，在區(qū)域B和C中形成厚度為10至50nm的熱氧化膜12C，以覆蓋Si襯底11。熱氧化膜12C可被熱氮氧化物膜取代。
在圖1E的步驟中，另一光致抗蝕圖15B形成在閃存區(qū)域A中以覆蓋ONO隔離膜14，并形成在高壓工作晶體管區(qū)域C中以覆蓋熱氧化膜12C，通過使用光致抗蝕圖15B作為掩膜憑借HF處理從低壓工作晶體管區(qū)域B中除去熱氧化膜12C，使得區(qū)域B中的Si襯底11的表面被暴露出來。憑借圖1E的步驟，區(qū)域B中的Si襯底11的表面經(jīng)受第二次HF處理。
在圖1F的步驟中，除去光致抗蝕圖15B，通過在800至1100℃溫度下進行熱氧化，在區(qū)域B中的裸露Si襯底11上形成厚為3至10nm的熱氧化膜12B。熱氧化膜12B可被熱氮氧化物膜取代。此外，在圖1F的步驟中，由于形成熱氧化膜12B的熱氧化，在高壓工作晶體管區(qū)域C中形成的熱氧化膜12C的厚度增加。
接下來，在圖1G的步驟中，通過等離子體CVD，摻有P并且厚度為100至250nm的無定形硅膜16被沉積在圖1F的結(jié)構上。無定形硅膜16可被多晶硅膜代替。此外，在隨后的步驟中，無定形硅膜16可摻上P。在圖1H的步驟中，在無定形硅膜16上形成光致抗蝕圖17A，并且通過使用光致抗蝕圖17A作為掩膜，在閃存單元區(qū)域A中在無定形硅膜16，ONO隔離膜14以及無定形硅膜13上相繼形成圖形，使得其結(jié)構由無定形硅版圖13A，ONO版圖14A和無定形硅版圖16A組成并包括作為浮柵電極的無定形硅版圖13A的閃存的多層柵電極結(jié)構16F形成在區(qū)域A中。在圖1G的步驟中，按照需要，在無定形硅膜16上形成硅化物膜，例如硅化鎢(WSi)和硅化鈷(CoSi)是可能的。此外，在隨后的離子注入步驟中，也可能形成非摻雜多晶硅膜然后形成P或砷(As)的n-型柵電極或硼(B)或二氟化硼(BF2)的p-型柵電極。
接下來，在圖1I的步驟中，除去光致抗蝕圖17A，并形成新的光致抗蝕圖17B以覆蓋閃存單元區(qū)域A。通過使用光致抗蝕圖17B作為掩膜，在低壓工作晶體管區(qū)域B和高壓工作晶體管區(qū)域C中在無定形硅膜16上形成圖形，使得低壓工作晶體管的柵電極16B和高壓工作晶體管的柵電極16C分別形成在區(qū)域B和C中。
接下來，在圖1J的步驟中，除去光致抗蝕圖17B，通過在800至900℃的溫度下進行熱氧化形成保護氧化膜(也稱作保護隔離膜或熱氧化膜)18，以覆蓋閃存單元區(qū)域A中的多層柵電極結(jié)構16F，覆蓋低壓工作晶體管區(qū)域B中的柵電極16B，以及高壓工作晶體管區(qū)域C中的柵電極16C。
接下來，在圖1K的步驟中，在圖1J的結(jié)構上形成光致抗蝕圖19A，以便覆蓋低壓工作晶體管區(qū)域B，高壓工作晶體管區(qū)域C，以及部分閃存單元區(qū)域A。通過使用光致抗蝕圖19A和多層柵電極結(jié)構16F作為掩膜，在30至80KeV的加速電壓下，以通常1×1014至3×1014cm-2的劑量進行P+的離子注入，使得在Si襯底11中靠近多層柵電極結(jié)構16F處形成n-型擴散區(qū)11a。P+可被As+代替。
在圖1K的步驟中，通過使用光致抗蝕圖19A作為掩膜，在30至50KeV的加速電壓下，以通常1×1015至6×1015cm-2的劑量進行As+的離子注入，使得在n-型擴散區(qū)11a中形成另一n-型擴散區(qū)11b。在圖1K的步驟中，由于低壓工作晶體管區(qū)域B和高壓工作晶體管區(qū)域C覆蓋有光致抗蝕圖19A，在該區(qū)域B和C中不進行離子注入。
接下來，在圖1L的步驟中，除去光致抗蝕圖19A，并形成新的光致抗蝕圖19B以覆蓋區(qū)域B和C并讓區(qū)域A暴露。此外，在圖1L的步驟中，通過使用光致抗蝕圖19B作為掩膜，在30至50KeV的加速電壓下，以通常5×1014至5×1015cm-2的劑量進行As+的離子注入。As+可被P+代替。結(jié)果，在n-型擴散區(qū)11b中雜質(zhì)濃度增加，同時，通過使用多層柵電極結(jié)構16F作為自對準掩膜，在閃存單元區(qū)域A中形成另一n-型擴散區(qū)11c。此時，可以刪除掉圖1K的步驟。
接下來，在圖1M的步驟中，除去光致抗蝕圖19B，并在Si襯底11上形成光致抗蝕圖19C，以便只暴露出低壓工作晶體管區(qū)域B。此外，在圖1M的步驟中，通過使用光致抗蝕圖19C作為掩膜進行p-型或n-型雜質(zhì)的離子注入，使得在區(qū)域B的Si襯底11中在柵電極16B的兩側(cè)形成一對輕摻雜溝道(LDD)擴散區(qū)11d，并且柵電極16B用作自對準掩膜。
接下來，在圖1N的步驟中，除去光致抗蝕圖19C，并在Si襯底11上形成光致抗蝕圖19D，以便只暴露出高電壓工作晶體管區(qū)域C。此外，在圖1N的步驟中，通過使用光致抗蝕圖19D作為掩膜，進行p-型或n-型雜質(zhì)元素的離子注入，使得在區(qū)域C的Si襯底11中在柵電極16C兩側(cè)形成一對LDD擴散區(qū)11e。擴散區(qū)11d和11e可在同一步驟中形成。
此外，在圖1O的步驟中，通過在CVD氧化膜上沉積和進行深腐蝕，在每個多層柵電極結(jié)構16F，柵電極16B以及柵電極16C的兩側(cè)上都形成側(cè)面隔離膜16s。在圖1P的步驟中，形成光致抗蝕圖19E以覆蓋閃存單元區(qū)域A并暴露出低壓工作晶體管區(qū)域B和高壓工作晶體管區(qū)域C。此外，通過進行p-型或n-型雜質(zhì)元素的離子注入，并且光致抗蝕圖19E和柵電極B和C用作掩膜，在區(qū)域B的Si襯底11中在柵電極16B的兩側(cè)上形成p-型或n-型擴散區(qū)11f，相似地，在區(qū)域C的Si襯底11中在柵電極16C的兩側(cè)上形成p-型或n-型擴散區(qū)11g。按照需要通過硅化處理在每個擴散區(qū)11f和11g的表面上可形成低阻硅化物膜，例如WSi或CoSi。
在圖1Q的步驟中，在Si襯底11上形成隔層隔離膜20，以便連續(xù)覆蓋區(qū)域A至C。此外，在區(qū)域A中，在隔層隔離膜20中形成接觸孔，使得擴散區(qū)11b和11c被暴露出來，并且W栓20A形成在接觸孔中。同樣地，在區(qū)域B中，在隔層隔離膜20中形成接觸孔，使得擴散區(qū)11f被暴露出來。在區(qū)域C中，在隔層隔離膜20中形成接觸孔，使得擴散區(qū)11g被暴露出來，并且W栓20C形成在接觸孔中。
在包括具有多層柵電極結(jié)構16F的閃存器件的半導體集成電路的制造流程中，在圖1J的步驟中，通過在800至900℃溫度下進行熱氧化，厚度為5至10nm的保護氧化膜18形成在多層柵電極結(jié)構16F的側(cè)面上。由于熱氧化，保護氧化膜18不僅形成在多層柵電極結(jié)構16F上而且形成在形成于低壓工作晶體管區(qū)域B中的柵電極16B和形成于高壓工作晶體管區(qū)域C中的柵電極16C的側(cè)面上，如圖2A和2B所示。
此時，保護氧化膜18形成鳥嘴，在區(qū)域B中穿透到柵電極下方，如被圖2B中的虛線所包圍的。因此，特別是在其柵長度較短的低壓工作晶體管中，即其柵氧化膜12B較薄，在柵電極16B的正下方，柵氧化膜12B厚度的實際變化被影響，因此引起閾值特征漂移所需的值的問題。
實際上，如果不形成保護氧化膜18，這個問題就不會出現(xiàn)了。然而，不形成保護氧化膜18，保留在無定形硅版圖13A(在下文中也稱作浮柵電極版圖13A)中的電子被分散到由圖1O步驟中的CVD和深刻蝕(etchback)形成的側(cè)壁隔離膜16s中，如圖3B所示，使得存儲在閃存器件中的信息在短時間內(nèi)消失。另一方面，若形成其為高質(zhì)量的熱氧化膜并且?guī)缀醪辉试S漏電流形成在浮柵電極版圖13A側(cè)面的保護氧化膜18，注入到浮柵電極版圖13A中的電子穩(wěn)定地保留在那里，如圖3A所示。
因此，有必要在包括閃存器件的半導體集成電路器件中形成保護氧化膜18。然而，形成這樣的保護氧化膜不可避免地引起形成外圍和邏輯電路的MOS晶體管的閾值特征發(fā)生變化。當MOS晶體管為具有較短的柵長度的高速晶體管時，MOS晶體管的閾值特征變化這樣的問題值得注意。
圖4為相關技術的具有單層柵電極結(jié)構的閃存單元(閃存器件)配置的平面圖。在圖4中，與前面圖中相同的元件用相同的號碼標出，并忽略其描述。
根據(jù)圖4，通過場效氧化膜11F，器件區(qū)域11A形成在Si襯底11上。上述浮柵電極版圖13A的一端形成在Si襯底上以與器件區(qū)域11A交叉。在器件區(qū)域11A中，通過使用浮柵電極版圖13A作為自對準掩膜，n--型源區(qū)11a和n+-型源線區(qū)11b形成在一端，n+-型漏區(qū)11c形成在另一端。
在Si襯底11上，靠近器件區(qū)域11A形成另一器件區(qū)域11B。在器件區(qū)域11B中形成n+-型擴散區(qū)11C。形成浮柵電極版圖13A的另一端作為覆蓋擴散區(qū)11C的耦合部分13Ac。
圖5A為沿著線X-X′的圖4閃存單元的橫截面圖。
根據(jù)圖5A，在Si襯底11上隧道氧化膜12A形成在源線區(qū)11b和漏區(qū)11c之間，并且浮柵電極版圖13A形成在隧道氧化膜12A上。此外，在Si襯底11中n--型源區(qū)11a形成在n+-型源線區(qū)11b的外部。側(cè)面隔離膜16s形成在浮柵電極版圖13A的側(cè)壁上。
圖5B為沿著線Y-Y′的圖4閃存單元的橫截面圖。
根據(jù)圖5B，浮柵電極版圖13A在Si襯底11上形成的場效氧化膜11F上從器件區(qū)域11A連續(xù)延伸到鄰近的器件區(qū)域11B。浮柵電極版圖13A的耦合部分13Ac通過氧化膜12Ac電容耦合到高密度擴散區(qū)11C上。
在進行寫入(程序)操作時，通過提供源線區(qū)11b，在漏區(qū)11c上施加+5V的漏電壓，并在高密度擴散區(qū)11C上施加+10V的寫電壓，如圖6A和6B所示，浮柵電極版圖13A的電勢升高，使得熱電子通過器件區(qū)域11A中的隧道氧化膜12A被注入到浮柵電極版圖13A中。
另一方面，在進行擦除操作時，+15V的擦除電壓施加到源線區(qū)11b上，并且漏區(qū)11c和高密度擴散區(qū)11C接地，如圖6C和6D所示。結(jié)果，浮柵電極版圖13A中的電子通過隧道效應穿過隧道氧化膜12A到達源區(qū)11a，以穿過源線區(qū)11b被吸引到源電源中。
因此，在圖4的閃存單元中，高密度擴散區(qū)11C用作控制柵電極，不像常規(guī)的多層柵電極結(jié)構的閃存單元，因此不需要在多晶硅浮柵電極和多晶硅控制柵電極之間形成上述的ONO隔離膜14。在圖5A和5B的閃存單元中，氧化膜12Ac用作ONO隔離膜14。由于氧化膜12Ac是通過熱氧化形成在Si襯底上的，因此氧化膜12Ac質(zhì)量較高。
圖7A自7M為包括圖4的閃存單元加上低壓工作晶體管B以及高壓工作晶體管C的半導體集成電路器件的制造流程圖。在這些圖中，與前述的那些相同的元件用相同的號碼標出，并忽略其描述。
根據(jù)圖7A，在每個閃存單元區(qū)域A，低壓工作晶體管區(qū)域B以及高壓工作晶體管區(qū)域C中，通過在800至1100℃溫度下進行熱氧化，在Si襯底11上形成厚為5至50nm的熱氧化膜12C。在圖15B的步驟中，通過使用光致抗蝕圖151的圖形處理從閃存單元區(qū)域A中除去熱氧化膜12C。
接下來，在圖7C的步驟中，除去光致抗蝕圖151，并通過在800至1100℃溫度下進行熱氧化，在區(qū)域A中的Si襯底11的表面上形成厚為5至15nm的隧道氧化膜12A。在圖7C的步驟中，由于形成隧道氧化膜12A的熱氧化，在每個區(qū)域B和C中形成熱氧化膜12C。
接下來，在圖7D的步驟中，通過使用光致抗蝕圖152的圖形處理，從低壓工作晶體管區(qū)域B中除去熱氧化膜12C。然后，在圖7E的步驟中，在除去光致抗蝕圖152之后，通過在800至1100℃溫度下進行熱氧化，在區(qū)域B中的暴露Si襯底11上形成厚為3至10nm的熱氧化膜12B。在圖7E的步驟中，由于形成熱氧化膜12B的熱氧化，在區(qū)域A形成隧道氧化膜12A并在區(qū)域C形成熱氧化膜12C。
接下來，在圖7F的步驟中，均勻摻有P并且厚度為150至200nm的無定形硅膜13形成在Si襯底11上。在圖7G的步驟中，利用光致抗蝕圖171充當掩膜，在無定形硅膜13上形成圖形，使得浮柵電極版圖13A形成在閃存單元區(qū)域A中，柵電極版圖13B形成在低壓工作晶體管區(qū)域B中，柵電極版圖13C形成在高壓工作晶體管區(qū)域C中。
接下來，在圖7H的步驟中，浮柵電極版圖13A和柵電極版圖13B和13C的表面被覆蓋上在800至900℃溫度下通過熱氧化形成的厚為5至10nm的保護氧化膜18。然后，在圖7I的步驟中，利用光致抗蝕圖172充當掩膜，在30至80KeV的加速電壓下，以1×1014至5×1014cm-2的劑量進行P+或As+的離子注入而形成源區(qū)11a。
進一步，在圖7J的步驟中，在區(qū)域B和C覆蓋有光致抗蝕圖173的情況下，通過利用浮柵電極版圖13A充當自對準掩膜，在30至50KeV的加速電壓下，以5×1014至3×1015cm-2的劑量進行As+的離子注入。從而，n+-型源線區(qū)11b形成在源區(qū)11a的內(nèi)部，而n+-型漏區(qū)11c形成在與源區(qū)11a相反的溝道區(qū)一側(cè)。
接下來，在圖7K的步驟中，形成覆蓋閃存單元區(qū)域A的光致抗蝕圖173，并且通過p-型或n-型雜質(zhì)元素的離子注入在區(qū)域B和C中分別形成LDD區(qū)域11d和11e。
進一步，在圖7L的步驟中，在每個浮柵電極版圖13A和柵電極版圖13B和13C的兩側(cè)都形成側(cè)面氧化膜16s。在圖7M的步驟中，在閃存區(qū)域A被光致抗蝕圖174覆蓋的情況下，通過p-型或n-雜質(zhì)元素的離子注入在區(qū)域B和C分別形成擴散區(qū)11f和11g。
而且在包括上述單層柵結(jié)構的閃存器件的半導體集成電路器件生產(chǎn)過程中，當形成熱氧化膜18作為保護隔離膜以覆蓋閃存單元區(qū)域A中的單層柵電極結(jié)構(浮柵電極版圖)13A時，如圖7H步驟中的圖8A詳細示出的，相同的熱氧化膜18也形成在低壓晶體管區(qū)域B以便覆蓋柵電極13B，如圖8B所示。結(jié)果，形成正好穿透到柵電極13B下方的鳥嘴，如圖8B的虛線所示。因此，形成在區(qū)域B中的低壓工作晶體管被阻止具有所需的閾值特征。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種半導體集成電路器件及其制造方法，在該制造方法中上述的缺點被消除。
本發(fā)明一個比較具體的目的在于提供一種半導體集成電路器件，其中有效地阻止了在與襯底上的閃存器件一起形成的半導體器件的柵電極正下方形成鳥嘴。
本發(fā)明的另一目的在于提供這樣的半導體集成電路器件的制造方法。
本發(fā)明的上述目的是通過一種半導體集成電路器件實現(xiàn)的，該器件包括襯底，一種非易失性存儲器件，該器件形成在襯底的存儲單元區(qū)域中并具有包括覆蓋襯底的隧道隔離膜和形成在隧道隔離膜上的浮柵電極的多層柵電極結(jié)構，并且使側(cè)面表面覆蓋上由熱氧化膜形成的保護隔離膜，以及一種形成在襯底的器件區(qū)域中的半導體器件，該半導體器件包括覆蓋襯底的柵隔離膜和形成在柵隔離膜上的柵電極，其中鳥嘴結(jié)構在隧道隔離膜和浮柵電極的界面處由熱氧化膜形成，鳥嘴結(jié)構沿著來自浮柵電極側(cè)面的界面穿透到浮柵電極中，并且柵隔離膜被插入到襯底和柵電極之間以具有基本均勻的厚度。
本發(fā)明的上述目的還通過一種半導體集成電路器件實現(xiàn)，該器件包括襯底；形成在襯底的存儲單元區(qū)域中的非易失性存儲器件，該非易失性存儲器件包括覆蓋上隧道隔離膜的第一有源區(qū)，靠近第一有源區(qū)并覆蓋上隔離膜的第二有源區(qū)，由形成在第二有源區(qū)中的嵌入擴散區(qū)形成的控制柵，第一柵電極，該電極在第一有源區(qū)中的隧道隔離膜上延伸并在第一和第二有源區(qū)之間形成橋，以通過隔離膜被電容耦合到第二有源區(qū)中的嵌入擴散區(qū)，第一柵電極使其側(cè)面覆蓋上由熱氧化膜組成的保護隔離膜，以及在第一有源區(qū)的第一柵電極的每個側(cè)面上形成的擴散區(qū)；以及形成在襯底的器件區(qū)域中的半導體器件，該半導體器件包括覆蓋襯底的柵隔離膜和形成在柵隔離膜上的第二柵電極，其中鳥嘴結(jié)構在隧道隔離膜和第一柵電極之間的界面處由熱氧化膜形成，鳥嘴結(jié)構沿著來自第一柵電極側(cè)面的界面穿透到第一柵電極中，并且柵隔離膜被插入到襯底和第二柵電極之間以具有基本均勻的厚度。
根據(jù)上述的半導體集成電路器件，沒有形成鳥嘴穿透到第二柵電極中。因此，可以避免半導體器件的閾值特征發(fā)生變化。
半導體的上述目的還通過一種半導體集成電路器件的制造方法來實現(xiàn)，該方法包括步驟(a)形成半導體結(jié)構，包括覆蓋襯底的存儲單元區(qū)域的隧道隔離膜，覆蓋隧道隔離膜的第一硅膜，覆蓋第一硅膜的隔離膜，以及覆蓋襯底的邏輯器件區(qū)域的柵隔離膜，(b)在步驟(a)形成的半導體結(jié)構上沉積第二硅膜，使得第二硅膜覆蓋存儲單元區(qū)域中的隔離膜以及邏輯器件區(qū)域中的柵隔離膜，(c)通過隨后形成第二硅膜的圖形用作控制柵電極在存儲單元區(qū)域中形成多層柵電極結(jié)構、隔離膜、存儲單元區(qū)域中的第一硅膜，第二硅膜被放置在邏輯器件區(qū)域中，(d)形成保護氧化膜使得該保護氧化膜覆蓋存儲單元區(qū)域中的多層柵電極結(jié)構以及邏輯器件區(qū)域中的第二硅膜，(e)通過將雜質(zhì)元素的離子注入到襯底中并利用多層柵電極結(jié)構和第二硅膜用作掩膜，在存儲單元區(qū)域中的多層柵電極結(jié)構的兩個側(cè)面中形成擴散區(qū)，(f)通過形成第二硅膜的圖形在邏輯器件區(qū)域中形成柵電極，以及(g)通過進行離子注入并利用柵電極用作掩膜在邏輯器件區(qū)域中形成擴散區(qū)，從而非易失性存儲器件形成在存儲單元區(qū)域中，并且半導體器件形成在邏輯器件區(qū)域中。
本發(fā)明的上述目的還通過一種半導體集成電路器件的制造方法來實現(xiàn)，該方法包括(a)形成半導體結(jié)構，包括覆蓋襯底的存儲單元區(qū)域的隧道隔離膜和覆蓋襯底的邏輯器件區(qū)域的柵隔離膜，(b)在步驟(a)中形成的半導體結(jié)構上沉積硅膜使得硅膜覆蓋存儲單元區(qū)域中的隧道隔離膜和邏輯器件區(qū)域中的柵隔離膜，(c)利用保留在邏輯器件區(qū)域中的硅膜通過選擇形成硅膜的圖形在存儲單元區(qū)域中形成第一柵電極，(d)形成保護氧化膜使得保護氧化膜覆蓋存儲單元區(qū)域中的第一柵電極和邏輯器件區(qū)域中的硅膜，(e)通過將雜質(zhì)元素離子注入到襯底中并利用第一柵電極和硅膜用作掩膜，在存儲單元區(qū)域中第一柵電極的兩個側(cè)面上形成擴散區(qū)，(f)通過形成硅膜的圖形在邏輯器件區(qū)域中形成第二柵電極，以及(g)通過進行離子注入并利用第二柵電極用作掩膜，在邏輯器件區(qū)域中形成擴散區(qū)，從而在存儲單元區(qū)域中形成非易失性存儲器件，并在邏輯器件區(qū)域中形成半導體器件。
根據(jù)上述的方法，在邏輯器件區(qū)域中形成柵電極的圖形之前，形成保護氧化以覆蓋多層柵電極結(jié)構或存儲單元區(qū)域中的柵電極。保護氧化膜阻止鳥嘴結(jié)構形成為穿透邏輯器件區(qū)域中的柵電極。因此可以避免器件區(qū)域中的半導體器件閾值特征發(fā)生變化。此外，當通過離子注入在存儲區(qū)域中形成擴散區(qū)時，器件區(qū)域被覆蓋上硅膜。通過使用硅膜作為掩膜，可以忽略抗蝕劑處理，因此簡化了半導體器件電路器件的制造流程。



當聯(lián)系附圖閱讀時從下面詳細的描述中可以清楚地看出本發(fā)明的其他目的、特征和優(yōu)點，其中圖1A至1Q為包括多層柵結(jié)構的閃存器件的常規(guī)半導體集成電路器件的制造流程示意圖；圖2A和2B為說明包括多層柵結(jié)構的閃存器件的常規(guī)半導體集成電路器件缺點的示意圖；圖3A和3B為說明在常規(guī)半導體集成電路器件中多層柵結(jié)構的閃存器件中使用的保護氧化膜所起的作用；圖4為根據(jù)相關技術的單層柵結(jié)構的閃存單元的平面圖；圖5A和5B為圖4的閃存單元的橫截面圖；圖6A至6D為說明圖4的閃存單元的寫入和擦除操作的示意圖；圖7A至7M為包括圖4的閃存單元的半導體集成電路器件制造方法示意圖；圖8A和8B為說明包括圖4的閃存單元的半導體集成電路器件缺點的示意圖；圖9A至9I為根據(jù)本發(fā)明第一實施例的半導體集成電路器件制造方法示意圖；圖10A和10B為說明第一實施例效果的示意圖；圖11A和11B為說明第一實施例另一效果的示意圖；圖12A至12I為根據(jù)本發(fā)明第二實施例的半導體集成電路制造方法示意圖；圖13A和13B為說明第二實施例效果的示意圖。
具體實施方式
現(xiàn)在將參考附圖給出本發(fā)明實施例的描述。
圖9A至9I為根據(jù)本發(fā)明第一實施例的半導體集成電路器件制造方法的示意圖。在這些圖中，與先前描述的相同部分用相同的號碼標出，并忽略其描述。
在該實施例中，首先進行圖1A至1G的步驟，使得在圖9A的步驟中得到與圖1G相應的結(jié)構。此時，絕緣體上硅(SOI)襯底可代替Si襯底11。此外，隧道氮化膜可代替隧道氧化膜12A。
此外，在圖9B的步驟中，通過使用圖1H步驟中描述的光致抗蝕圖17A形成圖形，在閃存單元區(qū)域A中形成多層柵電極結(jié)構16F。在圖9B的步驟中，在覆蓋上光致抗蝕圖17A的低壓工作晶體管區(qū)域B和高壓工作晶體管區(qū)域C上不形成圖形。
在該實施例中，接下來在圖9C的步驟中，除去光致抗蝕圖17A，并通過在800至900℃溫度下進行熱氧化，保護隔離膜18由熱氧化膜形成以覆蓋多層柵電極結(jié)構16F。在每個區(qū)域B和C中相同的熱氧化膜18也形成在無定形硅膜16表面上。
此外，在圖9C的步驟中，利用多層柵電極結(jié)構16F用作自對準掩膜，通過在與上述圖1L步驟中相同的條件下進行As+(或P+)離子注入，在閃存單元區(qū)域A中形成擴散區(qū)11c。雜質(zhì)濃度在擴散區(qū)11a和11b這側(cè)和擴散區(qū)11c這側(cè)能是相同的。此時，沒有離子注入到覆蓋上無定形硅膜16的區(qū)域B和C中的Si襯底11中。可以使用在閃存單元區(qū)域A上具有開口的光致抗蝕圖。
在圖9D的步驟，通過使用先前圖1I步驟描述的光致抗蝕圖17B作為掩膜，在區(qū)域B和C中的無定形硅膜16上形成圖形，使得在低壓工作晶體管區(qū)域B和高壓工作晶體管區(qū)域C中分別形成柵電極16B和16C。
接下來，在圖9E的步驟，利用先前圖1M步驟描述的光致抗蝕圖19C作為掩膜，通過進行n-型或p-型雜質(zhì)元素的離子注入在區(qū)域B中LDD擴散區(qū)11d形成在Si襯底11中。
在圖9F的步驟中，利用先前圖1N步驟描述的光致抗蝕圖19D作為掩膜，通過進行n-型或p-型雜質(zhì)元素的離子注入在區(qū)域C中LDD擴散區(qū)11e形成在Si襯底11中。在圖9E和9F的步驟中，可在相同的步驟中以相同的離子注入條件形成擴散區(qū)11d和11e。
在圖9G的步驟中，該步驟對應于上述圖1O的步驟，在每個多層柵電極結(jié)構16F和柵電極16B和16C上形成側(cè)面隔離膜16s。在圖9H的步驟中，該步驟對應于上述圖1P的步驟，閃存單元區(qū)域A被覆蓋上光致抗蝕圖19E。此外，利用柵電極16B和16C和側(cè)面隔離膜16s用作自對準掩膜，通過進行n-型或p-型雜質(zhì)元素的離子注入，在區(qū)域B和C中的Si襯底11中分別形成擴散區(qū)11f和11g。
此外，通過執(zhí)行與先前圖1Q描述的相同步驟，可以得到對應于圖1Q的圖9I結(jié)構的半導體集成電路器件。
在該實施例中，當在圖9C的步驟中通過熱氧化形成保護隔離膜18時，在區(qū)域B和C中無定形硅膜16上沒有形成圖形。結(jié)構，在區(qū)域B和C中，熱氧化膜18被形成在無定形硅膜16的表面上，但是它被阻止形成在無定形硅膜16和柵氧化膜12B之間的界面上。此外，在圖9D的柵電極16B和16C形成圖形步驟之后，在任何步驟中不進行上述的熱氧化。因此，盡管形成保護隔離膜18以覆蓋如圖10A所示的多層柵電極結(jié)構16F，沒有熱氧化膜只有柵氧化膜12B被形成在如圖10B的圓圈所示的柵電極16B的底部。因此，可以避免低壓工作晶體管閾值特征發(fā)生變化。
如圖10A的虛線圍繞部分所示，在圖9C的步驟中，在浮柵電極版圖13A的下面形成鳥嘴，并形成保護隔離膜18。另一方面，關于區(qū)域B和C中的MOS晶體管，鳥嘴，如果它已經(jīng)形成，在厚度和穿透距離上要遠遠小于形成在浮柵電極版圖13A下面的那些。
另外在該實施例中，如圖11A和11B所示，在圖9C的離子注入步驟中，由于區(qū)域B和C被覆蓋上無定形硅膜16，因此不需要光致抗蝕圖提供在低壓工作晶體管區(qū)域B和高壓工作晶體管區(qū)域C中。因此，這就簡化了半導體集成電路器件的制造流程。
圖12A至12I為根據(jù)本發(fā)明第二實施例包括單層柵電極結(jié)構的閃存器件的半導體集成電路器件制造方法示意圖。在這些圖中，與先前相同的部分用相同的號碼標出，并忽略其描述。
在該實施例中，首先執(zhí)行對應于圖7A至7D的那些步驟，使得在圖12A的步驟中得到對應圖7E的結(jié)構。在該實施例中，SOI襯底仍然可以取代Si襯底11。另外，熱氮氧化物膜可代替隧道氧化膜12A或熱氧化膜12B和12C。
接下來，在圖12B的步驟中，該步驟對應圖7F的步驟，在圖12A的結(jié)構上沉積100至300nm厚的無定形硅膜13。無定形硅膜13可被多晶硅膜代替。另外，無定形硅膜13可摻有p+。在圖12C的步驟中，通過使用光致抗蝕圖271作為掩膜在無定形硅膜13上形成圖形，使得形成浮柵電極版圖13A。光致抗蝕圖271覆蓋低壓工作晶體管區(qū)域B和高壓工作晶體管區(qū)域C。因此，在圖12C的步驟中在區(qū)域B和C中不在無定形硅膜13上形成圖形。
接下來，在圖12D的步驟中，除去光致抗蝕圖271，并且通過在800至900℃溫度下進行熱氧化，厚為5至10nm的保護隔離膜18由熱氧化膜形成，以便覆蓋區(qū)域A中的浮柵電極版圖13A。由于熱氧化，在區(qū)域B和C中在無定形硅膜13上也形成熱氧化膜18。
接下來，在圖12E的步驟中，在圖12D結(jié)構上形成對應圖7I中的光致抗蝕圖172的光致抗蝕圖272。利用光致抗蝕圖272作為掩膜，在30至80KeV的加速電壓下，以1×1014至5×1014cm-2的劑量進行P+(或As+)的離子注入，使得在閃存單元區(qū)域A中靠近浮柵電極版圖13A形成擴散區(qū)11a。另外在圖12E的步驟中，在p+離子注入以后，在30至80KeV的加速電壓下，以1×1015至6×1015cm-2的劑量進行As+的離子注入，使得擴散區(qū)11a的電阻減小。
接下來，在圖12F的步驟中，除去光致抗蝕圖272，并利用浮柵電極版圖13A作為掩膜，在20至60KeV的加速電壓下，以5×1014至3×1015cm-2的劑量在區(qū)域A中進行As+的離子注入，使得在區(qū)域A中擴散區(qū)11b和11c形成在Si襯底11中。此時，可以忽略圖12E的步驟。另外，可選擇形成只在閃存單元區(qū)域A中具有開口的光致抗蝕圖。
接下來，在圖12G的步驟中，在圖12F的結(jié)構上形成光致抗蝕圖273。閃存單元區(qū)域A被覆蓋上光致抗蝕圖273。然后，在區(qū)域B和C中利用光致抗蝕圖273作為掩膜在無定形硅膜13上形成圖形，使得在那里形成柵電極13B和13C。
在圖12H的步驟中，除去光致抗蝕圖273并形成覆蓋閃存單元區(qū)域A的光致抗蝕圖274。利用光致抗蝕圖274作為掩膜，通過離子注入n-型或p-型雜質(zhì)元素被引入到Si襯底11中，使得在區(qū)域B和C中分別形成LDD擴散區(qū)11d和11e。
另外，在圖12I的步驟中，除去光致抗蝕圖274，并沉積CVD氧化膜16S。另外，在CVD氧化膜16S被閃存單元區(qū)域A中的光致抗蝕圖275保護的情況下，在區(qū)域B和C中進行深刻蝕使得在每個柵電極13B和13C的側(cè)面上形成側(cè)面氧化膜16S。
此外，通過在圖12I結(jié)構上進行與圖7M步驟中相同的離子注入，擴散區(qū)11f和11g形成在Si襯底11中。P-型或n-型柵電極也是可以形成的。通過硅化處理，按照需要可以在每個柵電極13B和13C的表面以及擴散區(qū)11f和11g上形成低阻硅化物膜，例如WSi或CoSi。
圖13A和13B為根據(jù)該實施例形成的閃存器件和低壓工作晶體管詳細配置的示意圖。
如圖13A所示，在該實施例中，浮柵電極13A不但使它的側(cè)面而且使它的頂面均勻地覆蓋上保護隔離膜18。因此，積累在浮柵電極版圖13A中的電子被穩(wěn)定地保留下來，即使閃存器件被長時間地放置在高溫環(huán)境下。
另外在該實施例中，當進行圖12D的熱氧化步驟時，在區(qū)域B和C中不形成無定形硅膜13的圖形。因此，如圖13B所示，熱氧化膜的鳥嘴不穿透到柵電極13B和13C的下方。這就穩(wěn)定了形成在Si襯底11上的每個MOS晶體管的閾值特征以及操作特征，在該襯底上還形成閃存器件。閾值特征和操作特征的提高在具有短柵長度和薄柵氧化膜的低壓工作晶體管中是顯著的。
在該實施例中，在圖12F的離子注入步驟中不需要形成光致抗蝕圖，因此簡化了制造流程。
在根據(jù)先前實施例的多層柵型的閃存器件中，多層柵電極結(jié)構16F也可以使它的側(cè)面和頂面連續(xù)覆蓋上圖9I配置中的保護隔離膜18，如同圖12I。
根據(jù)本發(fā)明，在第一或第二器件區(qū)域中形成柵電極圖形之前，形成保護氧化膜以覆蓋多層柵電極結(jié)構或閃存單元區(qū)域中的浮柵電極版圖。在器件區(qū)域中保護氧化膜阻止鳥嘴結(jié)構形成并穿透柵電極。因此可以避免器件區(qū)域中的半導體器件閾值特征發(fā)生變化。另外，根據(jù)本發(fā)明，當通過離子注入在閃存單元區(qū)域中形成擴散區(qū)時，器件區(qū)域被覆蓋上無定形硅膜。通過使用無定形硅膜作為掩膜，可以忽略抗蝕處理，因此簡化了制造流程。
本發(fā)明并不局限于具體公開的實施例，在不脫離本發(fā)明的范圍內(nèi)可以進行改變和修改。
權利要求
1.一種半導體集成電路器件，包括襯底(11)；一種非易失性存儲器件，形成在所述襯底的存儲單元區(qū)域中并具有多層柵電極結(jié)構(16F)，其包括覆蓋所述襯底(11)的隧道隔離膜(12A)和形成在隧道隔離膜(12A)上的浮柵電極(13A)并具有覆蓋上由熱氧化膜形成的保護隔離膜(18)的側(cè)面；以及一種半導體器件，形成在所述襯底(11)的器件區(qū)域中，該半導體器件包括覆蓋所述襯底(11)的柵隔離膜(12B，12C)和形成在柵隔離膜(12B，12C)上的柵電極(16B，16C)，其中在隧道隔離膜(12A)和浮柵電極(13A)的界面處由熱氧化膜形成鳥嘴結(jié)構，該鳥嘴結(jié)構沿著界面從浮柵電極(13A)的側(cè)面穿透到浮柵電極(13A)中；以及柵隔離膜(12B，12C)被插入到襯底(11)和柵電極(16B，16C)之間以具有基本均勻的厚度。
2.根據(jù)權利要求
1的半導體集成電路器件，其中多層柵電極結(jié)構(16F)還包括形成在浮柵電極(13A)上的隔離膜(14A)和形成在隔離膜(14A)上的控制柵電極(16A)。
3.根據(jù)權利要求
2的半導體集成電路器件，其中每個柵電極(16B，16C)和控制柵電極(16A)包括多晶硅化物或多金屬結(jié)構，該結(jié)構包括摻有n-型或p-型摻雜劑的硅膜。
4.根據(jù)權利要求
1的半導體集成電路器件，其中形成保護隔離膜(18)的熱氧化膜連接鳥嘴結(jié)構。
5.根據(jù)權利要求
1的半導體集成電路器件，其中保護隔離膜(18)連續(xù)覆蓋多層柵電極結(jié)構(16F)的側(cè)面和頂面。
6.根據(jù)權利要求
1的半導體集成電路器件，其中絕緣體上硅襯底被用作所述襯底。
7.根據(jù)權利要求
1的半導體集成電路器件，其中隧道隔離膜(12A)為隧道氧化膜。
8.根據(jù)權利要求
1的半導體集成電路器件，其中隧道隔離膜(12A)為隧道氮化膜。
9.一種半導體集成電路器件，包括襯底(11)；一種非易失性存儲器件，形成在所述襯底(11)的存儲單元區(qū)域中，該非易失性存儲器件包括第一有源區(qū)(11A)，覆蓋有隧道隔離膜(12A)；第二有源區(qū)(11B)，靠近第一有源區(qū)(11A)形成并覆蓋有隔離膜(12Ac)；控制柵，由形成在第二有源區(qū)(11B)中的嵌入擴散區(qū)(11C)形成；第一柵電極(13A)，在第一有源區(qū)(11A)中的隧道隔離膜(12A)上延伸并在第一和第二有源區(qū)(11A，11B)之間形成橋，以通過隔離膜(12Ac)被電容耦合到第二有源區(qū)(11B)中的嵌入擴散區(qū)(11C)，該第一柵電極(13A)具有覆蓋上由熱氧化膜形成的保護隔離膜(18)的側(cè)面；以及擴散區(qū)(11a，11c)，形成在第一有源區(qū)(11A)中的第一柵電極(13A)的每個側(cè)面上；以及一種半導體器件，形成在所述襯底的器件區(qū)域中，該半導體器件包括覆蓋所述襯底(11)的柵隔離膜(12B，12C)和形成在柵隔離膜(12B，12C)上的第二柵電極(13B，13C)，其中在隧道隔離膜(12A)和第一柵電極(13A)的界面處由熱氧化膜形成鳥嘴結(jié)構，該鳥嘴結(jié)構沿著界面從第一柵電極(13A)的側(cè)面穿透到第一柵電極(13A)中；以及柵隔離膜(12B，12C)被插入到所述襯底(11)和第二柵電極(13B，13C)之間以具有基本均勻的厚度。
10.根據(jù)權利要求
9的半導體集成電路器件，其中形成保護隔離膜(18)的熱氧化膜被連接到鳥嘴結(jié)構上。
11.根據(jù)權利要求
9的半導體集成電路器件，其中保護隔離膜(18)連續(xù)覆蓋第一柵電極(13A)的頂面。
12.根據(jù)權利要求
9的半導體集成電路器件，其中第二柵電極(13B，13C)包括多晶硅化物或多金屬結(jié)構，該結(jié)構包括摻有n-型或p-型摻雜劑的硅膜。
13.根據(jù)權利要求
9的半導體集成電路器件，其中絕緣體上硅襯底被用作所述襯底(11)。
14.根據(jù)權利要求
9的半導體集成電路器件，其中隧道隔離膜(12A)為隧道氧化膜。
15.根據(jù)權利要求
9的半導體集成電路器件，其中隧道隔離膜(12A)為熱氮氧化膜。
16.一種半導體集成電路器件的制造方法，包括以下步驟(a)形成半導體結(jié)構，包括覆蓋襯底(11)存儲單元區(qū)域的隧道隔離膜(12A)，覆蓋隧道隔離膜(12A)的第一硅膜(13)，覆蓋第一硅膜(13)的隔離膜(14)，和覆蓋襯底的邏輯器件區(qū)域的柵隔離膜(12C)；(b)在所述步驟(a)中形成的半導體結(jié)構上沉積第二硅膜(16)，使得第二硅膜(16)覆蓋存儲單元區(qū)域中的隔離膜(14)和邏輯器件區(qū)域中的柵隔離膜(12C)；(c)通過隨后構圖第二硅膜(16)在存儲單元區(qū)域中形成多層柵電極結(jié)構(16F)以用作控制柵電極(16A)，隔離膜(14)和存儲單元區(qū)域中的第一硅膜(13)，而第二硅膜(16)被留在邏輯器件區(qū)域中；(d)形成保護氧化膜(18)，使得該保護氧化膜(18)覆蓋存儲單元區(qū)域中的多層柵電極結(jié)構(16F)和邏輯器件區(qū)域中的第二硅膜(16)；(e)通過進行雜質(zhì)元素的離子注入到襯底(11)中并利用多層柵電極結(jié)構(16F)和第二硅膜(16)用作掩膜，在存儲單元區(qū)域中在多層柵電極結(jié)構(16F)的兩個側(cè)面中形成擴散區(qū)(11a，11c)；(f)通過構圖第二硅膜(16)在邏輯器件區(qū)域中形成柵電極(16B，16C)；以及(g)通過進行離子注入并利用柵電極(16B，16C)用作掩膜在邏輯器件區(qū)域中形成擴散區(qū)(11d，11e，11f，11g)，從而在存儲單元區(qū)域中形成非易失性存儲器件并且在邏輯器件區(qū)域中形成半導體器件。
17.根據(jù)權利要求
16的方法，其中邏輯器件區(qū)域包括第一和第二器件區(qū)域；所述步驟(a)分別在第一和第二器件區(qū)域中形成第一和第二柵隔離膜(12B，12C)，第二柵隔離膜(12C)比第一柵隔離膜(12B)厚；所述步驟(f)通過構圖第二硅膜(16)在第一和第二器件區(qū)域中分別形成第一和第二柵電極(16B，16C)；以及所述步驟(g)通過利用第一和第二柵電極(16B，16C)作為掩膜，分別在第一和第二器件區(qū)域中形成擴散區(qū)(11d，11e，11f，11g)。
18.根據(jù)權利要求
17的方法，其中在存儲單元區(qū)域和第一和第二器件區(qū)域中同時執(zhí)行所述步驟(b)。
19.根據(jù)權利要求
17的方法，其中每個控制柵電極(16A)和第一和第二柵電極(16B，16C)包括多晶硅化物或多金屬結(jié)構，該結(jié)構包括摻有n-型或p-型摻雜劑的硅膜。
20.根據(jù)權利要求
16的方法，其中在存儲單元區(qū)域和邏輯器件區(qū)域中同時執(zhí)行所述步驟(b)。
21.根據(jù)權利要求
16的方法，其中不使用抗蝕掩膜執(zhí)行所述步驟(e)。
22.根據(jù)權利要求
16的方法，其中所述步驟(a)使用隧道氧化膜作為隧道隔離膜(12A)。
23.根據(jù)權利要求
16的方法，其中所述步驟(a)使用隧道氮化物膜作為隧道隔離膜(12A)。
24.根據(jù)權利要求
16的方法，其中絕緣體上硅襯底被用作襯底(11)。
25.根據(jù)權利要求
16的方法，其中所述步驟(d)通過熱氧化形成保護氧化膜(18)，使得保護氧化膜(18)由熱氧化膜形成。
26.根據(jù)權利要求
16的方法，其中在存儲單元區(qū)域被抗蝕掩模(19D，19E)保護的情況下所述步驟(g)執(zhí)行離子注入。
27.根據(jù)權利要求
16的方法，其中每個控制柵電極(16A)和柵電極(16B，16C)包括多晶硅化物或多金屬結(jié)構，該結(jié)構包括摻有n-型或p-型摻雜劑的硅膜。
28.一種半導體集成電路器件的制造方法，包括以下步驟(a)形成半導體結(jié)構，包括覆蓋襯底(11)存儲單元區(qū)域的隧道隔離膜(12A)和覆蓋襯底的邏輯器件區(qū)域的柵隔離膜(12B，12C)；(b)在所述步驟(a)中形成的半導體結(jié)構上沉積硅膜(13)，使得硅膜(13)覆蓋存儲單元區(qū)域中的隧道隔離膜(12A)和邏輯器件區(qū)域中的柵隔離膜(12B，12C)；(c)通過選擇地構圖硅膜(13)并在硅膜(13)被留在邏輯器件區(qū)域中情況下在存儲單元區(qū)域中形成第一柵電極(13A)；(d)形成保護氧化膜(18)，使得該保護氧化膜(18)覆蓋存儲單元區(qū)域中的第一柵電極(13A)和邏輯器件區(qū)域中的硅膜(13)；(e)通過進行雜質(zhì)元素的離子注入到襯底(11)中并利用第一柵電極(13A)和硅膜(13)用作掩膜，在存儲單元區(qū)域中的第一柵電極(13A)的兩個側(cè)面中形成擴散區(qū)(11a，11c)；(f)通過構圖硅膜(13)在邏輯器件區(qū)域中形成第二柵電極(13B，13C)；以及(g)通過進行離子注入并利用第二柵電極(13B，13C)用作掩膜在邏輯器件區(qū)域中形成擴散區(qū)(11d，11e，11f，11g)，從而在存儲單元區(qū)域中形成非易失性存儲器件并且在邏輯器件區(qū)域中形成半導體器件。
29.根據(jù)權利要求
28的方法，其中邏輯器件區(qū)域包括第一和第二器件區(qū)域；所述步驟(a)分別在第一和第二器件區(qū)域中形成第一和第二柵隔離膜(12B，12C)，第二隔離膜(12C)比第一隔離膜(12B)厚；所述步驟(f)通過構圖硅膜(13)在第一和第二器件區(qū)域中分別形成第三和第四柵電極(13B，13C)；以及所述步驟(g)通過利用第三和第四柵電極(13B，13C)作為掩膜，分別在第一和第二器件區(qū)域中形成擴散區(qū)(11d，11e，11f，11g)。
30.根據(jù)權利要求
29的方法，其中在存儲單元區(qū)域和第一和第二器件區(qū)域中同時執(zhí)行所述步驟(b)。
31.根據(jù)權利要求
29的方法，其中每個第三和第四柵電極(13B，13C)包括多晶硅化物或多金屬結(jié)構，該結(jié)構包括摻有n-型或p-型摻雜劑的硅膜。
32.根據(jù)權利要求
28的方法，其中在存儲單元區(qū)域和邏輯器件區(qū)域中同時執(zhí)行所述步驟(b)。
33.根據(jù)權利要求
28的方法，其中不使用抗蝕掩膜執(zhí)行所述步驟(e)。
34.根據(jù)權利要求
28的方法，其中所述步驟(a)使用隧道氧化膜作為隧道隔離膜(12A)。
35.根據(jù)權利要求
28的方法，其中所述步驟(a)使用隧道氮化膜作為隧道隔離膜(12A)。
36.根據(jù)權利要求
28的方法，其中絕緣體上硅襯底被用作襯底(11)。
37.根據(jù)權利要求
28的方法，其中所述步驟(d)通過熱氧化形成保護氧化膜(18)，使得保護氧化膜(18)由熱氧化膜形成。
38.根據(jù)權利要求
28的方法，其中在存儲單元區(qū)域被抗蝕掩模(274，275)保護的情況下所述步驟(g)執(zhí)行離子注入。
39.根據(jù)權利要求
28的方法，其中第二柵電極(13B，13C)包括多晶硅化物或多金屬結(jié)構，包括摻有n-型或p-型摻雜劑的硅膜。
專利摘要
一種半導體集成電路器件，包括襯底(11)，形成在襯底(11)的存儲單元區(qū)域中的非易失性存儲器件，和形成在襯底(11)的器件區(qū)域中的半導體器件。非易失性存儲器件具有多層柵電極結(jié)構(16F)，包括隧道隔離膜(12A)和形成在其上的浮柵電極(13A)。浮柵電極(13A)具有覆蓋上保護隔離膜(18)的側(cè)面。半導體器件具有柵隔離膜(12B，12C)以及形成在它們上面的柵電極(16B，16C)。在隧道隔離膜(12A)和浮柵電極(13A)的界面處由熱氧化膜形成鳥嘴結(jié)構，該結(jié)構沿著界面浮柵電極(13A)側(cè)面穿透到浮柵電極(13A)中，并且柵隔離膜(12B，12C)被插入到襯底(11)和柵電極(16B，16C)之間以具有基本均勻的厚度。
文檔編號H01L27/088GKCN1310329SQ02107745
公開日2007年4月11日 申請日期2002年3月21日
發(fā)明者橋本広司, 高橋浩司 申請人:富士通株式會社導出引文BiBTeX, EndNote, RefMan專利引用 (1),