專利名稱:一種半導體結構的制作方法
技術領域：
本實用新型涉及半導體的制造領域，尤其涉及一種半導體結構。
背景技術：
隨著半導體結構制造技術的發(fā)展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小(目前已經可以達到納米級)，隨著半導體器件尺寸的縮小，各種微觀效應凸顯出來，為適應器件發(fā)展的需要，本領域技術人員一直在積極探索新的制造工藝。
絕緣體上娃(Silicon-On-1nsulator, SOI)具有較好的介質隔離特性,采用SOI制成的集成電路具有寄生電容小、集成密度高、速度快、工藝簡單和短溝道效應小等優(yōu)勢，通常SOI襯底包括三層主要結構，分別是體硅層、體硅層之上的氧化埋層(Buried Oxide層，BOX層)和覆蓋在所述BOX層之上的SOI層，所述SOI層的材料通常是單晶硅。
現(xiàn)有技術工藝中，使用上述SOI襯底生產半導體器件會采用下陷源/漏區(qū)的工藝，如圖1所示半導體結構。形成圖1示出的結構的具體方法是:首先對SOI襯底進行刻蝕，具體而言是刻蝕柵極結構15與SOI襯底的隔離區(qū)之間的SOI層10和BOX層11，以形成延伸至BOX層11內的溝槽，然后在該溝槽中填充半導體材料，形成半導體層14，最后在該半導體層14內形成源/漏區(qū)。
上述半導體結構存在以下缺陷，如圖1所示，在后續(xù)工藝中刻蝕介質層17形成源/漏區(qū)的接觸塞時，一方面要對準半導體層14上的源/漏區(qū)，另一方面要避免損傷柵極結構15，因此刻蝕的控制要求較高；對于采用金屬柵極的半導體結構而言，在工作過程中，金屬柵極和接觸塞之間存在一定的電容，會影響半導體器件的工作性能；在形成與源/漏區(qū)的接觸塞時，由于器件尺寸的減小，接觸塞底部與源/漏區(qū)的接觸面積有限，因此接觸電阻較大，也會影響半導體器件的工作性能。

實用新型內容

本實用新型的目的在于提供一種半導體結構及其制造方法，以減小源/漏區(qū)的接觸電阻，減小源/漏區(qū)接觸塞與金屬柵極之間的電容，以及降低形成接觸孔的過程中的刻蝕難度。
一方面，本實用新型提供了一種半導體結構的制造方法，該方法包括:
a)提供SOI襯底，并在所述SOI襯底上形成柵極結構；
b)刻蝕所述柵極結構兩側的所述SOI襯底的SOI層和BOX層，以形成暴露所述BOX層的溝槽，該溝槽部分進入所述BOX層；[0011]c)在所述溝槽的側壁形成金屬側墻，該金屬側墻與所述柵極結構下方的所述SOI層相接觸；
d)形成填充部分所述溝槽的絕緣層，并形成覆蓋所述柵極結構和所述絕緣層的介質層；
e)刻蝕該介質層以形成至少暴露部分所述絕緣層的第一接觸孔，通過該第一接觸孔刻蝕所述絕緣層，以形成至少暴露部分所述金屬側墻的第二接觸孔；
f)填充所述第一接觸孔和所述第二接觸孔以形成接觸塞，該接觸塞與所述金屬側墻相接觸。
另一方面，本實用新型還提供了另一種半導體結構的制造方法，該方法包括:
a)提供SOI襯底，在該SOI襯底上覆蓋掩膜，所述掩膜掩蓋的區(qū)域為預定形成柵極線的區(qū)域；
b)刻蝕所述掩膜兩側的所述SOI襯底的SOI層和BOX層，以形成暴露所述BOX層的溝槽，該溝槽部分進入所述BOX層；
c)在所述溝槽的側壁形成金屬側墻，該金屬側墻與所述掩膜覆蓋的區(qū)域下方的所述SOI層相接觸；
d)移除所述掩膜以暴露其掩蓋的區(qū)域，在該區(qū)域上形成柵極結構，并形成填充部分所述溝槽的絕緣層；
e)形成覆蓋所述柵極結構和所述絕緣層的介質層；
f)刻蝕該介質層以形成至少暴露部分所述絕緣層的第一接觸孔，通過該第一接觸孔刻蝕所述絕緣層，以形成至少暴露部分所述金屬側墻的第二接觸孔；
g)填充所述第一接觸孔和所述第二接觸孔以形成接觸塞，該接觸塞與所述金屬側墻相接觸。
相應地，本實用新型還提供了一種半導體結構，該半導體結構包括SOI襯底、柵極結構、金屬側墻、介質層和接觸塞，其中:
所述SOI襯底包括SOI層和BOX層；
所述柵極結構形成在所述SOI層之上；
所述金屬側墻形成在所述柵極結構兩側的所述SOI襯底內，該金屬側墻與所述柵極結構下方的所述SOI層相接觸，并延伸至所述BOX層內；
所述介質層覆蓋所述SOI襯底和所述金屬側墻，所述接觸塞貫穿所述介質層并延伸至所述BOX層內，該接觸塞與所述金屬側墻相接觸。
本實用新型提供的半導體結構及其制造方法首先在SOI襯底上形成延伸至BOX層的溝槽，然后在該溝槽的側壁形成金屬側墻，最后形成與該金屬側墻相接觸的接觸塞，其優(yōu)點在于:接觸塞與金屬側墻直接接觸，因此源/漏區(qū)的接觸電阻較小，有利于提升半導體器件的工作性能；源/漏區(qū)形成在柵極結構下方的SOI層內，因此柵極與源/漏區(qū)的距離遠，兩者之間的電容小，也有利于提升半導體器件的工作性能；此外，在形成接觸塞的過程中實現(xiàn)自對準，降低了半導體器件的加工難度。


通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本實用新型的其它特征、目的和優(yōu)點將會變得更明顯:
圖1是現(xiàn)有技術形成的半導體結構的剖視結構示意圖；
圖2(a)和圖2(b)是根據(jù)本實用新型的半導體結構的制造方法的一個具體實施方式
的流程圖；
圖3至圖11是根據(jù)本實用新型的一個具體實施方式
按照圖2(a)示出的流程制造半導體結構過程中該半導體結構各個制造階段的剖視結構示意圖；
圖12至圖14是根據(jù)本實用新型的另一個具體實施方式
按照圖2(b)示出的流程制造半導體結構過程中該半導體結構的個別制造階段的剖視結構示意圖。
附圖中相同或相似的附圖標記代表相同或相似的部件。
具體實施方式
為使本實用新型的目的、技術方案和優(yōu)點更加清楚，下面將結合附圖對本實用新型的實施例作詳細描述。
下面詳細描述本實用新型的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本實用新型，而不能解釋為對本實用新型的限制。
下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本實用新型的不同結構。為了簡化本實用新型的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本實用新型。此外，本實用新型可以在不同例子中重復參考數(shù)字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此外，本實用新型提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。
以下首先給出本實用新型提供的半導體結構的一種優(yōu)選具體實施方式
，請參考圖11，圖11是根據(jù)本實用新型的半導體結構的一個具體實施方式
的剖視結構示意圖，該半導體結構包括SOI襯底、柵極結構200、金屬側墻160、介質層300和接觸塞330，其中:
所述SOI襯底包括SOI層100和BOX層110 ;
所述柵極結構200形成在所述SOI層100之上；
所述金屬側墻160形成在所述柵極結構200兩側的所述SOI襯底內，該金屬側墻160與所述柵極結構200下方的所述SOI層100相接觸，并延伸至所述BOX層110內；
所述介質層300覆蓋所述SOI襯底和所述金屬側墻160，所述接觸塞330貫穿所述介質層300并延伸至所述BOX層110內，該接觸塞330與所述金屬側墻160相接觸。
通常，柵極結構200還包括側墻210，側墻210形成在柵極結構200的兩側。
在另一實施例中，接觸塞330與所述SOI襯底的隔離區(qū)120之間也存在金屬側墻160。
所述SOI襯底至少具有三層結構，分別是:體硅層130、體硅層130之上的BOX層110，以及覆蓋在BOX層110之上的SOI層100。其中，所述BOX層110的材料通常選用SiO2,BOX層的厚度通常大于IOOnm ；S0I層100的材料是單晶硅、Ge或II1-V族化合物，本具體實施方式
中選用的SOI襯底是具有UltrathinSOI層100的SOI襯底，因此該SOI層100的厚度通常小于lOOnm，例如50nm。通常該SOI襯底中還形成有隔離區(qū)120，用于將所述SOI層100分割為獨立的區(qū)域，用于后續(xù)加工形成晶體管結構所用，隔離區(qū)120的材料是絕緣材料，例如可以選用Si02、Si3N4或其組合，隔離區(qū)120的寬度可以視半導體結構的設計需求決定。
柵極結構200包括柵極介質層和柵極堆疊。側墻210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合適的材料形成。側墻210可以具有多層結構。側墻210可以通過沉積-刻蝕工藝形成，其厚度范圍大約是10nm-100nm。
金屬側墻160的材料包括W、Al、TiAl、TiN或其組合等導電性好的金屬材料，接觸塞330的材料優(yōu)選為Al，也可以包括W、Al、TiAl、TiN或其組合。所述金屬側墻160可作為形成的晶體管結構的源漏區(qū)，甚至于與所述金屬側墻160直接接觸的那一部分接觸塞也可以認為是源漏區(qū)的一部分。
優(yōu)選地，柵極結構200的上平面與接觸塞330的上平面齊平(本實用新型中的術語“齊平”指的是兩者之間的聞度差在工藝誤差允許的范圍內)。
在同一個半導體器件之中，根據(jù)制造需要可以包括上述實施例或其他合適的半導體結構。
下文中將結合本實用新型提供的半導體結構的制造方法對上述實施例進行進一步的闡述。
請參考圖2(a)，圖2(a)是根據(jù)本實用新型的半導體結構的制造方法的一個具體實施方式
的流程圖，該方法包括:
步驟SlOl，提供SOI襯底，并在所述SOI襯底上形成柵極結構；
步驟S102，刻蝕所述柵極結構兩側的所述SOI襯底的SOI層和BOX層，以形成暴露所述BOX層的溝槽，該溝槽部分進入所述BOX層；
步驟S103，在所述溝槽的側壁形成金屬側墻，該金屬側墻與所述柵極結構下方的所述SOI層相接觸；
步驟S104，形成填充部分所述溝槽的絕緣層，并形成覆蓋所述柵極結構和所述絕緣層的介質層；
步驟S105，刻蝕該介質層以形成至少暴露部分所述絕緣層的第一接觸孔，通過該第一接觸孔刻蝕所述絕緣層，以形成至少暴露部分所述金屬側墻的第二接觸孔；
步驟S106，填充所述第一接觸孔和所述第二接觸孔以形成接觸塞，該接觸塞與所述金屬側墻相接觸。
下面結合圖3至圖11對步驟SlOl至步驟S106進行說明，圖3至圖11是根據(jù)本實用新型的一個具體實施方式
按照圖1示出的流程制造半導體結構過程中該半導體結構各個制造階段的剖視結構示意圖。需要說明的是，本實用新型各個實施例的附圖僅是為了示意的目的，因此沒有完全按比例繪制。
參考圖3和圖4，執(zhí)行步驟S101，提供SOI襯底，并在所述SOI襯底上形成柵極結構 200。[0060]首先參考圖3，其中，所述SOI襯底至少具有三層結構，分別是:體硅層130、體硅層130之上的BOX層110，以及覆蓋在BOX層110之上的SOI層100。其中，所述BOX層110的材料通常選用SiO2,BOX層的厚度通常大于IOOnm ；S0I層100的材料是單晶硅、Ge或II1-V族化合物，本具體實施方式
中選用的SOI襯底是具有UltrathinSOI層100的SOI襯底，因此該SOI層100的厚度通常小于lOOnm，例如50nm。通常該SOI襯底中還形成有隔離區(qū)120，用于將所述SOI層100分割為獨立的區(qū)域，用于后續(xù)加工形成晶體管結構所用，隔離區(qū)120的材料是絕緣材料，例如可以選用Si02、Si3N4或其組合，隔離區(qū)120的寬度可以視半導體結構的設計需求決定。
接下來參考圖4，在所述SOI襯底上形成柵極結構200，在前柵工藝中，該柵極結構200的形成過程如下:形成覆蓋SOI層100和隔離區(qū)120的柵極介質層、覆蓋柵極介質層的柵金屬層、覆蓋柵金屬層的柵電極層、覆蓋柵電極層的氧化物層、覆蓋氧化物層的氮化物層、以及覆蓋氮化物層并用于繪圖以刻蝕出柵極堆疊的光刻膠層，其中，柵極介質層的材料可以是熱氧化層，包括氧化硅、氮氧化硅，也可為高K介質，例如Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、HfZr0、Al203、La203、Zr02、LaAlO中的一種或其組合，其厚度在Inm 4nm之間；柵金屬層的材料可以選用 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTa 中的一種或其組合，其厚度在5nm 20nm之間；柵電極層的材料可以選用Poly-Si,其厚度在20nm 80nm之間；氧化物層的材料是SiO2,其厚度在5nm IOnm之間；氮化物層的材料是Si3N4，其厚度在IOnm 50nm之間；光刻膠層的材料可是烯類單體材料、含有疊氮醌類化合物的材料或聚乙烯月桂酸酯材料等。上述多層結構中除所述光刻膠層以外，可以通過化學氣相沉積、高密度等離子體CVD、ALD、等離子體增強原子層淀積、脈沖激光沉積或其他合適的方法依次形成在SOI層100上。光刻膠層構圖后可以刻蝕上述多層結構形成如圖3所示的柵極結構200。
在后柵工藝中，柵極結構200包括偽柵和承載偽柵的柵介質層，可以在隨后的步驟中進行替代柵工藝，移除偽柵以形成所需的柵極堆疊結構。
通常地，柵極結構200還包括側墻210，側墻210形成在該柵極結構200的兩側，用于將柵極結構200隔開。側墻210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合適的材料形成。側墻210可以具有多層結構。側墻210可以通過沉積-刻蝕工藝形成，其厚度范圍大約是10nm-100nm。
請參考圖5，執(zhí)行步驟S102，刻蝕柵極結構200兩側的所述SOI襯底的SOI層100和BOX層110，以形成暴露BOX層110的溝槽140，該溝槽140至少部分進入BOX層110。具體而言，使用合適的刻蝕工藝首先移除柵極結構200兩側的SOI層100，然后移除暴露出來的一部分BOX層110，以形成溝槽140，因此溝槽140不僅暴露了 BOX層110余下的部分，在空間上部分地替代未經刻蝕的BOX層110，溝槽140部分進入BOX層110。溝槽140的深度是刻蝕掉的SOI層100的厚度與刻蝕掉的BOX層110的厚度之和，就本具體實施方式
選用的SOI襯底而言，通常BOX層110的厚度大于lOOnm，Ultrathin SOI層100的厚度為20nm 30nm,因此溝槽140的深度范圍在50nm 150nm之間。
請參考圖6，執(zhí)行步驟S103，在溝槽140的側壁形成金屬側墻160，該金屬側墻160與柵極結構200下方的SOI層100相接觸。在本實施例中，溝槽140的寬度較大，并暴露部分隔離區(qū)120。如圖6所示，金屬側墻160在本實施例中形成在溝槽140臨近柵極結構200的側壁上，以及暴露的隔離區(qū)120的側壁上。在另一實施例中，形成的溝槽140寬度有限，并未暴露隔離區(qū)120，因此金屬側墻160只形成在溝槽140臨近柵極結構200的側壁上?？梢赃x用合適的沉積方法形成金屬側墻160，優(yōu)選地，金屬側墻160的材料包括W、Al、TiAUTiN或其組合等導電性好的金屬材料。
參考圖7至圖8，執(zhí)行步驟S104，形成填充部分溝槽140的絕緣層150，并形成覆蓋柵極結構200和絕緣層150的介質層300。具體地，如圖7所示，可以通過化學氣相沉積、高密度等離子體CVD、ALD、等離子體增強原子層淀積、脈沖激光沉積或其他合適的方法先形成絕緣層150，絕緣層150通常只填滿溝槽140的下半部分，并停止在金屬側墻160的表面，絕緣層的材料通常可以選用Si02。然后如圖8所示，再選用CVD、高密度等離子體CVD、旋涂或其他合適的方法形成介質層300，介質層300填滿溝槽140的上半部分，并覆蓋絕緣層150和柵極結構200，介質層300的材料可以包括SiO2、碳摻雜Si02、BPSG、PSG、UGS、氮氧化硅、氮化硅、低k材料或其組合。在本實施例中，形成介質層300后，可以對該介質層300進行化學機械拋光的平坦化處理，使得介質層300的上平面與柵極結構200的上平面齊平，對該介質層300進行CMP處理后，通常介質層300的厚度范圍可以是40nm-150nm，如80nm、IOOnm或 120nmo
優(yōu)選地，絕緣層150的材料和介質層的材料300不同，并且兩者具有不同的刻蝕速率。這種選用材料的安排是為了方便在步驟S105中的刻蝕。
基于上述安排，請參考圖9至圖10，執(zhí)行步驟S105，刻蝕介質層300以形成至少暴露部分絕緣層150的第一接觸孔310，通過第一接觸孔310刻蝕絕緣層150，以形成至少暴露部分金屬側墻160的第二接觸孔320。先參考圖9，由于介質層300與絕緣層150的材料不同，刻蝕介質層300形成第一接觸孔310時，刻蝕大致會停止在絕緣層150的上平面，第一接觸孔310暴露至少部分絕緣層150。刻蝕介質層300形成第一接觸孔310的工藝可以采用常規(guī)的光刻工藝，并采用干法刻蝕。接下來參考圖10，通過第一接觸孔310進行濕法刻蝕，選擇性刻蝕并移除至少部分絕緣層150，移除至少部分絕緣層150后，原來絕緣層150占據(jù)的空間形成第二接觸孔320，該第二接觸孔320至少暴露部分原本被絕緣層150覆蓋住的金屬側墻160。
請參考圖11，執(zhí)行步驟S106，填充第一接觸孔310和第二接觸孔320以形成接觸塞330，接觸塞330與所述金屬側墻160相接觸。具體地，選用金屬材料填充第一接觸孔310和第二接觸孔320，優(yōu)選地，所述金屬材料可以選用Al，加熱使Al融為流體態(tài)，由第一接觸孔310進入第二接觸孔320內，并依次灌滿第二接觸孔320和第一接觸孔310，形成嵌于介質層300并部分進入BOX層110中的接觸塞330，由于第二接觸孔320暴露金屬側墻160，因此接觸塞330與金屬側墻160相接觸。在其他實施例中，可以選用其他合適的金屬材料形成接觸塞330，例如W、Al、TiAl、TiN或其組合。
在本實施例中，總是通過第一接觸孔310刻蝕掉絕緣層150形成第二接觸孔320，再填入金屬形成與金屬側墻160接觸的接觸塞330，因此只要第二接觸孔320暴露金屬側墻160，接觸塞330在形成過程很容易就與金屬側墻160接觸并實現(xiàn)電聯(lián)通，因此形成接觸塞330時，相比現(xiàn)有技術實現(xiàn)了自對準，降低了難度。
請參考圖2(b)，圖2(b)是根據(jù)本實用新型的半導體結構的制造方法的另一個具體實施方式
的流程圖，該方法包括:[0072]步驟S201，提供SOI襯底，在該SOI襯底上覆蓋掩膜，所述掩膜掩蓋的區(qū)域為預定形成柵極線的區(qū)域；
步驟S202，刻蝕所述掩膜兩側的所述SOI襯底的SOI層和BOX層，以形成暴露所述BOX層的溝槽，該溝槽部分進入所述BOX層；
步驟S203，在所述溝槽的側壁形成金屬側墻，該金屬側墻與所述掩膜覆蓋的區(qū)域下方的所述SOI層相接觸；
步驟S204，移除所述掩膜以暴露其掩蓋的區(qū)域，在該區(qū)域上形成柵極結構，并形成填充部分所述溝槽的絕緣層；
步驟S205，形成覆蓋所述柵極結構和所述絕緣層的介質層；
步驟S206，刻蝕該介質層以形成至少暴露部分所述絕緣層的第一接觸孔，通過該第一接觸孔刻蝕所述絕緣層，以形成至少暴露部分所述金屬側墻的第二接觸孔；
步驟S207，填充所述第一接觸孔和所述第二接觸孔以形成接觸塞，該接觸塞與所述金屬側墻相接觸。
下面結合圖12至圖14對步驟S201至步驟S204進行說明，圖12至圖14是根據(jù)本實用新型的一個具體實施方式
按照圖2(b)示出的流程制造半導體結構過程中該半導體結構某些制造階段的剖視結構示意圖。需要說明的是，本實用新型各個實施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。
圖2(b)所示出的方法與圖2(a)所示出的方法的區(qū)別在于:圖2(a)中的流程，先在襯底上形成柵極結構，然后進行刻蝕形成溝槽140，在溝槽140內形成金屬側墻160，之后進行形成填充部分溝槽140的絕緣層150等后續(xù)工藝；而圖2(b)中所示出的方法流程，是先在襯底上形成掩膜400，將需要形成柵極結構的區(qū)域掩蓋起來，之后進行刻蝕形成溝槽140，在溝槽140內形成金屬側墻160，區(qū)別在于，形成金屬側墻160后去除掩膜，在去除掩膜的區(qū)域形成柵極結構200，之后再進行形成填充部分溝槽140的絕緣層150等后續(xù)工藝。
下面具體介紹形成掩膜以及去除掩膜的步驟，其余與圖2(a)中所示出方法流程一樣的步驟可以參考前文部分的相關說明，在此不再贅述。
如圖12所示，在SOI襯底上覆蓋掩膜400，通常選用光刻膠為掩膜。然后，通過光刻工藝，將光刻膠掩膜圖案化，進而，利用圖案化的光刻膠掩膜，通過刻蝕工藝，形成希望的形狀，本實用新型中即為柵極線的形狀。之后進行刻蝕，形成溝槽140，所述溝槽140的深度的范圍是50nm 150nm。所述溝槽140暴露部分所述SOI襯底的隔離區(qū)120。
如圖13所示，在溝槽140內形成金屬側墻160。所述金屬側墻160的材料包括W、Al、TiAl、TiN或其組合。
如圖14所示，在前述掩膜覆蓋的區(qū)域上形成柵極結構200，并形成填充部分所述溝槽140的絕緣層150。在形成柵極結構200中需要注意，首先在SOI上形成了柵極線，然后需要將所述柵極線切斷以獲得柵極結構200。可選的，還可以在柵極結構200的兩側形成側墻210。
步驟S205 步驟S207與圖2(a)中所示步驟S104 S106相同或相似，所需的材料、工藝、流程等均在前文中有所論述，在此就不再贅述。
本實用新型提供的半導體結構及其制造方法首先在SOI襯底上形成延伸至BOX層110的溝槽140，然后在該溝槽140的側壁形成金屬側墻160，最后形成與該金屬側墻160相接觸的接觸塞330，其優(yōu)點在于:接觸塞330與金屬側墻160直接接觸，因此源/漏區(qū)的接觸電阻較小，有利于提升半導體器件的工作性能；源/漏區(qū)形成在柵極結構200下方的SOI層100內，因此柵極與源/漏區(qū)的距離遠，兩者之間的電容小，也有利于提升半導體器件的工作性能；此外，在形成接觸塞330的過程中實現(xiàn)自對準，因此降低了半導體器件的加工難度。
雖然關于示例實施例及其優(yōu)點已經詳細說明，應當理解在不脫離本實用新型的精神和所附權利要求
限定的保護范圍的情況下，可以對這些實施例進行各種變化、替換和修改。對于其他例子，本領域的普通技術人員應當容易理解在保持本實用新型保護范圍內的同時，工藝步驟的次序可以變化。
此外，本實用新型的應用范圍不局限于說明書中描述的特定實施例的工藝、機構、制造、物質組成、手段、方法及步驟。從本實用新型的公開內容，作為本領域的普通技術人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的工藝、機構、制造、物質組成、手段、方法或步驟，其中它們執(zhí)行與本實用新型描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本實用新型可以對它們進行應用。因此，本實用新型所附權利要求
旨在將這些工藝、機構、制造、物質組成、手段、方法或步驟包含在其保護范圍內。
權利要求
1.一種半導體結構，其特征在于，該半導體結構包括SOI襯底、柵極結構(200)、金屬側墻(160)、介質層(300)和接觸塞(330)，其中: 所述SOI襯底包括SOI層(100)和BOX層(110); 所述柵極結構(200 )形成在所述SOI層(100 )之上； 所述金屬側墻(160)形成在所述柵極結構(200)兩側的所述SOI襯底內，該金屬側墻(160)與所述柵極結構(200)下方的所述SOI層(100)相接觸，并延伸至所述BOX層(110)內； 所述介質層(300)覆蓋所述SOI襯底和所述金屬側墻(160)，所述接觸塞(330)貫穿所述介質層(300)并延伸至所述BOX層(110)內，該接觸塞(330)與所述金屬側墻(160)相接觸； 其中，所述柵極結構(200)的上平面與所述接觸塞(330)的上平面齊平。
2.根據(jù)權利要求
1所述的半導體結構，其特征在于: 所述接觸塞(330 )與所述SOI襯底的隔離區(qū)(120 )之間也存在金屬側墻(160 )。
3.根據(jù)權利要求
1或2所述的半導體結構，其特征在于: 所述金屬側墻(160)的材料包括W、Al、TiAl或TiN。
4.根據(jù)權利要求
1或2所述的半導體結構，其特征在于: 所述接觸塞(330)的材料包括W、Al、TiAl或TiN。
5.根據(jù)權利要求
1所述的半導體結構，其特征在于: 所述柵極結構還包括側墻(210)，該側墻(210)形成在所述柵極結構(200)的兩側。
專利摘要
本實用新型提供了一種半導體結構，包括SOI襯底、柵極結構、金屬側墻、介質層和接觸塞，其中所述SOI襯底包括SOI層和BOX層；所述柵極結構形成在所述SOI層之上；所述金屬側墻形成在所述柵極結構兩側的所述SOI襯底內，該金屬側墻與所述柵極結構下方的所述SOI層相接觸，并延伸至所述BOX層內；所述介質層覆蓋所述SOI襯底和所述金屬側墻，所述接觸塞貫穿所述介質層并延伸至所述BOX層內，該接觸塞與所述金屬側墻相接觸；其中，所述柵極結構的上平面與所述接觸塞的上平面齊平。本實用新型提供的半導體結構能提升半導體器件的性能和減小加工難度。
文檔編號H01L29/78GKCN203038894 U發(fā)布類型授權 專利申請?zhí)朇N 201190000058
公開日2013年7月3日 申請日期2011年8月25日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學院微電子研究所, 北京北方微電子基地設備工藝研究中心有限責任公司導出引文BiBTeX, EndNote, RefMan