專利名稱：電荷耦合器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電荷耦合器件。
公知的電荷耦合器件包括一個具有限定電荷傳輸溝道的半導體。備有電荷存儲和電荷傳輸電極分別為在電荷傳輸溝道內(nèi)限定電荷阱和在電荷阱之間傳輸電荷。為了控制電荷阱之間的電荷運動，通過時鐘線把時鐘信號施加到電荷存儲和電荷傳輸電極上。備有一個傳輸門以便將電荷從電荷傳輸溝道傳輸?shù)捷敵鲞B接區(qū)，導電通路連接輸出連接區(qū)和信號處理裝置。上述的電荷耦合器件已為公知，例如在GB-A-2110874中被描述。
按照本發(fā)明的第一目標提供一個電荷耦合器件，它包括一個具有限定電荷傳輸溝道的半導體，電荷存儲和電荷傳輸電極分別為在電荷傳輸溝道內(nèi)限定電荷阱和在電荷阱之間傳輸電荷，時鐘線是為了將時鐘信號施加到電荷存儲和電荷傳輸電極上來控制電荷阱之間的電荷運動，并將時鐘信號施加到電荷傳輸溝道的輸出連接區(qū)，信號處理裝置是為了處理來自電荷傳輸溝道的輸出連接區(qū)的輸出信號，導電通路用于連接輸出連接區(qū)和信號處理裝置，其特征在于導電通路穿過至少一個時鐘線，導電保護層在其間延伸并且與所說的至少一個時鐘線及導電通路相絕緣。
體現(xiàn)本發(fā)明的電荷耦合器件具有能夠使元件緊密組合的通用結(jié)構(gòu)，這是因為可提供具有快速上升和下降沿的時鐘線能夠穿過導電通路，這個導電通路通過保護層與時鐘線上的信號相隔離。在應(yīng)用這個器件時，這個保護層將與直流電位相連接，例如，與大地相連接。
信號處理裝置可以包括一個放大器，特別是讀出放大器，并且可以包括一個具有與導電通路相連接的備有第一輸入端的比較器和為比較器的第二輸入端提供參考信號的裝置，用來與電荷傳輸溝道的輸出端相比較。提供參考信號的裝置可以包括為參考電荷傳輸溝道提供參考電荷信號的輸入連接端;為在參考電荷傳輸溝道中限定電荷阱的參考電荷存儲電極和為在電荷阱之間傳輸電荷的參考電荷傳輸電極;為參考電荷存儲(電極)和參考電荷傳輸溝道的輸出連接區(qū)提供時鐘信號的時鐘線;為控制參考電荷傳輸溝道中的電荷阱之間電荷運動的傳輸電極;將參考電荷傳輸溝道的輸出連接區(qū)連接到比較器第二輸入端的參考導電通路;與參考導電通路相隔離的另一導電保護層，用以保護參考導電通路。提供將與保護層連接到同一電位(例如大地)的參考保護層，使得施加到保護層上的電位偏置得以補償，一般來說，穿過參考導電通路的參考保護層的面積與穿過導電通路的保護層的面積相等，以便補償電容效應(yīng)。連接為電荷傳輸溝道的電荷存儲和電荷傳輸電極提供時鐘信號的時鐘線，以使其同樣為參考傳輸溝道的電荷傳輸和儲存電極提供時鐘信號。通過與并聯(lián)于電荷傳輸溝道的另一個電荷傳輸溝道相關(guān)的電荷存儲和電極傳輸電極的分別延伸來提供參考電荷存儲和電荷傳輸電極。
時鐘線可以穿過保護層，并且在擇優(yōu)布局的情況下，電荷存儲電極被限定在疊加在半導體表面上的電介質(zhì)層上的第一導電層中，電荷傳輸電極被限定在與電荷存儲電極隔離的第二導電層中，導電通路被限定在第一導電層中，保護傳導層在第二導電層中，時鐘線被限定在位于電荷傳輸電極之上的電介質(zhì)層上的第三導電層中。于是，不需要任何附加的工藝步驟，使用已經(jīng)需要的部分導電層就可以提供保護層。
電荷傳輸溝道可以包括一個串聯(lián)-并聯(lián)-串聯(lián)的電荷耦合器件的串行輸出寄存器。
按照本發(fā)明的第二目標提供一個電荷耦合器件結(jié)構(gòu)，它包括許多合乎本發(fā)明第一目標的電荷耦合器件，采用單一的一組時鐘線為每一個電荷耦合器件提供時鐘信號，以使得電荷在電荷傳輸溝道內(nèi)同步移動。
體現(xiàn)了本發(fā)明的電荷耦合器件結(jié)構(gòu)可以是特別的緊湊，這是因為能夠在遠離電荷耦合器件的時鐘線一側(cè)提供信號處理裝置，因此不需要將信號處理裝置設(shè)置在電荷耦合器件之間。這意味著信號處理裝置的位置有較大的靈活性，這使得信號處理裝置能夠位于最好的位置，達到最有效的使用面積而沒有損害其性能。如果提供幾個上述電荷耦合器件并且是處于串聯(lián)-并聯(lián)-串聯(lián)(SPS)器件的形式，那么這些器件并聯(lián)部分的電荷存儲和傳輸電極通常將要延伸筆直地穿過一排上述器件，就象串聯(lián)輸入輸出寄存器的時鐘線一樣。通過將SPS器件盡可能地緊湊放置，鄰近的SPS器件之間的時鐘線和電極的多余長度可以達到最低限。
作為例子，下面將要參考附圖描述本發(fā)明的一個實施例，其中

圖1是簡略說明體現(xiàn)本發(fā)明串聯(lián)-并聯(lián)-串聯(lián)電荷耦合器件結(jié)構(gòu)的部分的平面圖;
圖2是簡略說明的平面圖，但是更詳細地示出圖1所示器件結(jié)構(gòu)的串聯(lián)-并聯(lián)-串聯(lián)存儲區(qū);
圖3是圖1所示結(jié)構(gòu)的一部分的放大、詳細的簡略平面圖;
圖4是沿圖3中Ⅳ-Ⅳ線剖開的剖面圖;
圖5是沿圖3中Ⅴ-Ⅴ線剖開的剖面圖;
圖6是沿圖3中Ⅵ-Ⅵ線剖開的剖面圖;
圖7是沿圖3中Ⅶ-Ⅶ線剖開的剖面圖;
圖8是沿圖3中Ⅷ-Ⅷ線剖開的剖面圖。
現(xiàn)在參考附圖。首先要注意的是該圖為圖解式并非按比例畫出。特別是某些尺寸(例如厚度)可能被夸大而其它尺寸可能為了圖示清晰起見則被縮小。
圖1非常簡略地示出體現(xiàn)本發(fā)明的串聯(lián)-并聯(lián)-串聯(lián)電荷耦合器件結(jié)構(gòu)的一部分，此例為SPS存儲器。
如圖1所示，該結(jié)構(gòu)包括4個SPS存儲區(qū)1，每一個類型都將參照圖2詳細地描述，圖2所示的SPS結(jié)構(gòu)與GB-B-2110874所描述的結(jié)構(gòu)類似。于是，每一個存儲區(qū)1包括一個串聯(lián)輸入寄存器A，一個串聯(lián)輸出寄存器B和在串聯(lián)寄存器中的一個并聯(lián)區(qū)域C，該并聯(lián)區(qū)域形成實際的存儲陳列。每一個存儲區(qū)的串聯(lián)寄存器A和B以及并聯(lián)區(qū)域都在圖1中由箭頭指示出電荷傳輸?shù)姆较蚨喡缘卣f明。
現(xiàn)在參照圖1和圖2，串聯(lián)輸入寄存器A包括一個具有輸入連接區(qū)9(圖2)和交替電荷存儲和電荷傳輸?shù)碾姌O3a和3b的電荷傳輸溝道2。電荷存儲電極的第一個3a1能夠使電荷包通過輸入連接區(qū)9進入輸入寄存器A。
電荷包進入每一個存儲區(qū)1的串聯(lián)輸入寄存器A的通路是由時鐘線上的時鐘信號控制的。在圖2所示的排列中，由于有二相輸入寄存器A，所以配備兩條時鐘線φA1和φA2，串聯(lián)輸出寄存器B類似地包括具有交替電荷存儲和傳輸電極4a和4b的電荷傳輸溝道5，并且是具有兩條時鐘線φB1和φB2的二相排列，(在圖1中由D簡略地表示)這是為了控制電荷包從串聯(lián)輸出寄存器B的電荷傳輸溝道5進入輸出連接區(qū)10、再進入信號處理裝置X(圖1)的運動，在下文中將詳細描述。
正如公知的現(xiàn)有技術(shù)和GB-B-2110874中描述的那樣，在與電荷傳輸和存儲電極相關(guān)的兩相系統(tǒng)中，其電極被連接到相同的控制時鐘線上(見圖2)，而且為了保證電荷在所需方向傳輸?shù)膶ΨQ要求則由電荷傳輸電極之下的公知類型的勢壘來提供。
如圖1簡略所示。存儲區(qū)1采用共同的一組串聯(lián)輸入和輸出寄存器時鐘線(僅輸出寄存器時鐘線φB1和φB2在圖1中由D簡略地表示)以使得電荷包能夠在通過輸入(輸出)電荷傳輸溝道時同步移動。
存儲區(qū)1的并聯(lián)區(qū)C包括許多互相平行的溝道6，位于串聯(lián)寄存器A和B的橫截面，(如垂直線所示)。溝道6可能只能被溝道截止區(qū)分開，或者如下面描述的那樣，被在場氧化條下面的具有溝道截止區(qū)的場氧化條64a分開。在圖2中雖然只示出六條溝道6，但應(yīng)該認識到，在每一個存儲區(qū)1中通常有許多這樣的溝道，例如，有一百條這樣的溝道。
一定數(shù)量的(可能為幾百的數(shù)量級的)電荷存儲電極橫向延伸，穿過存儲區(qū)1的并聯(lián)區(qū)域C，以致于電荷存儲電極利用下設(shè)的溝道6限定電荷存儲阱，結(jié)果，提供幾排電荷存儲阱來橫跨溝道6，并且與溝道6隔開。電荷傳輸電極類似地延伸，穿過溝道，使得每一電荷包從相關(guān)的電荷存儲電極之下的一排電荷存儲阱中傳輸?shù)较乱粋€電荷存儲電極。然而，為了簡化起見，在圖2中僅簡略地示出電荷存儲電極11a、12a、13a、14a和電荷傳輸電極12b、13b和14b。
在圖1中用虛線簡略地表示并聯(lián)區(qū)域C的電荷存儲和電荷傳輸電極筆直延伸穿過全部四個存儲區(qū)，并且與并聯(lián)的時鐘線φL相連接，(這里L表示特定的電極)，這就是時鐘線φ12、φ13、φ14等，在圖1中簡略地由F表示。圖1中所示的結(jié)構(gòu)可以是關(guān)于軸線G的對稱圖形，(提供八個存儲區(qū))，結(jié)果在軸線G的任一邊分別提供時鐘、電荷存儲和電荷傳輸電極。
如上所述，存儲電極11a、12a、13a和14a等都利用下設(shè)的溝道6來限定電荷存儲阱，每一個阱都提供存儲區(qū)的一個存儲段，按照矩形矩陣所示結(jié)構(gòu)安排存儲段。
通過在電荷存儲和電荷傳輸電極的時鐘線φL上施加時鐘信號來控制在電荷存儲電極之下的一排電荷阱中存儲的電荷包傳輸?shù)矫恳粋€存儲區(qū)并聯(lián)區(qū)中的下一排阱中。雖然用來為控制電荷包穿過并聯(lián)區(qū)C的排間移動而施加時鐘信號的時鐘線可以提供兩相、三相或四極系統(tǒng)，但是最好將每一個存儲區(qū)1的并聯(lián)區(qū)C控制成一個多相或脈動時鐘系統(tǒng)，在該系統(tǒng)中將每一個并聯(lián)區(qū)域C的每第十個電荷存儲電極和每第十個電荷傳輸電極連接到同一時鐘線φL上(在圖1中用F簡略地表示并聯(lián)的時鐘線)，所以，正如英國專利說明書No 2105111中特別描述的那樣，每一組的十個相連的存儲段中的九個存儲段被信息充滿，而第10個被保持在空狀態(tài)。通過從底部到頂部移動空位置，可使信息從頂部到底部逐漸移動。這種操作模式的優(yōu)點是具有高信息密度，而這種高信息密度是在那種每十個段中僅出現(xiàn)一個空段的并聯(lián)區(qū)中獲得的。
通過相同的時鐘線和由電荷傳輸電極之下的勢壘所提供的必要的對稱性來控制與并聯(lián)區(qū)域C的相關(guān)的電荷存儲和傳輸電極。在圖2所示的排列中，第一或輸入傳輸門T1和并聯(lián)的第一電荷存儲電極11a與時鐘線φT1相關(guān)，該時鐘線不形成脈動時鐘系統(tǒng)的部分，而提供時鐘信號，使得信息從串聯(lián)輸入寄存器傳輸?shù)讲⒙?lián)區(qū)域。下述的電荷存儲電極12a、13a、14a-Na以及相關(guān)的電荷傳輸電極12b、13b、14b-Nb被連接到脈動時鐘系統(tǒng)的時鐘線φ12、φ13、φ14-φN上。第二或輸出傳輸門T2相類似地將電荷包從每一個并聯(lián)區(qū)域C傳輸?shù)较嚓P(guān)的串聯(lián)輸出寄存器B中。
在圖2所示的排列中，存儲區(qū)1中的串聯(lián)輸入寄存器A和串聯(lián)輸出寄存器B的每一個電荷存儲電極3a、4a都具有各自的溝道6，這使得電荷包能夠從串聯(lián)輸入寄存器A的每一個電荷存儲電極之下傳輸?shù)讲⒙?lián)區(qū)域C，上述傳輸沿著相關(guān)的溝道6傳到串聯(lián)輸出寄存器B的相關(guān)電荷存儲電極4a之下的電荷阱中，為存儲區(qū)或電荷耦合器件的輸出作準備。這種排列能夠獲得最大程度的信息密度。然而，由于是二相時鐘排列，不可能使串聯(lián)寄存器A和B的相鄰的電荷存儲電極3a之下的電荷存儲阱同時被充滿，進一步充滿需要交替空位置。
于是，考慮簡化一個單獨的SPS存儲區(qū)1，正當信息進入串聯(lián)輸入寄存器A時，第一輔助排的信息作為電荷包移動，在施加到時鐘線φA1和φA2上的時鐘脈沖的控制下進入串聯(lián)輸入寄存器A，結(jié)果，僅僅將交替電荷存儲電極3′a之下的電荷存儲阱充滿。然后，通過將時鐘脈沖施加到第一傳輸門T1上的時鐘線φT1上，使得所有的電荷包同時傳輸?shù)礁髯缘牟⒙?lián)區(qū)域的第一電荷存儲電極11a之下的電荷存儲阱中。當電荷包僅僅出現(xiàn)在串聯(lián)輸入寄存器的交替電荷存儲阱中時，僅僅是在第一電荷存儲電極11a之下的第一排電荷存儲阱中的交替溝道6a的電荷存儲阱被充滿。交替溝道6a形成第一輔助溝道組。
隨著第一排輔助信息存儲在第一輔助組溝道6a的電荷阱中，將要被存儲的第二排輔助信息作為電荷包移動，在施加到時鐘線φA1和φA2上的時鐘脈沖的控制下移動到保留電荷存儲電極3″a之下的電荷存儲阱中。當?shù)诙泡o助信息被存儲電極3″a之下時，通過在第一傳輸門T1的時鐘線φT1上施加適當?shù)臅r鐘信號，將其傳輸?shù)讲⒙?lián)區(qū)域C，從電極3″a之下的電荷阱傳輸?shù)接杀Ａ艋虻诙o助組溝道6b和疊加在上面的第一電荷存儲電極11a所限定的電荷存儲阱中。構(gòu)成兩排輔助信息的電荷包就這樣交替地限定并聯(lián)區(qū)域C的一排信息，然后，通過存儲區(qū)1的并聯(lián)區(qū)域C并聯(lián)傳輸。
如上所述，每一個存儲區(qū)2的串聯(lián)輸出寄存器B相似于串聯(lián)輸入寄存器A，(即由施加到圖2所示的時鐘線φB2和φB2上的時鐘脈沖信號來控制)因此，一次僅能夠?qū)⒁慌泡o助信息從存儲區(qū)的并聯(lián)區(qū)域中讀出，并進入串聯(lián)輸出寄存器。當然，通常希望信息是按其進入存儲區(qū)的次序退出存儲區(qū)，因此，如圖2所示。每一個存儲區(qū)的并聯(lián)區(qū)域C都備有輸出極20，用來實現(xiàn)信息排的“非交替”(de-interlacing)，這將使得第一輔助排能夠經(jīng)過相關(guān)的第二輔助排所跟隨的串聯(lián)輸出寄存器B從存儲區(qū)中輸出。
如圖2所示，輸出極20包括第一和第二齒狀的和交叉指狀的電荷存儲電極21和22，將其排列以使得位于替代溝道6a之上的第一電荷存儲電極21的齒狀21a形成溝道的第一輔助組，位于保留溝道6b之上的第二電荷存儲電極22的齒狀22a形成溝道的第二輔助組。利用輸出極20的第一電荷傳輸電極23，在時鐘線φ21上的時鐘信號控制下，將并聯(lián)區(qū)域最后一排電荷阱中的電荷包傳輸?shù)诫姾纱鎯﹄姌O21之下的電荷阱中。在時鐘線φ25上的時鐘信號的控制下，利用第二電荷傳輸電極25將電荷存儲電極21的齒狀21a之下的電荷阱中的電荷傳輸?shù)降诙姾纱鎯﹄姌O22的脊背22b之下的電荷阱中，以使得在施加于輸出或第二傳輸門T2上的時鐘信號φT2的控制下，第一排輔助信息與第二排輔助信息分開，并且第一排輔助信息能夠先從串聯(lián)輸出寄儲器B中輸出。一旦第一排輔助信息在時鐘信號φB1和φB2的控制下從串聯(lián)輸出寄存器B中輸出，在電荷存儲電極21的脊背21b之下的相關(guān)的第二排輔助信息就能夠借助于第三電荷存儲電極24的時鐘線φ24上施加的的適當?shù)臅r鐘信號而傳輸?shù)诫姾纱鎯﹄姌O22的齒狀22a之下的電荷阱中，進而在時鐘信號φT2的控制下傳輸?shù)酱?lián)輸出寄存器中。電荷傳輸電極23、24和25之下的勢壘再次提供所需要的對稱性。在GB-B-2116874中更詳細地描述了上述非交換排列。
現(xiàn)在結(jié)合圖1和圖2參看圖3～圖8。為簡化起見，仍然考慮單個的存儲區(qū)1，從串聯(lián)輸出寄存器B輸出的信息以電荷包形式經(jīng)過輸出門電極S0、由輸出二極管30組成的相關(guān)的輸出連接區(qū)10和互相區(qū)31傳輸?shù)綄щ娡坊蜃x出節(jié)點32，該節(jié)點32將輸出信號從輸出二極管30傳輸?shù)叫盘柼幚硌b置X(圖1)。輸出門電極S0被維持在直流電壓偏置來提供電隔離，并且使電荷包能夠穿過串聯(lián)輸出寄存器B。在上述例子中，信號處理裝置包括將輸出電荷信號與參考電荷信號進行比較的裝置。如圖3所示，比較裝置包括一個讀出放大器33，該裝置僅被簡略地說明。讀出放大器具有常規(guī)的設(shè)計，并且可以是例如，《大規(guī)模集成器件，電路和系統(tǒng)》一書中以“存儲設(shè)計和工藝”為題目的章節(jié)中描述的一種類型，該書由M·J·Howes和D·V·Morgan編輯、由WiLey于1981年出版，或者可以是由N·Weste和V·Eshraghian編著的、由Addison/WesLey于1985年出版的“CMOSVLSI設(shè)計原則”中第364～365頁所描述的那種類型。
保護層34至少與導電通路32的一部分相絕緣，并且在它上面延伸。在使用這種結(jié)構(gòu)時，保護層34被連到直流電位(例如、Vss)上。這種安排使得與保護層34絕緣的時鐘線φB1和φB2能夠穿過只讀節(jié)點或?qū)щ娡?2而無需增加或至少無需顯著增加讀出節(jié)點或?qū)щ娡?2上輸出相對弱電荷信號的可能性，這是由于時鐘信號在時鐘線φB1和φB2引起的電容耦合干擾節(jié)點或通路。這樣能夠?qū)崿F(xiàn)由圖1和圖3所示的排列，即需要占較大空間的讀出放大器33被放置到遠離存儲區(qū)1的時鐘電極φB1和φB2的一側(cè)。于是，由于在輸出電荷信號通過時鐘電極φB1和φB2下面之前，不需要讀出放大器33來放大輸出電荷信號，存儲區(qū)1可以盡可能緊密地放在一起。這能使得連接相鄰存儲區(qū)1之間延伸的并聯(lián)區(qū)域C上的電荷存儲和傳輸電極的部分4的長度(圖1)減到最小。類似地，時鐘電極的長度也可以減到最小，一般來說，僅由延伸在相鄰并聯(lián)區(qū)域之間的并聯(lián)區(qū)域C的電荷存儲和傳輸電極的部分4所占有的相鄰的存儲區(qū)1的并聯(lián)區(qū)域C之間的無用空間可以保持到最小值。
如圖3、7和8中所示，用來提供參考電荷信號并與存儲區(qū)1的輸出電荷信號相比較的裝置包括一個由輸入導電軌道40a和輸入二極管40b構(gòu)成的輸入連接區(qū)40，以此從參考電壓源(未示出)中接收參考信號并且將參考信號提供到具有相等寬度的臂41a和41b的雙叉參考電荷傳輸溝道41。在圖3中為清楚起見，用虛線表示串聯(lián)輸出寄存器的電荷傳輸溝道5和參考電荷傳輸溝道41。交叉線表示層間連接區(qū)，例如，時鐘線φB1和φB2上的連接區(qū)100連接到下層電極上。參考電荷溝道41的一個臂41a上的自由端41a′經(jīng)過輸出二極管50和導電通51連接到Vdd上，而參考電荷溝道41的另一個臂41b上的自由端41b′經(jīng)過由輸出二極管42和互連區(qū)43形成的連接區(qū)連接到參考導電通路44上，該參考導電通路44將參考輸出二極管42讀出放大器的第二輸入端相連接。參考電荷存儲和傳輸電極Rs和RT與雙叉電荷傳輸溝道41相連接，為了分別在雙叉電荷傳輸溝道中限定電荷阱和在電荷阱之間傳輸電荷包。同樣，電荷傳輸電極之下的勢壘提供必要的對稱性。為了向參考電荷存儲和傳輸電極Rs和RT提供時鐘信號而提供時鐘電極。如圖3所示，在那個區(qū)域上遠離輸出連接區(qū)10(圖2)的與存儲區(qū)1相鄰的串聯(lián)輸出寄存器B的開始處，通過電荷存儲和電荷傳輸電極4a和4b的延伸來提供參考電荷存儲和電荷傳輸電極RS和RT，因此，電荷包穿過雙叉電荷傳輸溝道41的移動與電荷包穿過串聯(lián)輸出寄存器B的移動同時出現(xiàn)。
參考門電極SR保持直流偏壓來提供一個電隔離勢壘以克服交調(diào)失真，這使得電荷包能從參考電荷傳輸溝道的臂41b傳輸?shù)絽⒖驾敵龆O管42。雖然未示出，但是參考門電極SR是與輸出門電極SSo做成整體的，兩個電極都保持在直流偏置。
由電壓源信號經(jīng)SPS存儲區(qū)輸入二極管得到的參考電荷輸入信號被安排成等效于存儲區(qū)1輸出電荷信號的電荷包，并且由雙叉電荷傳輸溝道41將其分成兩半，結(jié)果，近似于輸入電荷包一半的參考電荷包被傳輸?shù)阶x出放大器33的第二輸入端。
將參考導電通路44安排得與導電通路32的尺寸相同，以使得向輸出電荷信號提供相同的或盡可能相似的電容。提供參考導電通路44，使之覆蓋參考導電通路44并與之絕緣。象保護層34一樣，參考保護層45被連接到直流電位(例如VSS)上。安排參考保護層45，以使得疊加在參考導電通路44上的參考保護層45那部分的面積等于疊加在導電通路32上的保護層34那部分的面積，結(jié)果，由于施加到保護層34上的直流電位(可能是大地)的變化產(chǎn)生的電容效應(yīng)類似地施加到參考保護層44上，這使得輸出電荷信號和參考電荷信號受到同樣的波動。當讀出放大器33在輸出電荷信號和參考電荷信號之間取得差別時，這種波動被補償，并且讀出放大器提供的輸出信號作為信號代表而原本地輸入存儲區(qū)。信號處理裝置可以進一步包括處理步驟，并且根據(jù)所施加的控制信號，可以將處理信號送回同一個存儲區(qū)的串聯(lián)輸入寄存器A中，或者將信號送到存儲區(qū)的輸出端，或者送到另一個存儲區(qū)中，這取決于所施加的控制信號。利用常規(guī)的CMOS結(jié)構(gòu)來提供參考電荷傳輸溝通41和串聯(lián)輸出寄存器B所需要的復(fù)位門。在圖3中由R來簡略地表示?？梢匀鐖D所示在讀出放大器33和保護層45和32之間或者在保護層之前提供復(fù)位門。
現(xiàn)在將參照圖1至圖8比較詳細地描述存儲區(qū)1的結(jié)構(gòu)。
如圖4到8最清楚地表示，本器件包括一個半導體60，在本例中，該半導體為P型單晶硅半導體。半導體60至少包括一層具有1015～1016Cm-3受主濃度的低摻雜表面層61。這一表面層可以覆蓋全部半導體厚度，但是在另一個重要的實施例中，可以在摻雜濃度為1019～1020Cm-3的低阻P型半導體襯底上提供一層厚度為5～10μm的較高電阻層。人們知道，半導體的這種結(jié)構(gòu)具有限制漏電流的優(yōu)點。在圖4～圖8中，用虛線分開外延層61和襯底，表示這種可能的組成。
在P型層61上限定了并聯(lián)區(qū)域C的溝道6a、6b和每一個SPS存儲區(qū)1的串聯(lián)輸入和串聯(lián)輸出寄存器A和B的溝道2和5以及參考電荷傳輸溝道41。為了這個目的半導體表面上有一場氧化圖形64，(在圖2中簡單地用交叉陰影線表示)，場氧化圖形覆蓋大部分表面，并且在溝道6a、6b和41以及串聯(lián)寄存器A和B的溝道2和5區(qū)域上沒有窗口，場氧化圖形的條64a將相鄰的溝道6a和6b隔開，條64b將雙叉參考電荷傳輸溝道41的臂41a和41b隔開。當然，該場氧化圖形64也可以在附圖所示的內(nèi)容之外的外圍電路區(qū)域開窗口。在本實施例中，厚度可能在0.4μm到0.7μm之間的場氧化圖形64是由硅局部氧化工藝形成的。為了防止寄生溝道的形成，通過提供P型溝道截止區(qū)來增加氧化圖形64下面的摻雜濃度。
溝道6a、6b和41的寬度，例如約為2μm，而將溝道6a和6b隔開的氧化條形區(qū)64a的寬度約為2μm。
在溝道2、6a、6b、5和41的區(qū)域上，用薄膜介質(zhì)層覆蓋半導體表面，該介質(zhì)層例如是二氧化硅層66，其厚度例如近似在0.05～0.013μm之間。
在本實施例中，電荷存儲電極3a、4a、11a-Na、21和22，導電通路32和34以及參考輸出門SR都是由在電介質(zhì)層64、66之上淀積并且成形第一摻雜多晶硅層而形成。用一層更薄的電介質(zhì)層(例如，仍是二氧化硅層66)覆蓋電荷存儲電極3a，4a，11a-Na，21，22，SO，SR以及由第一摻雜多晶硅層限定的導電通路44，淀積并且成形第二多晶硅層以形成電荷存儲電極3b、12b等和24、25、26、4b和傳輸門T1、T2以及保護層34和45。于是，可以無需任何附加的工藝步驟來形成保護層34、35。在電荷傳輸電極和傳輸門之下的電質(zhì)層66a的厚度近似地為0.13μm。如圖所示，電荷傳輸電極當然輕微地覆蓋了其下的電極存儲電荷，而形成并聯(lián)區(qū)域C上的輸出級20的電荷存儲電極21和22的齒狀結(jié)構(gòu)同樣地覆蓋在場氧化條64a之上，以使得覆蓋了溝道的整個寬度。在P型注入?yún)^(qū)68(如圖4～8所示)被安置在電荷傳輸電極3b，12b-Nb之下，以提供必要的對稱性。
在第二多晶硅層之上形成另一個電介質(zhì)材料層，例如，另一個二氧化硅層，淀積導電材料層，例如鋁一類的金屬層來形成串聯(lián)時鐘線φA1、φA2、φB1、φB2和并聯(lián)區(qū)域的時鐘線φL以及形成連接所必需的互連區(qū)31、43和導電軌道(未在圖中示出)。
最后的導電層部分可以提供第一和第二導電軌道(未示出)，其導電軌道在輸入輸出傳輸門T1和T2之上延伸，并與存儲區(qū)外區(qū)域相連接。由于摻雜多晶硅有較高的電阻(與鋁相比)所以提供導電軌道可以減少延遲。導電軌道被連到下面的傳輸門T1和T2之上，一旦連到每一個區(qū)域之間，則能進一步減少延遲時間。
以下將詳盡地描述如圖1所示的電荷耦合器件結(jié)構(gòu)的SPS存儲區(qū)1的工作情況。應(yīng)該了解的是類似的情況在所有的SPS存儲區(qū)1中同時發(fā)生。
如下所述，串聯(lián)寄存器元件的數(shù)目(一個元件被定義為電荷存儲電荷電極3a和4a以及它的相關(guān)電荷傳輸電極3b或4b)是不重要的，它可以是任何需要的數(shù)量。根據(jù)實際情況，上限可以是例如420個元件。一個SPS存儲區(qū)1構(gòu)成例如視頻存儲器的三十二個并聯(lián)存儲區(qū)之一，那么，并聯(lián)區(qū)域中的每一排可能存儲90畢特(bits)。存儲區(qū)可能存儲信息排的數(shù)目將取決于可能具有320個并聯(lián)區(qū)域(輸出級20除外)的元件的數(shù)目(每一個元件包括電荷存儲電極和與它相關(guān)的電荷傳輸電極)。
輸入和輸出寄存器A和B的時鐘線φA1、φA2和φB1、φB2分別提供二相系統(tǒng)，并且在GB-B-2110874中所述的拉引時鐘排列中工作，使得電荷包在輸入串聯(lián)寄存器中從一個阱傳輸?shù)搅硪粋€阱。
如上所述，在時鐘線φA1和φA2上的時鐘信號控制下，第一排輔助信號首先進入串聯(lián)輸入寄存器A，并位于由交替電荷存儲電極3a限定的電荷阱中。然后，通過時鐘線φT1上的時鐘信號將一個高壓信號施加在第一輸入傳輸門T1和第一電荷存儲電極11a上，以使得第一排輔助信號傳輸?shù)接傻谝浑姾纱鎯﹄姌O11a和溝道6a組限定的電荷阱中。然后將時鐘線φT1上的時鐘信號升高以防止電荷包返回到輸入串聯(lián)寄存器中。在時鐘線φA1、φA2上施加的時鐘信號的控制下，第二排輔助信號隨后進入串聯(lián)輸入寄存器A，并位于電荷存儲電極3a″之下的電荷阱中。然后，將一個高壓信號施加到時鐘線φT1上，以使得第二排輔助信號傳輸?shù)接傻谝浑姾纱鎯﹄姌O11a和溝道6b所限定的電荷阱中。這樣，第一排輔助信號與第二排輔助信息被交替。
如上所述，象GB-B-2105111所描述的那樣，用脈動時鐘信號操作并聯(lián)區(qū)域C。在串聯(lián)輸入和輸出寄存器A和B的情況下，使用拉引時鐘排列來移動電荷包，使其從一排傳到另一排地朝著輸出寄存器B的方向移動，脈動系統(tǒng)導至每10排電荷阱中，有一空排移向輸入寄存器A。
為了從存儲區(qū)1輸出信息，需要非交替地傳輸?shù)谝慌藕偷诙泡o助信息，使得信息的輸出是按其輸入存儲區(qū)1的次序進行的。圖2中所示出的非交替排列，按照上參照圖2的描述和在GB-B-2110874中詳細描述可以得到。
于是，當交替的信息排存在于并聯(lián)區(qū)C的最后電荷存儲電極之下的電荷阱中時，如GB-B-2110874中描述的那樣，將高電壓信號V2施加到時鐘線φ21上，其時鐘線被連到電荷傳輸電極23和輸出極20的齒狀電荷存儲電極21上，這使得這排電荷包被傳輸?shù)烬X狀電荷存儲電極21的下面和齒狀21a之間脊背的狹窄居中部分的下面。通過將適當?shù)碾妷盒盘柺┘拥诫姾蓚鬏旊姌O25的時鐘線φ25和電荷存儲電極22的時鐘線φ22上，存在于齒狀21a之下的阱中的電荷包被傳輸?shù)诫姾纱鎯﹄姌O22之下的電荷阱中。電荷傳輸電極24的時鐘線φ24被保持在低電壓V1，以防止電荷包在溝道6b和電荷存儲電極21之間限定的電荷阱中的傳輸。于是，第一排和第二排輔助信號被分開。然后，通過將適當?shù)臅r鐘信號施加到傳輸門T2，將第一輔助信息排被傳輸?shù)酱?lián)輸出寄存器B之中。當?shù)谝惠o助排信息在時鐘線φ1和φ2上的電壓信號控制下被傳輸?shù)捷敵鲞B接區(qū)10的時候，第二排輔助信息借助于在時鐘線φ24上施加的適當電壓被傳輸?shù)烬X狀22a之間的電荷阱中。一旦第一排輔助信息傳輸?shù)捷敵鲞B接區(qū)10，第二排輔助信息便通過在第二或輸出傳輸門T2上的時鐘線φT2上施加的時鐘脈沖被傳輸?shù)酱?lián)輸出寄存器B上。
一旦第二排輔助信息存在于串聯(lián)輸出寄存器B中，包含著輔助信息排的電荷包就借助于在時鐘線φB1和φB2上的時鐘信號的二相操作而向著輸出連接區(qū)10移動，一排接一排地經(jīng)輸出二極管30到導電通路31而輸出。同時，時鐘線φB1和φB2不僅僅控制從存儲區(qū)1中輸出的信息，而且也向相鄰的存儲區(qū)1中串聯(lián)輸出寄存器B上的電荷存儲和電荷傳輸電極4a和4b的延伸區(qū)RS和RT上提供時鐘信號，以導至參考信號輸入到參考輸入二極管40b，并且同時沿著雙叉溝道41移動，結(jié)果，在一半?yún)⒖夹盘栯姾砂霈F(xiàn)在比較裝置或讀出放大器33的第二輸入端的同時，從串聯(lián)輸出寄存器B中輸出的包含輔助信息排的電荷包出現(xiàn)在讀出放大器33的第一輸入端。在器件比較決定電荷包構(gòu)成零或1(數(shù)字化信號)之后，比較器或讀出放大器33的輸出信號可以被進一步處理、或者直接返回到這個或到另一個串聯(lián)輸入寄存器(這是，信號處理裝置作為一個再生器)或者提供到存儲器的輸出端，這取決于對存儲器施加的控制信號。
雖然上述安排使用兩相輸入和輸出串聯(lián)寄存器A和B，但是也可以使用另外一相系統(tǒng)。這樣，串聯(lián)寄存器可以是四相電荷耦合寄存器，在這個器件中，通過分開的時鐘線來獨立地控制電荷傳輸和存儲電極。
同樣，使用任意非交替第一排和第二排半排的適當方法，例如，US-A-3967254中的方法?？梢栽谳敵鰳O和輸出傳輸門之間提供一個緩沖器，如GB-B-2110874所述。而且不需要交替輔助信息排，信息排能夠分開傳輸通過SPS存儲區(qū)1，而并聯(lián)區(qū)域的交替溝道保持空狀態(tài)。這時，無需進行非交替階段。
雖然，在上述排列的情況下，使用了表面溝道電荷耦合器件結(jié)構(gòu)，但也可以使用埋層溝道型電荷耦合器件結(jié)構(gòu)。同樣，雖然上述排列描述了串聯(lián)-并聯(lián)-串聯(lián)存儲器，但本發(fā)明也適用于類似的器件，例如，圖象傳感器。而且，本發(fā)明也適用于N型半導體，雖然對于時鐘信號電壓來說，需要適當?shù)碾姾?。類似地，本發(fā)明也適用于不是由硅材料組成的半導體，只是根據(jù)半導體的不同特性給出適當考慮。并且也適用于其電荷存儲電極和電荷傳輸電極不是由摻雜多晶硅構(gòu)成，而是其它的導電材料或不同導電材料的組合。
通過閱讀現(xiàn)有公開文本，其它的改進對本領(lǐng)域普通技術(shù)人員來說將是明白的。這種改進包括在設(shè)計電荷耦合器件時的已知特性和用來取代或添加到上述特征中。雖然在本申請的權(quán)利要求書中已表達了各特征的特殊組合，但是，應(yīng)該了解的是，本申請所公開的范圍也包括在這里明確地或隱含地公開的新穎特征或特征的新穎組合，或者是本領(lǐng)域普通技術(shù)人員顯而易見的設(shè)計原則或者一種或多種技術(shù)特征，而不管是否與任何權(quán)利要求中所描述的發(fā)明相同，是否與本發(fā)明一樣減輕任何或全部技術(shù)問題。因此，本申請給出注意在實行本發(fā)明申請或?qū)嵭腥魏螐谋旧暾埖贸龅倪M一步申請的過程中，可以將這些特征和/或這些特征的組合描述在新權(quán)利要求中。
權(quán)利要求
1.一個電荷耦合器件，包括一個具有限定電荷傳輸溝道的半導體，電荷存儲和電荷傳輸電極分別為在電荷傳輸溝道內(nèi)限定電荷阱和在電荷阱之間傳輸電荷，時鐘線是為了將時鐘信號施加到電荷存儲和電荷傳輸電極上來控制電荷阱之間的電荷運動，并將時鐘信號施加到電荷傳輸溝道的輸出連接區(qū)，信號處理裝置是為了處理來自電荷傳輸溝道的輸出連接區(qū)的輸出信號，導電通路用于連接輸出連接區(qū)和信號處理裝置，其特征在于導電通路穿過至少一個時鐘線，導電保護層在其間延伸并且與所說的至少一個時鐘線和導電通路相絕緣。
2.按照權(quán)利要求1的電荷耦合器件，其中，信號處理裝置由一個放大器組成。
3.按照權(quán)利要求1或2的電荷耦合器件，其中，信號處理裝置包括一個具有連接到導電通路的第一輸入端的比較器和一個將參考信號提供到比較器的第二輸入端的裝置，用以與電荷耦合器件的輸出信號進行比較。
4.按照權(quán)利要求3的電荷耦合器件，其中，提供參考信號的裝置可以包括，為參考電荷傳輸溝道提供參考電荷信號的輸入連接端;為在參考電荷傳輸溝道中限定電荷阱的參考電荷存儲電極和為在電荷阱之間傳輸電荷的參考電荷傳輸電極;為參考電荷存儲和傳輸電極提供時鐘信號的時鐘線，來控制參考電荷傳輸溝道的電荷阱之中的電荷移動，時鐘線也為參考傳輸溝道的輸出連接區(qū)提供時鐘信號;將參考電荷傳輸溝道的輸出連接區(qū)連接到比較器第二輸入端的參考導電通路;與參考通電通路相隔離的另一傳導保護層，用以保護參考導電通路。
5.按照權(quán)利要求4的電荷耦合器件，其中為電荷傳輸溝道的電荷存儲和電荷傳輸電極提供時鐘信號的時鐘線被如此連接，以使其為參考電荷傳輸溝道的電荷傳輸和電荷存儲電極提供時鐘信號。
6.按照權(quán)利要求4的電荷耦合器件，其中參考電荷存儲和傳輸電極分別由與并聯(lián)于電荷傳輸溝道的另一個電荷傳輸溝道相關(guān)的電荷存儲和電荷傳輸電極的延伸來提供。
7.按照權(quán)利要求4、5或6的電荷耦合器件，其中穿過參考導電通路的參考保護層的面積等于穿過導電通路的保護層的面積。
8.按照上述任一權(quán)利要求的電荷耦合器件，其中，一條或多條時鐘線穿過保護層。
9.按照上述任一權(quán)利要求的電荷耦合器件，其中，電荷存儲電極被限定在疊加在半導體表面上的電介質(zhì)層上的第一導電層中，電荷傳輸電極被限定在與電荷存儲電極隔離的第二導電層中，導電通路被限定在第一導電層中，保護傳導層在第二導電層中，時鐘線被限定在位于電荷傳輸電極之上的電介質(zhì)層上的第三導電層中。
10.按照上述任一權(quán)利要求的電荷耦合器件，其中電荷傳輸溝道包括一個串聯(lián)-并聯(lián)-串聯(lián)電荷耦合器件的串輸輸出寄存器。
11.按照上述任一權(quán)利要求的包含許多電荷耦合器件的電荷耦合器件結(jié)構(gòu)，由單一的一組時鐘線向電荷傳輸和存儲電極提供時鐘信號，以使得電荷在電荷傳輸阱中同步移動。
全文摘要
一電荷耦合器件包含具有限定電荷傳輸溝道的半導體。電荷存儲和電荷傳輸電極分別為在電荷傳輸溝道內(nèi)限定電荷阱和在電荷阱之間傳輸電荷。時鐘線為電荷存儲和傳輸電極提供時鐘信號，控制電荷在電荷阱之間和向著電荷傳輸溝道的輸出端移動。信號處理裝置來處理電荷傳輸溝道的輸出(信號)，導電通路連接輸出端和信號處理裝置。導電通路穿過至少一條時鐘線，導電保護層在其間延伸并且與所說的至少一條時鐘線以及導電通路相絕緣。
文檔編號H01L27/10GK1031447SQ8810602
公開日1989年3月1日 申請日期1988年7月7日 優(yōu)先權(quán)日1987年7月10日
發(fā)明者吉爾特·簡·托馬斯·戴維斯, 韋格特·韋爾特西馬 申請人:菲利浦光燈制造公司