專利名稱：半導(dǎo)體裝置，其工作方法及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及帶有內(nèi)含多個MIS晶體管的半導(dǎo)體集成電路的半導(dǎo)體裝置，特別是涉及DRAM的使外圍電路等的動作高速化以及低功耗的對策。
一般說來，MIS晶體管是具有基底部分、柵極、源極和漏極的4端器件。在這種MIS晶體管中，閾值電壓(定義為形成溝道所必須加在柵極端上的電壓)具有相應(yīng)于加在基底部分上的電壓(即基底偏壓)而變的特性。圖22給出了一般情況下漏極電流對柵極-基底間電壓的變化特性隨著基底偏壓而變的曲線。圖23給出了閾值電壓Vt對基底偏壓Vsub的變化的一般性的變化特性。在圖22中，橫軸表示柵極-基底間電壓Vgs、縱軸表示漏電流Id，用白圈表示的點(diǎn)上的柵極-基板間電壓Vgs相當(dāng)于閾值電壓Vt。如圖22和圖23所示，一般來說，當(dāng)基底偏壓Vsub變深時(即負(fù)向增大時)閾值電壓將會變大。此外，在亞微米級的MIS晶體管中，電源電壓為3.3V或5V，閾值電壓Vt通常設(shè)定為0.5V左右。另外，基底偏壓Vsub固定為例如-2V或0V。
然而，近年來，對半導(dǎo)體裝置低功耗的要求日益增長，要做到這一點(diǎn)，降低半導(dǎo)體裝置的電源是有效的。但是，降低電源電壓后，作為電源電壓和晶體管閾值電壓之差的晶體管驅(qū)動電壓也降低了。這將招致降低晶體管和集成電路的動作速度。所以，為了避免動作速度的降低，就必須降低閾值電壓，以確保作為電源和閾值電壓之差的驅(qū)動電壓。然而，由于作為低于閾值電壓的I-V特性指標(biāo)的亞閾值不穩(wěn)參數(shù)(漏電流Id變化一位時的柵極電壓的變化)從原理上說不可能指望有大幅度的改善，故當(dāng)僅僅降低閾值電壓時，示于圖22的特性曲線也僅僅是單純地移動到左邊的特性曲線上去，所以附加電流將由于柵極電壓Vgs為0V時的漏極電流Id(即所謂的截止漏電流)呈指數(shù)形式的增加而增加，其結(jié)果是產(chǎn)生了與降低功耗無關(guān)的問題。
作為尋求有關(guān)降低功耗的技術(shù)，有在“93 VLSI Circuit Digest p.81”中所發(fā)表的技術(shù)。在這一技術(shù)中，為使基底偏壓變化，附加了新的電路，使得在DRAM中的比如說讀出放大器的讀出動作時，基底偏壓在實(shí)際效果上接近于零，以降低晶體管的閾值電壓，用這種辦法謀求讀出動作高速化，而當(dāng)讀出動作結(jié)束時，加深基底偏壓，以提高晶體管閾值的辦法來抑止截止漏流。但是，由于在這種需要另加控制裝置的技術(shù)中，電路將變得復(fù)雜，且為使基底偏壓變化要消耗更多的功率，故雖然可以求得高速化，但在有些情況下，卻有著反而會使功耗變大之嫌。
此外，還有一些技術(shù)，比如特開昭63-179576號公報所宣布的那樣，通過使源極相對于基底部分的電位與柵極電位同步變化的辦法，進(jìn)行控制，使晶體管在工作時閾值電壓降低，晶體管非工作時閾值電壓變高以求得與上述文獻(xiàn)同樣的效果。但是，在這種情況下就需另外增加一個使兩電位同步變化的電路，在謀求降低功耗方面并不很有把握。
本發(fā)明著眼于現(xiàn)有技術(shù)的基底電流白白流掉這一點(diǎn)，企圖利用這一基板電流以達(dá)到降低功耗的目的。
本發(fā)明的第1目的在于在內(nèi)設(shè)MIS晶體管的半導(dǎo)體裝置中，通過形成經(jīng)由電阻給要求高速的MIS晶體管的基底部分加上基底偏壓的結(jié)構(gòu)，不必另外附加控制裝置即可使工作時和非工作時的基底偏壓自動地變化，從而求得動作高速化和功耗的降低。
本發(fā)明的第2目的在于提供一種半導(dǎo)體裝置，在其中的工作時和非工作時基底電流不同的MIS晶體管中，采取利用基底電流的變化來檢測晶體管的動作狀況的手段對半導(dǎo)體裝置進(jìn)行精細(xì)控制。
為了實(shí)現(xiàn)上述第1目的，本發(fā)明的半導(dǎo)體裝置的主要結(jié)構(gòu)包括具有基底部分、柵極、源極和漏極的第1MIS晶體管，用以產(chǎn)生加于上述第1MIS晶體管的基板部分的基底偏壓的基底偏壓產(chǎn)生電路，和介于上述第1MIS晶體管的基底部分與基底偏壓產(chǎn)生電路之間、在第1MIS晶體管的工作時和非工作時使其兩端電位變化的電阻。這樣，上述第1MIS晶體的結(jié)構(gòu)即使得在工作時和非工作時間自調(diào)整式地改變基底偏壓。
應(yīng)用上述結(jié)構(gòu)，在第1MIS晶體管(即基底偏壓自調(diào)整型MIS晶體管)中，由于在晶體管不工作時加于晶體管基底部分的基板偏壓變深(即負(fù)增長)、晶體管的閾值電壓變高，所以截止漏電流減少。另一方面，由于當(dāng)晶體工作且有電流流動時，用由電阻所產(chǎn)生的壓降使基底偏壓變淺(即接近于零)，使晶體管的閾值電流降低，故動作將變?yōu)楦咚?。這樣一來，不用設(shè)置任何控制裝置就可以得到高速且功耗小的半導(dǎo)體裝置。
在具有上述主要結(jié)構(gòu)的半導(dǎo)體裝置中，還可以裝設(shè)第2MIS晶體管，該晶體管具有基板部分、柵極、源極和漏極，且上述基底部分直接接于上述基底偏壓產(chǎn)生電路，在工作時和非工作時基底偏壓恒定。
應(yīng)用這種結(jié)構(gòu)，通過預(yù)先把基底偏壓產(chǎn)生電路產(chǎn)生的電壓設(shè)定為高，則第2MIS晶體管即基底偏壓固定型MIS晶體管的閾值電壓恒定為高，在降低截止漏電流的同時還由于不需要電阻而可以保持高集成度。這時，對第1MIS晶體管來說，可以得到與具有上述主要構(gòu)成的發(fā)明相同的作用，確保高速性能和低功耗。因此，半導(dǎo)體裝置整體的功耗降低了，且可以得到必要的高速性能和高集成度。
也可以內(nèi)設(shè)多個上述第1MIS晶體管，并把各第1MIS晶體管的基底部分通過共同的電阻連接到基底偏壓產(chǎn)生電路上去。
在這種情況下，在把其基底部分接到共用電阻上去的多個第1MIS晶體管之間，即便某一晶體管處于非工作中，但如果別的晶體管正在工作，則非工作中的晶體管的基底偏壓也被設(shè)定得淺。因而，在這期間對非工作中的晶體管來說截止漏電流的降低作用將會變小，但一般來說。其他晶體管的工作時間與非工作時間相比很短。而工作時的消耗電流比非工作時的截止漏電流至少要大幾個數(shù)量級。因而，也可以得到某種程度的功耗降低作用，而且構(gòu)成簡潔。
在設(shè)有具備上述多個第1MIS晶體管的第1集成電路的情況下，希望把第1集成電路做成在DEAM中的要求高速的讀出放大器(Sense amplifier)、讀出放大器(Read amplifier)、行譯碼器和列譯碼器等電路。
在這種情況下，可以獲得功耗小的半導(dǎo)體裝置而不會使這些電路的高速性能受到損害。
在設(shè)有由有多個第2MIS晶體管并加有上述第1集成路而形成的第2集成電路的情況下，希望把第1集成電路作為半導(dǎo)體存儲裝置的外圖電路，而把第2集成電路作為半導(dǎo)體存儲裝置的存儲單元陣列。
要求高速性能的外圍電路能確保高速性能和低功耗性。而比起高速性能來更要求集成度的存儲單元陣列，其集成度和低功耗性也得以確保。因而，從整體上說確保了半導(dǎo)體裝置所必需的功能又降低了功耗。
在配置有多個上述第1集成電路的情況下。相應(yīng)于各個第1集成電路的種類分別預(yù)先設(shè)定連接到上述各第1集成電路的上述第1MIS晶體管基底部分的上述電阻的電阻值時，最好把各電阻的阻值設(shè)定為大于0.1/Isubm，設(shè)上述第1集成電路的工作中流過的平均基底電流為Isubm。
這樣一來，各電路的基底偏壓成為與其功能相應(yīng)的適當(dāng)值，從而取得集成度、高速性能和低功耗的良好平衡。此外，由于在第1集成電路工作期間，基底偏壓至少只變淺0.1V，故動作確實(shí)可達(dá)到高速。
作為上述電阻，至少可以在一個第1MIS晶體管的至少除了源漏之外的活性區(qū)和基底主體部分之間設(shè)置高電阻。
這樣，可以維持高集成度而幾乎不會招致因電阻引起的半導(dǎo)體裝置的面積增大。此外，還減小了用高電阻分割開來的基底電位變化的區(qū)域的寄生電容。因而改善了基底偏壓的變化對晶體管的通斷轉(zhuǎn)換的跟蹤性，使晶體管的動作更加高速化。
在這種情況下，也可以在第1MIS晶體管的源漏之中至少溝道一側(cè)的拐角(corner)和高阻層之間再形成由絕緣體組成的隔離層。
由此，可以極大地減小源、漏和基底之間的寄生電容。其結(jié)果是顯著地改善了第1MIS晶體管的動作速度，并大幅度降低了功耗。
上述高阻層的導(dǎo)電類型和基底相同。但通過使其具有大體上近于本征半導(dǎo)體的特性，可以容易地在半導(dǎo)體基底內(nèi)形成該高阻層。
另外，在把SOI基底用作半導(dǎo)體基底時，通過使晶體缺陷產(chǎn)生于SOI基底的絕緣體中，可以容易地使上述高阻層形成于狹窄的區(qū)域內(nèi)。
在具有上述主要構(gòu)成的半導(dǎo)體裝置中，也可以把至少一個常開的晶體管設(shè)為電阻。
這樣一來，由于不需要淀積構(gòu)成晶體管的物質(zhì)來形成電阻，故可以用現(xiàn)有技術(shù)的晶體管的制作工藝來制作基底偏壓自調(diào)整型的晶體管。
此外，為了實(shí)現(xiàn)上述第1目的，本發(fā)明的具有內(nèi)含基底部分、柵極、源極和漏極的MIS晶體管的半導(dǎo)體裝置的工作(operating)方法是產(chǎn)生恒定的電壓、并把上述恒定的電壓經(jīng)由高阻通路加到上述MIS晶體管的基底部分上去。應(yīng)用這種方法，在MIS晶體管工作期間使閾值電壓降低以確保動作的高速性，在MIS晶體管非工作期間使閾值電壓上升以減少截止漏電流。因此，動作速度將變高而功耗將降低。
再有，為了實(shí)現(xiàn)上述第2目的，在本發(fā)明中采取了下述手段。在具備下述結(jié)構(gòu)的半導(dǎo)體裝置(內(nèi)含基底部分、柵極、源極和漏極的MIS晶體管，產(chǎn)生將偏壓加于MIS晶體管的基底部分的基底偏壓產(chǎn)生電路，以及設(shè)于MIS晶體管的基底部分和基底偏壓產(chǎn)生電路之間且在第1MIS晶體管工作和不工作時其兩端電位變化的電阻)中，其工作方法是用上述電阻兩端的電位差來判斷上述MIS晶體管是處于動作狀態(tài)，還是處于非動作狀態(tài)。
在用這種方法來控制基底偏壓自調(diào)整型的MIS晶體管的工作，可以利用基底電流確認(rèn)晶體管的工作狀況，從而可進(jìn)行精細(xì)地控制。
控制是這樣進(jìn)行的降低含有其基底電流的推測值已降到指定值以下的MIS晶體管的電路塊的電源電壓，或者使該電路塊與電源之間變?yōu)榉沁B接狀態(tài)。
應(yīng)用這種方法，通過降低含有不工作的MIS晶體管的電路塊的電源電壓，抑制反應(yīng)漏電流等造成的無用功耗以降低功耗。
此外，為了實(shí)現(xiàn)上述第1目的，本發(fā)明提供了一種半導(dǎo)體裝置的制造方法，所述半導(dǎo)體裝置含有具備基底內(nèi)絕緣膜的SOI構(gòu)造且基底偏壓可自調(diào)整的MIS晶體管，所述制造方法包括下述工序形成具有用于構(gòu)成第1MIS晶體管的柵極電極的掩模的負(fù)片圖形的光刻膠掩模，上述光刻膠掩模的縫隙處形成由光刻膠構(gòu)成的側(cè)壁;以上述光刻膠掩模和側(cè)壁作為掩模進(jìn)行離子注入以在絕緣膜內(nèi)生成晶體缺陷。應(yīng)用這種方法，可以用和形成柵極電極相同的設(shè)計(jì)規(guī)則來形成裝有基底偏壓可自調(diào)整的第1MIS晶體管并具有SOI構(gòu)造的半導(dǎo)體裝置。在含有基底偏壓自調(diào)整的第1MIS晶體管的半導(dǎo)體裝置的制作方法中，還包括下述工序在偏移(offset)位置上形成具有用于形成第1MIS晶體管的柵極電極的掩模的負(fù)片圖形的光刻膠掩模，從上述光刻膠掩模的斜上方進(jìn)行離子注入、在絕緣膜內(nèi)產(chǎn)生單晶缺陷。應(yīng)用這種方法，利用陰影效應(yīng)，可以在基底偏壓可自調(diào)整的第1MIS晶體管的所希望的位置上形成長度比柵極短的高阻層。
以下對附圖進(jìn)行簡單說明。


圖1是實(shí)施例1涉及的半導(dǎo)體裝置的電路圖。
圖2(a)的模式圖給出了MIS晶體管在備用時和工作時的狀態(tài)。圖2(b)、(c)給出了MIS晶體管在備用時和工作時基底電流和基底偏置的變化。
圖3是用于說明實(shí)施例1的基底偏置自調(diào)整型MIS晶體管中基本的基底電流的產(chǎn)生狀態(tài)的剖面圖。
圖4給出了實(shí)施例1的半導(dǎo)體裝置在工作時和備用時的MIS晶體管的漏極電流和基底電流對柵極-基底間電壓的變化特性。
圖5是備用電流的比較圖，它比較了僅把基底偏置自調(diào)整型MIS晶體管的構(gòu)成應(yīng)用于n溝晶體管時的備用電流和用現(xiàn)有技術(shù)的方法把n溝晶體管閾值電壓設(shè)定得很小時的備用電流。
圖6給出了用基底偏壓或調(diào)整型MIS晶體管和基底偏壓固定型晶體管構(gòu)成的CMOS環(huán)形振蕩器的延遲時間τpd對基底電位Vsub的依賴性。
圖7的方框圖給出了實(shí)施例2所述的半導(dǎo)體裝置的構(gòu)成。
圖8的方框圖給出了實(shí)施例3所述的半導(dǎo)體裝置的構(gòu)成。
圖9是把基底偏壓自調(diào)整型構(gòu)造應(yīng)用于各個MIS晶體管中的剖面圖。
圖10給出了基底偏壓自調(diào)整型晶體管的電流-電壓特性和跨導(dǎo)對基底電位和電阻阻值的依賴性。
圖11給出了基底偏壓自調(diào)整型晶體管的飽和電流特性的電阻值依賴性。
圖12的剖面圖給出了實(shí)施例4中的基底偏壓自調(diào)整型晶體管的構(gòu)造的范例。
圖13是實(shí)施例5涉及的基底偏壓自調(diào)整型n溝MIS晶體管的剖面圖。
圖14(a)-(e)的剖面給出了實(shí)施例5涉及的基底偏壓自調(diào)整型n溝和P溝MIS晶體管的制作工序中的基底的變化。
圖15的剖面圖給出了實(shí)施例6涉及的基底偏壓自調(diào)整型n溝MIS晶體管構(gòu)造的一個例子。
圖16的剖面圖給出了實(shí)施例6涉及的基底偏壓自調(diào)整型MIS晶體管構(gòu)造的另一例子。
圖17是用于說明實(shí)施例7涉及的MIS晶體管的工作方法的方框圖。
圖18(a)-(d)的剖面圖給出了實(shí)施例8所涉及的基底偏壓自調(diào)整型n溝MIS晶體管制作工序中基底的變化。
圖19的剖面圖給出了在實(shí)施例8中把部分耗盡型SOI晶體管作成為基底偏壓自調(diào)整型晶體管時的構(gòu)造例。
圖20是用于說明實(shí)施例9所涉及的基底偏壓自調(diào)整型n溝MIS晶體管的高阻層的一種形成方法的剖面圖。
圖21是用于說明實(shí)施例9所涉及的基底偏壓自調(diào)整型n溝MIS晶體管的高阻層的另一種形成方法的剖面圖。
圖22給出了在一般性的MIS晶體管中漏電流相對于基底偏壓的變化的變化特性。
圖23給出了在一般性的MIS晶體管中閾值相對于基底偏壓變化的變化特性。
以下，參照附圖對裝有本發(fā)明的基底偏壓自調(diào)整型MIS晶體管的半導(dǎo)體裝置的實(shí)施例進(jìn)行說明。
實(shí)施例1首先，根據(jù)圖1～圖5對實(shí)施例1進(jìn)行說明。圖1給出了實(shí)施例1所涉及的半導(dǎo)體裝置DRAM的構(gòu)成。在該圖中，1是把多個含有MIS晶體管的存儲單元排列起來構(gòu)成的單元陣列，在該單元陣列1中配置有多個基底偏壓固定型MIS晶體管10a、10b、…。另外，2是在讀取該單元陣列1的存儲內(nèi)容時用于進(jìn)行信號放大的讀出放大器。在該讀出放大器中，裝設(shè)有多個基底偏壓自調(diào)整型MIS晶體管20a、20b…。而3是產(chǎn)生上述存儲單元陣列1和讀出放大器2的MIS晶體管的基底偏壓產(chǎn)生電路。該基底偏壓產(chǎn)生電路3通過布線5連接到上述存儲單元陣列1的各個基底偏壓固定型晶體管10a、10b、…的各基底部分，通過布線6連接到上述讀出放大器2中的基底偏壓自調(diào)整型MIS晶體管20a、20b、…的基底部分。
這兒，作為本發(fā)明的特征，在把上述基底偏壓產(chǎn)生電路3和讀出放大器2內(nèi)的基底偏壓自調(diào)整型MIS晶體管20a、20b…的基底部分連接起來的布線6上設(shè)有由高阻物質(zhì)組成的電阻4。另一方面，上述單元陣列1的基底偏壓固定型MIS晶體管10a、10b…的各基底部分與基底偏壓產(chǎn)生電路3之間卻直接接到布線5上而不介以電阻。因而，上述讀出放大器2是基底偏壓自調(diào)整型集成電路、存儲單元陣列1是基底偏壓固定型集成電路。還有，上述單元陣列1和讀出放大器2形成于同一個半導(dǎo)體基底內(nèi)，但是，通過把導(dǎo)電類型不同的阱設(shè)于單元陣列1和讀出放大器2中的一個或兩者的周圍的辦法(所謂導(dǎo)入三重阱構(gòu)造的辦法)使之電學(xué)隔離。
圖3給出了上述基底偏壓自調(diào)整型MIS晶體管的構(gòu)造。在該圖中，21是半導(dǎo)體基底，24是柵極氧化膜，24是源極，25是漏極，26是LOCOS膜。而半導(dǎo)體基底21上經(jīng)由具有阻值Rext的電阻4加有基底偏壓Vbb。如該圖所示，在電流從漏極25流向源極24的時候(參閱圖中的實(shí)線)，如圖中虛線所示，電子從電位為0V的源極24流向比如說電位為5V的漏極，而電子在漏極附近的高電場的溝道區(qū)(通常處于約3V的中間電位)急劇加速并與半導(dǎo)體基底21的晶格沖撞產(chǎn)生熱電子-熱空穴對。這種熱電子被吸往柵極22，熱空穴則流向處于低電位的半導(dǎo)體基底21。這樣，它們的流動就變成了基底電流Isub，由于這一基底電流Isub的緣故，在電阻4的兩端產(chǎn)生了電位差。
圖2(a)～(c)依次給出了晶體管在工作狀態(tài)和非工作(備用)狀態(tài)之間的狀態(tài)、晶體管的基底電流Isub和基底偏壓Vbb的變化。如上所述，在基底偏壓自調(diào)整型MIS晶體管20a、20b工作時(從圖2(b)，(c)的時刻t2起向右)，基底電流在電阻4的兩端產(chǎn)生電位差(2V)，因而，與此電位差相應(yīng)基底偏壓Vsub變淺(V)。另一方面，在非工作時(從圖2(b)、(c)的時刻t1向左)，由于沒有基底電流Ib流動故基板偏壓Vsub變深(-2V)。即構(gòu)成為在工作時和非工作時基底偏壓Vsub發(fā)生了變化。再有，如后邊將要給出的那樣，晶體管由工作狀態(tài)轉(zhuǎn)換為非工作狀態(tài)所必須的時間常數(shù)RC極其短，故即便是設(shè)有這樣的電阻也不會給晶體管的工作帶來不好的影響。所以，如后所述，借助于工作時基底偏壓將變淺，可以求得低閾值電壓且高速化。另一方面，在非工作時，由于基底偏壓變深，故閾值電壓變高且可抑制截止漏電流。
下邊對上述基底偏壓自調(diào)整型MIS晶體管在工作時和非工作時的基底偏壓的變化和功耗降低效果進(jìn)行說明。圖4給出了基底偏壓自調(diào)整型MIS晶體管的漏極電流和基底電流與柵極電壓的關(guān)系。在圖中用實(shí)線表示的工作狀態(tài)時，由于基底偏壓Vsub變淺為0V，故(部分削除)閾值電壓變低，而在圖中用虛線表示的非工作狀態(tài)時，由于基底偏壓Vsub變深為-2V，故閾值電壓變高。此外，圖5把將這種構(gòu)造應(yīng)用于n溝晶體管而形成的基底偏壓自調(diào)整型MIS晶體管(Self-Regulating Back-Bias)的備用電流與用現(xiàn)有技術(shù)的構(gòu)造僅把n溝晶體管的閾值電壓做小的MIS晶體管(Conv.)的備用電流進(jìn)行了比較。令n溝和P溝晶體管的總的柵極寬度都是200mm計(jì)算備用電流，并將其表示為供給了基底偏壓產(chǎn)生電路的電流和截止漏電流之和。如從該圖可以了解的那樣，供給基底偏壓產(chǎn)生電路的電流兩者都沒變化，但截止漏電流卻顯著不同，因此，基底偏壓自調(diào)整型MIS晶體管的備用電流顯著地變小了。因而得知在維持由低閾值電壓帶來的高速性能的同時，備用電流被大幅度地抑制到約1/100。
圖6給出了實(shí)際上把環(huán)形振蕩器的n溝晶體管作成為基底偏壓自調(diào)整形時的1個CMOS倒相器的延遲時間τpd的測試結(jié)果。動作電壓是2.5V，加于基底偏壓自調(diào)整型MIS晶體管的基底上的電壓Vbb為-2V。在具有用現(xiàn)有技術(shù)的基底偏壓固定型MIS晶體管組成的倒相器構(gòu)造的環(huán)形振蕩器中，如圖中的黑點(diǎn)所示，延遲時間τpd大體上隨基底偏壓Vsub的變化直線性地減少。另一方面，在具有由基底偏壓自調(diào)整型MIS晶體管組成的倒相器構(gòu)造的環(huán)形振蕩器中，通過調(diào)整電阻的阻值Rext(這時使之變?yōu)?、4、6、8MΩ)，如圖中白點(diǎn)所示，延遲時間τpd沿著和黑點(diǎn)相同的直線減少。就是說，通過這樣地設(shè)置電阻，僅僅表明只使基底偏壓發(fā)生了變化的效果，并未產(chǎn)生任何不良影響。因此，象這樣通過只改變電阻阻值的方法，可以容易地調(diào)整基底偏壓Vsub，并借助于使基底偏壓Vsub的變化求得高速化。在環(huán)形振蕩器內(nèi)，在某一瞬間，至少有一對CMOS倒相器處于過渡狀態(tài)。故恒定地流有基底電流。因而，通過采用基底偏壓自調(diào)整型MIS晶體管的構(gòu)造，可以獲得很大的效果。這表明即便是在配置有多個器件的集成電路內(nèi)部，也總有某一器件處于過渡狀態(tài)，因而也可以得到同樣的效果。
還有，在上述實(shí)施例1中，由于在屬于基底偏壓自調(diào)整型電路的讀出放大器2的各個晶體管20a、20b、…之間設(shè)有共同的電阻4，故在讀出放大器工作期間讀出放大器2內(nèi)的各個晶體管的基底部分的電位全都相等。因而，即便是某一晶體管處于非工作狀態(tài)，只要讀出放大器2中的其他晶體管處于工作狀態(tài)的話，在其間也會產(chǎn)生某種程度的截止漏電流。但是，這種截止漏電流與工作中的漏極電流Id相比極其之小(至少差幾個數(shù)量級)。這樣一來，在讀出放大器中的所有晶體管20a、20b、…都變?yōu)榉枪ぷ鳡顟B(tài)時，由于基底偏壓變深，故可獲得充分的降低備用電流的效果。
在這里，設(shè)基底偏壓產(chǎn)生電路3的輸出為-2V，電阻4的阻值R為10KΩ，并按下述條件形成讀出放大器2的各個晶體管20a、20b、…平均基板電流Isub 0.2mAP阱的雜質(zhì)濃度 4E16cm-3P阱大小 100×100μm2P阱深度1μmN基底的雜質(zhì)濃度 1E15cm-3P阱-N基底結(jié)電容 0.05fF/μm2源·漏-P阱結(jié)面積200μm源·漏結(jié)電容 0.4fF/μm2
則P阱-基底間的結(jié)表面積為10400μm2，源-漏間的電容和P阱-N基底間的結(jié)電容之和的總阱電容C變?yōu)?00fC。
在以上的條件下，晶體管工作期間的基底偏壓可用下式表示。
Vsub＝-2+Isub·R·e-(t/RC)在這種情況下，從上述條件可知，Isub·R＝2V。這樣一來，時間常數(shù)RC將約為6nsec，故比如說讀出放大器的動作時間達(dá)到非常之高速的10nsec的情況下，基底偏壓在讀出放大器的動作時間內(nèi)大體上變?yōu)?V(＝-2+Isub·R)，故也是極其有效的。
因而，要求高速的電路適合于作成基底偏壓自調(diào)整形電路。例如，如上述實(shí)施例1所述那樣，DRAM的讀出放大器(SA)、讀出放大器(RA)、行譯碼器、列譯碼器等就適合采用這種電路。此外，也可用于使之產(chǎn)生小電壓的標(biāo)準(zhǔn)電壓產(chǎn)生電路。
再者，在上述實(shí)施例中，把晶體管作成了MIS晶體管，但不言而喻，本發(fā)明也可以用到用氮化氧化膜形成柵極絕緣膜的器件中去。就是說，本發(fā)明可以用于所有的MIS晶體管。此外，特別是在CMOS電路等之中，在耐鎖定性會成為問題的情況下最好采用n溝晶體管，但由于電源電壓低等理由使耐鎖定性不成為問題的情況下也可以采用P溝晶體管。還有，比如如后述的實(shí)施例那樣，通過形成可得到耐鎖定性的構(gòu)成的辦法，不管是n溝還是P溝晶體管，本發(fā)明的基底偏壓自調(diào)整型晶體管的構(gòu)造都可用到各種晶體管中去。
實(shí)施例2
下邊以圖7為依據(jù)對實(shí)施例2進(jìn)行說明。
圖7概略性地給出了實(shí)施例2所涉及的半導(dǎo)體裝置DRAM的構(gòu)成。如該圖所示，在本實(shí)施例中，對于屬于基底偏壓固定型集成電路的單元陣列1，配備設(shè)置有多個基底偏壓自調(diào)整型集成電路形式的讀出放大器2A、行譯碼器2B、列譯碼器2C、…等等。而且，在各電路2A、2B、2C，…中的MIS晶體管(沒有畫出)的基底部分和基底偏壓產(chǎn)生電路3之間的通路5A、5B、5C、…上，分別設(shè)有電阻4A、4B、4C，…。
一般說來，在讀出放大器2A、行譯碼器2B、列譯碼器2C中，在各自消耗的電流IcA、IcB、IcC中存在著IcA＞＞IcB、IcA＞＞IcC(IcB、IcC大體上相等)的關(guān)系，比如，讀出放大器2A的消耗電流IcA為20mA左右時，行譯碼器2B的消耗電流IcB和列譯碼器2C的消耗電流IcC約為1mA。設(shè)在各集成電路中工作期間流過的平均基底電流分別為IsubmA、IsubmB和IsubmC時，在這些平均基底電流之間也存在IsubmA＞＞IsubmB，IsubmA＞＞IsubmC的關(guān)系。以此電流值為依據(jù)，上述各個電阻4A、4B、4C的電阻Rn(n＝A、B、C，…)分別相應(yīng)于其種類預(yù)先設(shè)定為大于(0.1/Isub)的值。這樣一來，使基底偏壓至少變淺0.1V以上，從而實(shí)現(xiàn)功耗降低和動作高速化。
此外，在DRAM的工作中，通常依照行譯碼器、讀出放大器、列譯碼器的順序使之工作，而不使所有三者同時工作。因而，通過給互相絕緣隔離的各電路部件分別配置電阻的辦法，可以分別控制各電路部件的工作，以此，可以確保進(jìn)一步地降低功耗和動作的高速性。
實(shí)施例3下邊，以圖8為依據(jù)對實(shí)施例3進(jìn)行說明。圖8給出了實(shí)施例3的半導(dǎo)體裝置的構(gòu)成，其基本構(gòu)造與上述實(shí)施例1中示于圖1的半導(dǎo)體裝置的結(jié)構(gòu)大體上相同。在本實(shí)施例中，在基底偏壓自調(diào)整型集成電路2的MIS晶體管20a、20b，…的基底部分與基底偏壓產(chǎn)生電路3之間的布線5上，設(shè)有作為電阻的常開式的晶體管4a。就是說，常開型的晶體管柵極上經(jīng)常加有與電源電壓相當(dāng)?shù)钠珘?。通過加長柵極長度或把柵極寬度做窄的辦法，使電阻即漏極電壓與漏極電流之比Vd/Id變大，起到電阻的作用。這樣，就可省掉另外淀積高阻物質(zhì)的工序。
此外，在上述實(shí)施例3中，把單個的常開晶體管設(shè)置為電阻，但本發(fā)明并不限定于此，不用說，也可以把多個常開型晶體管串聯(lián)并聯(lián)地設(shè)于布線之中。通過配置多個常開型晶體管的辦法，可以根據(jù)各集成電路的功能進(jìn)行各種各樣的設(shè)定。
實(shí)施例4在上述實(shí)施例1-3中，我們進(jìn)了把基底偏壓自調(diào)整型MIS晶體管主要應(yīng)用于電路部件中去的情況。如果基底電位在晶體管正在接通的時候可以相應(yīng)于基底電流而變化的話，則還可以得到更出色的特性。圖9模式性地給出了基底偏壓自調(diào)整型MIS晶體管20的斷面圖，這種晶體管的結(jié)構(gòu)是使基底偏壓個別地變化。在該圖中，21是半導(dǎo)體基底，23是柵極氧化膜，24是源極，25是漏極，26是LO-COS膜。在半導(dǎo)體基底上經(jīng)由具有阻值Rext的電阻4加有基底偏壓Vbb，且在有電流流過時在電阻兩端產(chǎn)生Isub·Rext的電位差，由此使基底偏壓Vsub變得比備用時還淺。
圖10、圖11給出了在比較慢地進(jìn)行掃描以使得基底電位Vsub能跟得上基底電流時(～1V/S)，電流-電壓特性和跨導(dǎo)與飽和電流特性對電阻阻值的依賴性。在圖10和圖11中，各條特性曲線向著圖中箭頭的方向順序給出了電阻的阻值Rext為0、0.5、1、1.5，和2MΩ的特性曲線，其中阻值Rext為0Ω時的特性曲線給出的是現(xiàn)有技術(shù)的基底偏壓固定型MIS晶體管的特性。在圖10中，左側(cè)的表示漏極電流Id的縱向刻度由Log刻度和直線刻度兩者組成，這是為了使基底偏壓固定型MIS晶體管和基底偏壓自調(diào)整型MIS晶體管的漏極電流之間的不同更為明顯而用的表示方法。如圖11所示，對于現(xiàn)有技術(shù)的基底偏壓固定型MIS晶體管的構(gòu)造，在維持閾值電壓和小于閾值電壓的亞閾值特性原狀不變的情況下加上漏極電流，最大跨導(dǎo)提高到Gmmax。比如，在電阻的阻值為2MΩ的晶體管中，與阻值為0Ω的晶體管(即基底偏壓固定型晶體管)相比，漏電流約為1mA(Vg＞1V時)，Gmmax提高了約50%(參見圖10)。這種情況在薄膜SOI等中也曾見到過，叫做扭結(jié)(Kink)效應(yīng)，人們都知道這是不能簡單地進(jìn)行控制的，但在基底偏壓自調(diào)整型MIS晶體管中，則可用高阻層的電阻住意地控制電流的增加狀況(參見圖11)。在基底電位Vsub變化的時間常數(shù)RC比實(shí)際電路動作中的MIS晶體管接通所需要的時間(通常為50～500pS)變得還要小時，可以把基底偏壓自調(diào)整型MIS晶體管的構(gòu)造完全獨(dú)立應(yīng)用一個MIS晶體管中去。特別是在CMOS電路中，MIS晶體管經(jīng)常被用在這個最大跨導(dǎo)Gmmax附近，由于Gmmax已被提高，故可以求得電路性能進(jìn)一步的改善。
接下來，對用于把電阻組裝到晶體管內(nèi)部去的例子進(jìn)行說明。圖12給出了其構(gòu)造例。在該圖中，在半導(dǎo)體基底21上介以氧化膜23形成了柵極22。在半導(dǎo)體基底21的表面區(qū)域中位于柵極22側(cè)面的區(qū)域用高濃度摻入雜質(zhì)以形成源24和漏25。而26是用于把MIS晶體管的激活區(qū)與其他區(qū)域分隔開來的LOCOS膜。這樣，就在半導(dǎo)體基底21的縱向深處形成了由高阻薄膜組成的高阻層27。該高阻層27設(shè)于基底之內(nèi)，至少把一個MIS晶體管20的基底部分包圍起來。
高阻層27例如和基底為同一導(dǎo)電類型，但若用大體上近乎本征半導(dǎo)體的半導(dǎo)體來形成，則可比較簡單。這樣，借助于在半導(dǎo)體內(nèi)埋進(jìn)高阻層27以構(gòu)成電阻并使高阻層把MIS晶體包圍起來的辦法，可以形成電阻而幾乎不改變集成電路的實(shí)際面積。這是此種方法的長處。此外，基底電位變化的區(qū)域(活性阱區(qū)域)比較小，由于該處的寄生電容也變小，故時間常數(shù)可抑制為很小。但是，該高阻層27即便不形成如上述實(shí)施例4那樣的把每一MIS晶體管包圍起來的結(jié)構(gòu)，而是使之把指定的每一電路部件或集成電路全體包圍起來，在實(shí)施例1-3中也是有效的。
實(shí)施例5下邊，依據(jù)圖13和圖14(a)～(e)對實(shí)施例5進(jìn)行說明。在本實(shí)施例中，說明用于降低活性阱的寄生電容的構(gòu)造。圖13給出了使高阻層靠近源·漏區(qū)形成的基底偏壓自調(diào)型n溝MIS晶體管的構(gòu)造。圖14(a)-(e)的斷面圖給出了把基底偏壓自調(diào)整型構(gòu)造應(yīng)用于n溝晶體管和p溝晶體管時，制造工序中基底構(gòu)造的變化。
如圖13所示，MIS晶體管的基本構(gòu)造與示于圖12的實(shí)施例4的構(gòu)造一樣，每個晶體管均構(gòu)成為各自使基底偏壓自調(diào)整式地變化。本實(shí)施例與實(shí)施例4的不同僅在于，高阻層27形成在深度方向上跨越比LOCOS膜26還淺的部位以及從該部位向下深到指定距離的部位，而在平行于基底平面的平面內(nèi)則跨越在各個基底偏壓自調(diào)整型MIS晶體管之間。這樣，基底偏壓產(chǎn)生電路就連接到LOCOS膜26和26之間的高濃度P區(qū)38上。就是說，如圖箭頭所示，基底電流Isub大致上沿柵極22下邊的活性p阱區(qū)30-高阻層27-p阱32-高濃度p區(qū)38的順序流動而經(jīng)過該高阻層27，使之形成為在工作時使基底偏壓變淺的結(jié)構(gòu)。此外，34是p型穿通阻止器。
接下來，依據(jù)圖14(a)-(e)說明具有圖13的構(gòu)造的基底偏壓自調(diào)整型MIS晶體管的制作工序。
首先，準(zhǔn)備由本征半導(dǎo)體組成的高阻基底(參見圖14(a))。把該高阻基底表面附近的區(qū)域分成兩個區(qū)域，并分別注入n型和p型雜質(zhì)離子，再用其后的雜質(zhì)擴(kuò)散形成活性n阱29和活性p阱30。此外，從高阻基底的背面注入p型雜質(zhì)和n型雜質(zhì)的離子，再用其后的雜質(zhì)擴(kuò)散，分別在位于活性n阱29下方的區(qū)域形成n阱31，在位于活性p阱30下方的區(qū)域形成p阱32。此外，在進(jìn)行了從表面的離子注入和從背面的離子注入之后，用熱處理進(jìn)行雜質(zhì)擴(kuò)散，使得在各活性阱29、30和各阱31、32之間留下以大體上維持為本征半導(dǎo)體的材料構(gòu)成的高阻層27。(參見圖14(b))。只是，在進(jìn)行這種雜質(zhì)擴(kuò)散處理時，由于雜質(zhì)將一直擴(kuò)散到高阻層27，故在活性n阱29和n阱31之間的高阻層27上含有微量的n型雜質(zhì)，在活性p阱30和p阱32之間的高阻層27上將含有微量p型雜質(zhì)。
接著，從活性n阱29的上方進(jìn)行高濃度n型雜質(zhì)的離子注入，從活性p阱30的上方進(jìn)行高濃度p型雜質(zhì)離子的注入，然后分別在活性n阱29的正上方形成n型穿通阻止器33，在活性p阱的正上方形成p型穿通阻止器34。另外，在各活性阱29、30的界面附近，使各活性阱的雜質(zhì)濃度變濃以形成用于器件隔離的n型溝道阻止器35和用于器件隔離的p型溝道阻止器36(參見圖14(c))。接著，在活性n阱29-活性p阱30的界面附近形成深達(dá)高阻層27的LOCOS膜26(參見圖14(d))。
然后，在整個基底表面上形成柵極氧化膜23，再形成柵極22、漏25、源24，并分別在活性n阱29上形成PMOS晶體管，在活性p阱30上形成NMOS晶體管。這時，在形成NMOS晶體管的源和漏的同時形成了高濃度n區(qū)37，用于和PMOS用的升壓器(Booster)進(jìn)行接觸。在形成PMOS晶體管的源和漏的同時形成了高濃度p區(qū)38，用于和NMOS晶體管用的基底偏壓(Vbb)產(chǎn)生電路進(jìn)行接觸。
通過采用以上的構(gòu)成，在本實(shí)施例中，除了可得到與上述實(shí)施例同樣的效果外，還可得到如下的效果。首先，由于高阻層27靠近源·漏區(qū)，故占活性阱區(qū)域29、30的寄生電容中大部分的源·漏的底部和基底之間的電容因存在高阻層而減小到可以忽視的程度，故活性阱區(qū)域29、30的寄生電容大幅度地減小。
再有，在基底偏壓自調(diào)整型集成電路中，不必把所有的MIS晶體管都構(gòu)成為基底偏壓自調(diào)整型晶體管，也可以部分地包括基底偏壓固定型的晶體管。
實(shí)施例6以下，依據(jù)圖15和圖16對實(shí)施例6進(jìn)行說明。圖15給出了實(shí)施例6涉及的基底偏壓自調(diào)整型NMOS晶體管的構(gòu)造。在源24/漏25和高阻層27之間形成了由硅氧化膜組成的隔離層40。此外，在p阱32中，在高阻層27的正下方、位于兩個LOCOS膜26、26之間的區(qū)域上形成了由注入高濃度的p型雜質(zhì)而構(gòu)成的高濃度p區(qū)38，再從其上邊穿過基底表面形成由鋁合金構(gòu)成的電極42。其他的構(gòu)造與示于上述實(shí)施例的構(gòu)造大體上相同。
圖16給出了實(shí)施例涉及的基底偏壓自調(diào)整型NMOS晶體管的另外一種構(gòu)造例。在該例中，在活性p阱30和p阱32之間形成一層薄的高阻層27。再在p阱32、高阻層27和源24這三部分的界面以及p阱32、高阻層27和漏25這三部分的界面上形成由硅氧化膜構(gòu)成的隔離層40、40。
在上述圖15或圖16中，例如在柵極形成后，用注入氧離子等方法，至少在源·漏的靠近溝道一側(cè)的拐角部分上(或在源·漏的底部上也)形成隔離層40。由此可以降低活性阱區(qū)域30的寄生電容，同時抑制源·漏之間的穿通。這是一種對微細(xì)化有效的構(gòu)造。另外，由于各阱的電位和現(xiàn)有技術(shù)一樣被固定為固定電位，故即使把P溝型n溝型雙方的MOS晶體管構(gòu)成為基底偏壓變化型而CMOS化，也可以發(fā)揮不會降低耐鎖定性的顯著效果。
特別是在圖15的結(jié)構(gòu)中，為了謀求改善器件間的隔離耐壓，可省掉溝道阻止器。
實(shí)施例7下邊對實(shí)施例7進(jìn)行說明。
在實(shí)施例1-6中，利用基底電流直接使基底電位發(fā)生變化，但在基底偏壓自調(diào)整型MIS晶體管中，利用附加上一種通過連接到間接地使基底電位變化的電路的構(gòu)造，也可以得到同樣的效果。但這時要增加新電路。此外，通過發(fā)展這種想法并監(jiān)測基底電流，可以進(jìn)行各種各樣的控制。
例如，如圖17所示，可用電壓監(jiān)測器50推算裝有基底偏壓自調(diào)整型MIS晶體管20a、20b、…的電路部件2的基底電流，并根據(jù)利用了這一推算值的電源電壓控制電路60來控制電路部件2的工作。比如，對于基底電流已變成低于某一設(shè)定值的電路部件，可以先使該電路部件變成備用模式，然后用降低該電路部件的電源電壓或把電源置成非接通狀態(tài)的辦法來降低功耗。
實(shí)施例8下邊，參照圖18(a)～(b)對SOI晶體管作為基底偏壓自調(diào)整型晶體管的實(shí)施例8進(jìn)行說明。
在上述實(shí)施例5、6中，高阻層是用大體上近于本征的半導(dǎo)體材料形成的，但在本實(shí)施例中，用使多個晶體缺陷生長在SOI晶體管的氧化膜上的辦法，使氧化膜變成高阻層。
首先，如圖18(a)所示，準(zhǔn)備SOI基底50。該SOI基底50是通過先在p型半導(dǎo)體基底51上形成絕緣體的硅氧化膜52、再在硅氧化膜52上形成單晶硅薄膜的p阱53而構(gòu)成的。接著，如圖18(b)所示，在p阱53的一部分上形成用于區(qū)劃活性區(qū)的LOCOS膜54。接下來，如圖18(c)所示，在SOI基底50的部分活性區(qū)上形成具有狹縫的光刻膠掩模70、并向位于該狹縫處的硅氧化膜52內(nèi)注入Si+離子。由于這種Si+離子的注入而在硅氧化膜的內(nèi)部將產(chǎn)生許多晶體缺陷，一部分絕緣體硅氧化膜52變成為高阻層55a、55b。然后，如圖18(d)所示，形成柵極氧化膜56、柵極電極57、源58和漏59。這樣，源58和漏59之間的p阱部分是活性阱60，而接有來自基底偏壓產(chǎn)生電路的布線的p阱部分是接觸電極區(qū)域61。
在示于圖18(d)的構(gòu)造中，除可以得到作為SOI型晶體管的特征的高遷移率、低亞閾值參數(shù)等優(yōu)點(diǎn)之外，還可以抑制由作為SOI晶體管的缺點(diǎn)的基底浮游效應(yīng)引起的扭結(jié)現(xiàn)象的產(chǎn)生。因而顯著而有效地利用了基底偏壓自調(diào)整型晶體管的優(yōu)點(diǎn)。
此外，也可不用p型半導(dǎo)體基底而用n型半導(dǎo)體基底，接觸電極區(qū)61也可以是n+型區(qū)域。在上述實(shí)施例示于圖18(d)的工序中，把接觸電極區(qū)域61下邊的硅氧化膜也制成為高阻層55b，但將此接觸電極區(qū)域61直接接到p型半導(dǎo)體基底51下也行。
圖19給出了部分耗盡型SOI晶體管為基底偏壓自調(diào)整型晶體管時的構(gòu)造。示于該圖的SOI晶體管的基本構(gòu)造和示于上述圖18(d)的構(gòu)造大體上相同。但在本例中，硅氧化膜全部都變成了高阻層55，而源58和漏59與高阻層55一點(diǎn)都不相連。其他的構(gòu)造與示于上述圖18(d)的構(gòu)造相同。
就是說，在示于上述圖18(c)的工序中，由于假想為完全耗盡型SOI晶體管，故應(yīng)當(dāng)防止通過高阻層55a產(chǎn)生穿通。但是，在部分耗盡型SOI晶體管的情況下，由于源58及漏59和內(nèi)部氧化膜并不相連，沒有必要擔(dān)心這種穿通。即，即便是把示于圖18(d)的硅氧化膜52的全部區(qū)域都做成高阻層55，也不會產(chǎn)生穿通。因此也可以用n型半導(dǎo)體基底代替p型半導(dǎo)體基底。
實(shí)施例9以下，參照圖20和圖21對實(shí)施例9進(jìn)行說明。
在上述實(shí)施例8中，在示于圖18(c)的工序里，在硅氧化膜52的內(nèi)部形成高阻層55a之際，應(yīng)當(dāng)向比源58和漏59之間的距離還窄的區(qū)域進(jìn)行離子注入并在成為用于離子注入掩模的光刻膠掩模70上形成比柵極長度還短的狹縫。但是，通常柵極電極多由可用能穩(wěn)定形成步距(step)的最小尺寸(設(shè)計(jì)規(guī)則)來形成，所在，在上述情況下難以穩(wěn)定地形成光刻膠掩膜70。于是，在本實(shí)施例中，對穩(wěn)定地形成光刻膠掩模的方法進(jìn)行說明。
在示于圖20的例子中，在上述實(shí)施例的圖18(c)的工序里，用于向硅氧化膜52的內(nèi)部進(jìn)行Si+離子注入的光刻膠掩模71由具有用于形成柵極電極的掩模的負(fù)片圖形的負(fù)光刻膠掩模71a和其開口部的側(cè)壁71b構(gòu)成。因而，其優(yōu)點(diǎn)是可以用和柵極電極相同的設(shè)計(jì)規(guī)則形成，且可以穩(wěn)定地形成用于離子注入的掩模。
在示于圖21的例子中，不加改變地使用具有用于形成柵極電極掩模的負(fù)片圖形的負(fù)光刻膠掩模72，并使其位置偏移以使用斜向離子注入法。但是，在負(fù)光刻膠掩模72的厚度Hres、負(fù)光刻膠掩模72的狹縫間隔Sres、高阻層55a的幅度Lr、圖形的最小可曝光尺寸Smin、最小柵極長度Lgmin和斜向注入傾角θ之間有著下述關(guān)系Sres(＝Lr×tanθ)≥Smin(Smin大體上與Lgmin相等)用這種方法，利用陰影效應(yīng)，可以在所希望的位置上形成比柵極長度還短的高阻層55a。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括具有基底部分、柵極、源和漏的第1MIS晶體管；用于產(chǎn)生加于上述第1MIS晶體管的基底部分的基底偏壓的基底偏壓產(chǎn)生電路；設(shè)置于上述第1MIS晶體管的基底部分和基底偏壓產(chǎn)生電路之間且在第1MIS晶體管工作和非工作時兩端電位變化的電阻，其中，上述第1MIS晶體管在工作時和非工作時自調(diào)整式地改變基底偏壓。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征是還包括第2MIS晶體管，該第2MIS晶體管具有基底部分、柵極、源極和漏極，上述基底部分經(jīng)由非電阻性布線連接到上述基底偏壓產(chǎn)生電路上去且基底偏壓在工作時和非工作時均固定。
3.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征是設(shè)有多個上述第1MIS晶體管，且上述各第1MIS晶體管的基底部分經(jīng)由公共電阻連接到上述基底偏壓產(chǎn)生電路上去。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征是具有由多個第1MIS晶體管構(gòu)成的第1集成電路。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征是上述第1集成電路是讀出放大器(SA)、讀出放大器(RA)、行譯碼器、列譯碼器等高速電路。
6.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征是具備由多個上述第2MIS晶體管構(gòu)成的第2集成電路。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征是所述半導(dǎo)體裝置是半導(dǎo)體存儲裝置;上述第1集成電路是半導(dǎo)體存儲裝置的外圍電路;上述第2集成電路是半導(dǎo)體存儲裝置的存儲單元陣列。
8.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征是配置有多個上述第1集成電路;相應(yīng)于上述各第1集成電路的種類預(yù)先分別設(shè)定與上述各第1集成電路的上述第1MIS晶體管的基底部分相連的上述電阻。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其特征是設(shè)上述第1集成電路在工作期間流過的平均基底電流為Isubm，則上述電阻的阻值預(yù)設(shè)為大于0.1/Isubm。
10.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征是上述電阻設(shè)置在把上述基底偏壓產(chǎn)生電路和上述第1MIS晶體管連接起來的布線之中。
11.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征是上述電阻是一個高阻層，該高阻層埋設(shè)于半導(dǎo)體基底之內(nèi)，并設(shè)于除至少一個上述基底偏壓自調(diào)整型MIS晶體管的至少源·漏之外的活性區(qū)和基底主體部分之間。
12.如權(quán)利要求11所述的半導(dǎo)體裝置，其特征是至少在上述第1MIS晶體管的源·漏中的溝道一側(cè)的拐角部分和高阻層之間形成由絕緣體構(gòu)成的隔離層。
13.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征是上述高阻層和基底導(dǎo)電類型相同、但具有大體上近于本征半導(dǎo)體的特性。
14.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征是上述電阻由至少一個常開晶體管構(gòu)成。
15.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征是上述電阻分別配置于每一個第1MIS晶體管上。
16.如權(quán)利要求11所述的半導(dǎo)體裝置，其特征是上述半導(dǎo)體基底是在絕緣體上形成硅膜而構(gòu)成的SOI(Silicon on Insulator)基底;上述第1MIS晶體管形成于上述硅膜上;上述高阻層是向位于SOI基板中第1MIS晶體管的溝道區(qū)域下邊的區(qū)域?qū)攵鄶?shù)個晶體缺陷而形成的。
17.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征是上述高阻層形成于比第1MIS晶體管的源漏間距離還狹窄的區(qū)域內(nèi)。
18.如權(quán)利要求16或17所述的半導(dǎo)體裝置，其特征是把上述第1MIS晶體管和基底偏壓產(chǎn)生電路連接起來的布線的接觸電極區(qū)形成于上述硅膜的一部分上;上述絕緣體在上述接觸電極區(qū)域下方的那部分也導(dǎo)入多個晶體缺陷而形成上述高阻層。
19.如權(quán)利要求16、17或18所述的半導(dǎo)體裝置，其特征是通過向絕緣體內(nèi)注入離子而形成上述高阻層內(nèi)的多個單晶缺陷。
20.一種半導(dǎo)體裝置的工作方法，該半導(dǎo)體裝置具有包括基底部分、柵極、源極和漏極的MIS晶體管，該工作方法包括產(chǎn)生恒定的電壓;把上述恒定的電壓經(jīng)高阻抗的通路加到上述MIS晶體管的基底上去。
21.一種半導(dǎo)體裝置的工作方法，該半導(dǎo)體裝置包括具有基底部分、柵極、源極和漏極的MIS晶體管;產(chǎn)生加于上述MIS晶體管基底部分的基底偏壓的基底偏壓產(chǎn)生電路;設(shè)置于上述MIS晶體管的基底部分和基底偏壓產(chǎn)生電路之間、且其兩端電壓在MIS晶體管工作和非工作時發(fā)生變化的電阻;所述工作方法包括用上述電阻兩端的電位差推算基底電流值，判斷上述MIS晶體管是否處于工作狀態(tài)。
22.如權(quán)利要求21所述的半導(dǎo)體裝置的工作方法，其特征是所述半導(dǎo)體裝置還具有由多個上述MIS晶體管構(gòu)成的電路部件;當(dāng)含有上述MIS晶體管的電路部件的基底電流推算值低于指定值時，就進(jìn)行控制使該電路部件的電源電壓降低，或使該電路部件和電源之間形成非連接狀態(tài)。
23.一種半導(dǎo)體裝置的制造方法，其中所述半導(dǎo)體裝置具有權(quán)利要求17的構(gòu)成，所述制造方法至少具有下列工序形成光刻膠掩模，所述掩模具有用于形成上述第1MIS晶體管的柵極電極的掩模的負(fù)片圖形;在上述光刻膠掩模的狹縫上形成由光刻膠構(gòu)成的側(cè)壁;以上述光刻膠掩模和側(cè)壁為掩模進(jìn)行離子注入、并在絕緣膜內(nèi)生成晶體缺陷。
24.一種半導(dǎo)體裝置的制造方法，其中的半導(dǎo)體裝置具有權(quán)利要求17的結(jié)構(gòu)，所述制造方法至少包括下列工序形成光刻膠掩模，所述掩模具有用于形成上述第1MIS晶體管的柵極電極的掩模的負(fù)片圖形;從上述光刻膠掩模的斜上方進(jìn)行離子注入、以在絕緣膜內(nèi)生成晶體缺陷。
全文摘要
一種半導(dǎo)體裝置包括具有基底部分、柵極、源極和漏極的MIS晶體管；產(chǎn)生加于MIS晶體管基底部分的偏壓的基底偏壓產(chǎn)生電路；設(shè)置于MIS晶體管的基底部分和基底偏壓產(chǎn)生電路之間、且兩端電位在MIS晶體管工作和非工作時發(fā)生變化的電阻。MIS晶體管的基底偏壓在工作時變淺，而非工作時變深，以自調(diào)整形式發(fā)生變化。因而，在工作時閾值降低、動作高速，而在非工作時，基底偏壓變深而降低截止電流。可構(gòu)成高速且功耗低的半導(dǎo)體裝置。
文檔編號H01L27/108GK1111401SQ9411839
公開日1995年11月8日 申請日期1994年11月14日 優(yōu)先權(quán)日1993年11月15日
發(fā)明者平瀨順?biāo)? 赤松寬范, 赤松晉, 堀隆 申請人:松下電器產(chǎn)業(yè)株式會社