專利名稱：隔層快速單元工藝的制作方法
技術領域：
本發(fā)明涉及制造半導體電子器件工藝。更具體地，本發(fā)明涉及采用隔層技術制作快速EPROM(可擦除可編程只讀存儲器)存儲器單元的工藝。
與本發(fā)明相關的背景技術有時稱作快速器件的非易性電子編程與可擦除的存儲器件在先有技術的各種操作中已有說明。其中稱作EPROM的部分通常包括兩個串聯的N溝道金屬氧化物半導體晶體管，其中的晶體管之一具有一個浮動的并夾在柵極與溝道之間的附加控制柵極。該柵極用于存儲確定該EPROM狀態(tài)的正或負電荷。另一個晶體管用于選擇的目的。該浮動柵的充電是通過將電子Fowler-Nordheim隧道貫穿出或入該浮動柵而完成的。先有技術中報導的溝道與浮動柵極之間的氧化層厚約為100。這些傳統的快速器件要求高電壓，編程慢，并且由于在浮動柵與控制柵之間所需的大電容藕合而占用大的空間。
Intel的快速專利教導了另一種快速器件，它采用帶有一個插入該器件的控制柵極與溝道之間的浮動柵極的一個單一的N-MOS(N溝道金屬氧化物半導體)晶體管。這種快速單元的氧化物厚度也是100左右。通過注入該晶體管的源極與漏極之間的電荷在遷移期間在溝道中所生成的高能電子，而將負電荷存儲進該浮動柵極。這對控制柵的電壓要求很低，但卻要求較大的源極到漏極電流。負電荷的擦除或消除完全與EEPROM(電子擦除可編程只讀存儲器)單元一樣，但這必須在控制下進行以防止過度擦除該單元，這在該浮動柵上保留了正電荷，從而使晶體管永遠保持“導通”而喪失單元選擇性。這種快速單元小于EEPROM單元并只需較低的編程電壓，但卻存在過度擦除與大電流需求的缺點。這種快速單元的大電流需求使之不適于用蓄電池作為其電源。這種快速單元的進一步復雜化來自對擦除電壓Vl的控制。由于對存儲器中所有單元都必須避免過度擦除，被擦除單元的Vl的下限不能小于0.5V。由于所有單元并不以相同方式擦除，存儲器中可能存在Vl高達3.0伏的單元。3.0伏的Vl導致不可能用3.0伏作為柵極的控制電壓來操作該單元。
本發(fā)明的目的因此，本發(fā)明提供了一種采用一個浮動多晶體硅隔層作為一個存儲元件的一種快速單元。
本發(fā)明的技術方案最好采用一個氮化硅層作為單元位線與浮動存儲元件之間的藕合介質。單元的位線是通過在場氧化物中形成的溝道中填充摻雜多晶體硅，然后去掉單元區(qū)中的場氧化物而構成的。由于與先有技術中用于將浮動柵藕合在控制元件上的二氧化硅層相比具有較高的介電常數，氮化硅絕緣層在位線與浮動存儲元件之間具有良好的藕合特性。
存儲元件構成一個與控制晶體管串聯的浮動晶體管。控制晶體管的柵極由一個厚的氧化物層與存儲元件隔開。與先有技術(Intel專利)利用一個硅氮化物/氧化物層來增強藕合相反，這一層減小浮動柵極與控制柵極之間的藕合。控制柵極與浮動柵極之間的低藕合以浮動柵極上的非常少量的負電荷來保持該浮動柵極晶體管“斷開”，從而使本發(fā)明的快速單元借助于漏極與位線上的低電壓需求進行快速編程。
擦除操作是由在該浮動柵存儲元件上生成的薄氧化物實現的。為了生長這一氧化物薄層，要將浮動柵側的一小部分氮化硅去除，然后再生長該薄氧化物層。由于在控制柵上施加一個高電壓而同時將其它電極接地，在浮動柵中俘獲的電子將隧穿這一薄氧化物層。最好從該浮動柵上隧穿剩余的電子而使其保持為正電荷。
本發(fā)明的有益效果與先有技術(Intel專利)相反，本發(fā)明示教的是沒有稱作過度擦除的情況。該單元的控制柵與漏極是不連接在一起的。在所有編程操作期間，將控制柵與漏極連接在數量級約為10-12V的高電壓上。在讀操作中，將漏極藕合到2V左右的低電壓上。位線電壓可以是零或2V。將位線連接到零伏可降低藕合在浮動柵上的電壓，并因此降低浮動柵上的負電壓需求，從而甚至進一步保持該單元斷開。注意這會使單元的設計復雜化。
附圖的簡要說明

圖1示出根據本發(fā)明制造的一個單元的剖視圖。
圖2示出根據本發(fā)明制造的一個存儲器陣列的一部分的幾何配置。
圖3至圖11示出了圖1的半導體器件經過實現本發(fā)明的工藝步驟的各個階段后的剖視圖。
表1描繪用于構成根據本發(fā)明的一個快速EPROM單元的制造工藝。
本發(fā)明的最佳實施例本發(fā)明最好用于CMOS(互補金屬氧化物半導體)工藝并將對此描述。然而，對于本技術領域的普通技術人員而言，本發(fā)明的基本特征顯然也能同樣良好地應用在NMOS或PMOS(P溝道金屬氧化物半導體)工藝上。此外，可以理解本發(fā)明亦能應用在EPOM技術上。
單元結構圖1中示出了最佳實施例的單元。該單元是在一塊P型半導體襯底30上構成的。該單元包括控制晶體管的一個漏極34，一個源極32，一條溝道40，以及該單元的浮動柵晶體管的一條溝道44。漏極34為位于所示單元右側的單元共用，而源極32則為位于所示單元左側的單元共用。浮動柵42通過絕緣體48電容藕合在位線46上。
浮動柵42與溝道44構成確定該單元狀態(tài)的浮動柵晶體管。存儲在該浮動柵中的負電荷切斷溝道44中的電流，這稱作該單元的“斷開”狀態(tài)。浮動柵上的正電荷保持該浮動柵晶體管導電，稱作該單元的“導通”狀態(tài)?？刂茤?8與溝道40構成用于選擇單元的控制晶體管。
絕緣氧化物層56形成在浮動柵42與控制柵38之間。這一氧化物層56的厚度最好大于1000，以降低浮動柵42與控制柵38之間的電容藕合，從而保證該控制晶體管與浮動柵晶體管的獨立操作。
最好通過在溝中填充多晶體硅構成位線46。多晶體硅填充物48凹下以便將氮化硅絕緣物58蝕刻掉一小部分。在浮動柵42上去掉氮化硅層的區(qū)域中生長厚度為120至200左右的一個薄氧化物層50。浮動柵42是由一個多晶硅隔層構成的。通過蝕刻淀積在由位線構成的一個臺階上的多晶硅層而構成的這一多晶硅隔層在其頂部將有一個尖角。這一尖角將增強薄氧化物層50中的電場，而協助減少所需要的擦除時間與擦除電壓。
圖2示出諸如圖1中所示的單元陣列的一部分的平面圖。由于存在著至少一個圖1中的元件，圖2中所示的那些元件將以字母后綴以區(qū)別各相似的元件。示出了十二個完整的單元及六個部分單元。本技術中的普通技術人員將能理解，漏極34X是在各個位線46X下方形成的，因而在圖2中看不見。從而，漏極的參照數字34X用虛線表示。
下面識別一個單元。一個源極32A通過一條溝道36X與其漏極34B互相藕合。藕合了一個控制柵36B來控制溝道36X的一部分40X。配置了一個浮動柵42I來控制該溝道44X的第二部分。通過把一個適當的電壓信號加在控制柵38A上，并根據該浮動柵42I是否已編程，溝道36X為從源極到漏極的電流提供一條通路。
單元操作參照圖1中所示的單元描述該單元的操作。本技術中的普通技術人員很容易理解，根據系統性能需求，這些電壓可與把用于一個單一單元的這些信號順序地或并行地加到一個或多個外加單元上。
單元編程為了編程一個單元，將一個數量級為10至12伏的電壓作用在該單元的漏極34和位線46上。位線46與浮動柵42是相對地強地互相電容藕合的。這些電極之間的電容藕合率最好在0.75左右。從而，把10至12V加在位線46與漏極34上，在浮動柵42上將出現8至9.6V電壓。同時，源極32接地而控制柵38則連接在1.5至2V電壓上。這一電壓為0.5至1V，它大于控制晶體管的閾值電壓。
在這些條件下，溝道40被反向而溝道44則被非常強地反向。由于浮動柵晶體管的閾值接近零且在浮動柵42上為一高電壓(8至9.6V)，這一點尤其如此。溝道40與44之間的間隙被柵極38與42的邊緣場弱反向。由于控制柵38上的高漏極與低柵極電壓，從源極32進入溝道40的電子在高電平電場控制下加速去往溝道44。溝道44與40之間的間隙中的電場尤其高。這是由于這一區(qū)域中的弱反向產生了少數攜帶電流的電子，并且由于來自源極32與漏極44的總電流是常量，在較高的電場中的電子移動得較快。其中一些快速移動的電子中便注入了具有較高電位的浮動柵中。隨著電子被注入到該浮動柵，其電位下降到溝道區(qū)44不能維持反向的電位點上。此時，電流下降到零而該單元的編程停止。由于編程的減慢是逐漸發(fā)生的，用戶無須等待溝道完全切斷，而在浮動柵42上的電壓下降至大約3至4V時便能停止編程操作。對于本技術中的普通技術人員將是顯而易見的，在位線46與漏極34的較高電位上，這一改變將在較短的時間內發(fā)生。隨著位線46與漏極34上的編程電壓的去除，浮動柵42上將俘獲大約3至4伏的負電荷，從而防止溝道44反向。
讀取一個單元為了讀取一個單元，源極32連接到地電位，漏極34(及用戶自由決定的位線46)連接到1至1.5V電壓，而將控制柵38連接到3至5V電壓?？刂茤?8與浮動柵42之間的電容藕合率非常小，在0.1至0.15的數量級上，最好是0.10。在這些條件下，藕合到浮動柵42上的總電壓將為1.1至1.95伏。在一個擦除的單元中，由于自然產生的過度擦除情況，浮動柵通常帶正電荷。對于單元的操作并不需要過度擦除，但在擦除周期中，它經常發(fā)生而且無需費力去防止它。在任何情況下，帶有溝道44的浮動柵晶體管的閾值不是零便是負，而隨著在適當的單元元件上施加適當的讀電壓，溝道44將被反向。由于在控制柵38上加有3至5V電壓，控制晶體管的溝道40也被反向。這導致電流從漏極34流向源極32。
在一個編程的單元中，存儲在浮動柵42上的負電荷超過來自控制柵38與位線46的電容藕合的正電荷，因此溝道44不能被反向，從而防止了電流從漏極34流向源極32。在一次讀操作中，可將位線46藕合到地，同時將漏極34連接到1至1.5V電壓。這便將浮動柵42上的藕合電荷的量減少到甚至更低的值，這意味著在編程過程中，該單元在浮動柵上需要甚至更少的負電荷，這說明用較低的漏極34與位線46電壓能得到甚至更快的編程。
擦除一個單元單元擦除操作是通過在其它電極為地電位的同時在控制柵38上施加一個電壓而完成的。所需求的電壓取決于擦除速度的需求，速度越快控制柵上要求的電壓就越高。對于本發(fā)明的單元而言，典型的擦除電壓為12至15V左右。在一個擦除周期中，在浮動柵42中俘獲的電荷隧道貫穿構成隧道的氧化物層50并離開浮動柵42，借此提高浮動柵42上的電位。
隨著浮動柵42上的電位升高，浮動柵電壓與控制柵電壓之差越來越小，從而減慢隧道貫穿過程。這意味著擦除一個未編程的單元不會損傷該單元，因為會更快地在浮動柵上建立一個正電壓，并且比編程一個單元更快地停止擦除。在這一操作中將擦除所有共用同一公共控制柵38的單元。這在先有技術中稱為一個段擦除操作，因為包含相當于一段數據的所有單元具有一個公共的控制柵。通過在希望保持編程的單元的位線與漏極上施加適當的電壓，便有可能進行有選擇的單元擦除操作。
用于結合CMOS工藝構成快速單元的最佳工藝本專利文件還公開了通過在諸如熟悉半導體先有技術的人員所知的傳統CMOS工藝上增加工藝步驟而制造本發(fā)明的快速單元的技術。表1中概述了最佳實施例的工藝，其中采用了通常在傳統的N-阱CMOS工藝中見到的許多工藝步驟。
通過N-阱工藝，擴散掩膜和適當蝕刻，以及場氧化對晶片進行過處理之后，采用一塊多晶硅位線掩膜在場氧化物中制造深溝。將這些溝一直蝕刻到硅襯底。然后進行砷注入以構成該單元的漏極，進而在復蓋場氧化物及所有溝的底面與側面的整個晶片上淀積一層數量級為300至500的薄氮化化硅層，將位線與單元的漏極絕緣。
可供選用的是采用埋置的觸點掩膜將位線連接在單元的漏極上。還可采取其它措施將兩者連在一起，例如金屬與觸點。然后在溝中填充多晶硅。通過用多晶硅復蓋晶片即可完成這一任務。該多晶硅層中摻雜有磷，并對其進行蝕刻以使溝中只留有多晶硅，借此將這些溝填滿到頂。在這一處理中還消除了復蓋晶片表面的氮化硅。
在工藝中的這一點上(表1中的步驟X)，在晶片上生長一個氧化物層以消耗溝中的一些多晶硅。氧化物層最好是1000。在這一氧化步驟之后，去除前面用來限定作用區(qū)的氮化硅，如先有技術中所知的。在步驟XI中利用一塊掩膜以有選擇地去除單元區(qū)中的場氧化物，這導致多晶硅填充的溝突出并由氮化硅復蓋它們的側面。
在單晶硅襯底上生長850的犧牲氧化物然后將其蝕刻掉。由于多晶硅是磷重摻雜的，大約2600的氧化物生長在多晶硅層的頂面上。蝕刻步驟之后，在溝中的多晶硅的頂部留下厚約1600的氧化物。適當地實現閾值調節(jié)之后，生長150的第一柵氧化物。在這一點上，溝中的多晶硅頂部的氧化物大約厚為1700且與氮化硅在同一水平上。
現在淀積一厚層多晶硅。然后掩膜多晶硅以在周邊中構成薄氧化物晶體管并在單元陣列中構成多晶硅隔層。用掩膜和砷注入而構成單元的源極。在下一步驟中，蝕刻掉多晶硅頂上的所有氧化物并在暴露的硅區(qū)中生長厚約350的一個氧化物層。這一氧化物層構成單元中的控制晶體管以及周邊中所有處理大于7伏電壓的晶體管的柵氧化物。圖10示出在工藝的這一點上兩個多晶硅層是如何互相相對地定位的。然后在熱磷酸中蝕刻氮化硅的暴露部分，并在多晶硅上生長厚約200的一個溝道氧化物層。
現在淀積第三多晶硅層并將其限定以構成單元的控制柵以及高電壓晶體管柵極。在限定了這一多晶硅之后，將空間中的暴露部分去除掉并與控制多晶硅層自對準，如先有技術中已知的。在自對準蝕刻中可能需要采用額外的掩膜以防止損壞用作該單元的源極的埋置的Nl。在這一步驟后面跟著氧化，它密封浮動多晶硅的側面以防止電荷瀉漏。其余的處理步驟與本技術中所周知的傳統CMOS工藝十分相似。
下面參照圖3至圖11對本發(fā)明的工藝進行更詳細的描述。采用一塊半導體晶片作為襯底。用任何已知的掩膜技術掩膜該晶片。
在下面的描述中，適當時，與表1中的所示的工藝單個步驟相關的正文的各節(jié)將以對應的羅馬數字開頭。
I.掩膜該晶片以形成大小與位置的N阱。這些N阱是通過光刻膠掩膜用注入要求劑量的N型摻雜物而構成的；II.施加一個氮化物層，對其進行掩膜處理以便有選擇地防止場氧化物的形成。用作溝道阻塞的場注入被用于晶片；III.在部分晶片上有選擇地生長6000的場氧化物層；IV.掩膜該場氧化物層并有選擇地去掉襯底的暴露部分；以及V.通過開口注入砷并在隨后的高溫步驟中退火以構成漏極，通過各開口構成兩個漏極。
圖3示出在工藝的這一階段的部分晶片的剖面。該單元是在只作為參照點畫出的兩條垂直線100與102之間構成的。在一塊P型襯底104上形成一個厚的場氧化物層106。通過場氧化物層106形成一個暴露襯底104的一部分的開口108。對最終形成為對兩個單元的漏極的一個區(qū)域110注入砷。
VI.如圖4中所示，在圖3的結構的表面上淀積一薄層氮化物(Si3N4)，其厚度最好是300；VII.接著用掩埋的觸點掩膜將多晶硅位線連接在擴散區(qū)；這一步驟也能用任何傳統技術在工藝中的后面階段用連接擴散區(qū)的金屬來替代；VIII.然后在該結構的表面上淀積一個第一多晶硅層，如圖5中所示。所淀積的第一多晶硅層應厚于3000，從而復蓋場氧化層106的表面。將第一多晶硅摻雜成導電的；IX.蝕刻第一多晶硅層從而再度暴露場氧化物106的表面，如圖6中所示，并形成一個填充的多晶硅區(qū)116；X.接著，生長一個厚為1000的氧化物層118，如圖7所示。氧化物層118的生長降低了所填充的多晶硅區(qū)116的高度；XI.對晶片進行掩膜，只暴露電路的單元區(qū)。通過蝕刻曝露的單晶襯底104與填充的多晶硅116去除場氧化物；XII.在襯底104與填充的多晶硅上生長犧牲氧化物。氧化物生長厚度在單晶硅上為850而在填充的多晶硅層116上則為2600；XlII.將晶片進行一次850氧化物蝕刻，去掉襯底104上的所有氧化物及填充的多晶硅層116上～950的氧化物層；XIV.進行注入以調節(jié)CMOS晶體管的閾值電壓；XV.接著生長一個厚度為122到150的第一柵極氧化物層。填充的多晶硅層116上的氧化物層118現在大約為1700，如圖8中所示(注意其中未示出Vt調節(jié)注入以免本發(fā)明被不必要的細節(jié)所沖淡)；XVI.淀積一個厚35000的第二多晶硅層，將其摻雜成導電的；XVII.用一個薄氧化物層晶體管掩膜來界定低電壓CMOS晶體管。用等離子蝕刻來形成CMOS晶體管的柵極以及沿氮化物層112側壁的多晶硅隔層124，如圖9中所示；XVIII.掩膜該電路并在源極區(qū)126中注入砷；XIX.用氧化物蝕刻從單元的溝道區(qū)中去掉氧化物。在最佳實施例中，該氧化物蝕刻為30秒50∶1 HF蝕刻。然后在這一結構上生長一個氧化物層，它包括在襯底上生成的厚為325的氧化物層128及在多晶硅隔層124上生長一個厚為900的氧化物層130，如圖10中所示；XX.用熱磷酸氮化物蝕刻去除填充的多晶硅116與氧化物層118的殘留部分上的氮化物層112的暴露部分；
XXI.在這一結構上生長隧道氧化物層，其在襯底上的厚度在50-70之間，從而該單元的柵極氧化物厚度大約為350。在多晶硅隔層124上形成大約為150-200的氧化物層，從而使浮動柵極(隔離結構)與控制柵極(尚未構成)之間的間隔大約為1000，如圖11中所示。注意在浮動柵極的垂直側壁上形成了一個薄氧化物層；XXII.在圖11的結構上形成一個第三多晶硅層；XXIII.掩膜第三多晶硅層；以及XXXIV.去掉掩膜。
該第三多晶硅層依隨浮動柵極的輪廓，從而它沿背離襯底104的曲面與該浮動柵極相隔大約1000。浮動柵極與控制柵極之間沿垂直側壁的短的重疊長度的間隔只有大約200。浮動柵極與控制柵極之間的重疊大約為700。在界定并蝕刻多晶硅3之后，用一自對準的掩膜來復蓋周邊以及單元的源極。利用該掩膜把浮動多晶硅42與位線46頂部蝕刻掉1000。然后采用非垂直多晶硅蝕刻從控制柵極之間去掉隔層42。在這一蝕刻中，從多晶硅填充的位線中蝕刻掉大約厚為3000的多晶硅，而在控制柵極之間的位線中保留大約厚為2000的多晶硅。
工藝中的其余步驟(XXXV至XXXXII)用于構成與該單元分離的電路部分。表1中列出的這些步驟為構成這些步驟的傳統步驟的代表，并且只是為了完整性而包含進去的。本技術中的普通技術人員能夠容易地開發(fā)構成這些所要求的結構與電路的其它步驟。
已相對于一個最佳實施例描述了本發(fā)明。將會容易地理解，厚度與特定的處理步驟能夠及將會根據任何特定的電路設計與工藝要求的精度需求而變化。只在閱讀了本公開之后才對本技術中的普通技術人員顯而易見的變形處于本發(fā)明及所附的權利要求書的精神與范圍之內。
表1I. N阱掩膜/處理/注入；II.擴散掩膜/氮化物蝕刻/場注入；III. 場氧化物層6000；IV.多晶硅位線掩膜/等離子體蝕刻；V. 砷注入/去掉光刻膠；VI.氮化物淀積；VII. 掩埋觸點掩膜(將多晶硅位線連接在擴散區(qū)上)；VIII. 多晶硅填充/多晶硅摻雜；IX.多晶硅蝕刻；X. 氧化物層1000；XI.場氧化物蝕刻掩膜；XII. 犧牲氧化物生長單晶硅上850，多晶硅上2600；XIII. 氧化物蝕刻850(總共去除氧化物層-950)；XIV. Vl調節(jié)注入；XV.柵極氧化物1為150(多晶硅上氧化物1700)；
XVI. 多晶硅2淀積3500/摻雜。XVII.薄氧化物晶體管掩膜+隔層構成；XVIII. 砷注入掩膜/砷注入；XIX. 氧化物蝕刻/生長柵極氧化物柵極氧化物(高電壓)300(多晶硅上900)。XX. 熱磷酸氮化物蝕刻；XXI. 隧道氧化物硅上70，多晶硅上200(柵極氧化物總厚度為350，多硅氧物總厚度為1000)；XXII.多晶硅3淀積/摻雜(多晶硅側)；XXIII. 多晶硅3掩膜；XXIV.多晶硅3去除自對準掩膜/多晶硅蝕刻；XXV. LDDPh.注入掩膜/Ph注入；XXVI.隔層氧化物淀積；XXVII. 隔層蝕刻；XXVIII. N＋S/D注入掩膜/砷注入；XXIX.P＋S/D注入掩膜/硼注入；XXX. S/D氧化；
XXXI. BPSG淀積；XXXII.觸點掩膜；XXXIII. 鈦噴鍍/Nitradization；XXXIV.金屬1淀積；XXXV. 金屬1掩膜/蝕刻；XXXVI.ILD淀積；XXXVII整平；XXXVIII. 通過掩膜/通過蝕刻；XXXlX.金屬2淀積；XXXX. 金屬2掩膜/蝕刻；XXXXI.形成保護膜；以及XXXXII. 墊片掩膜。
權利要求
1.一種非易失性存儲器單元，包括a.一塊平面襯底；b.藕合到該襯底上的一個浮動柵極，其中，該浮動柵極由被絕緣材料包圍的導電材料構成，進而，其中的浮動柵極具有沿一條軸長于沿其另一條軸的截面，該浮動柵極至少具有一個平行于基本上垂直于襯底的較長軸的一個表面，該浮動柵極在距襯底最遠的表面的一端具有一個尖端；以及c.一個控制柵極，該控制柵極與襯底藕合，從而使該浮動柵極位于該控制柵極與襯底之間，其中，該控制柵極由該絕緣材料與該浮動柵極隔開，使得該控制柵極只與距襯底最遠的一部分浮動柵極重疊，并且只與這一重疊區(qū)中的浮動柵極緊密地接近。
2.根據權利要求1所述的存儲器單元，其中，該單元是電可擦除的。
3.根據權利要求2所述的存儲器單元，其中，該單元是通過控制柵極與浮動柵極的尖端緊密接近處的絕緣材料擦除的。
4.根據權利要求1所述的存儲器單元，其中，該襯底是由單晶硅構成的。
5.根據權利要求1所述的存儲器單元，其中，該浮動柵極由摻雜的多晶硅構成。
6.根據權利要求1所述的存儲器單元，其中，該控制柵極由摻雜的多晶硅構成。
7.根據權利要求1所述的存儲器單元，其中，該絕緣材料是由Si3N4沿基本上垂直于該襯底的浮動柵極的一部分表面構成的，而其它部分則由SiN2構成。
8.根據權利要求7所述的存儲器單元，其中由SiNc2構成的該絕緣材料是由三個分離的SiN2層構成的，第一層位于該浮動柵極與該襯底之間，第二層位于該浮動柵極與該控制柵極之間，而第三層則沿基本上垂直于該襯底但不被Si3N4復蓋的該浮動柵極的表面。
9.根據權利要求1所述的存儲器單元，其中，在隔層重疊的尖端區(qū)中的浮動柵極與控制柵極之間的距離大約為200，其它部分則為大約1000。
10.一種非易失性存儲器單元，包括a.具有一個表面的一塊半導體材料平面襯底，其中，該襯底被摻雜成具有互相分隔開并形成在該表面內的一個漏極區(qū)及一個源極區(qū)的第一導電類型；b.具有至少一個垂直于該襯底的平面第一側壁的第一導電材料，其中，該第一導電材料形成在漏極區(qū)上并由一個第一絕緣層將其與該漏極隔開，其中，該第一絕緣層包含一個沿藕合在第一絕緣層上的第一側壁的基本平面的第二絕緣層；c.具有基本為平面形的第二側壁的第二導電材料，其中，該第二導電層形成在與襯底鄰接的第一導電層上且在漏極與源極區(qū)之間但與源極區(qū)隔開，從而使得該第二側壁藕合到第二絕緣層上，以及其中，該第二導電層由一個第三絕緣層包圍，以及其中，該第二導電層從襯底延伸得比第一導電層遠，從而留出該第二側壁的一個暴露與絕緣的部分；以及d.在襯底上形成的第三導電材料，該第三導電材料從源極區(qū)延伸到漏極區(qū)，使得該第二導電區(qū)位于該第三導電區(qū)與襯底之間，以致該第三導電材料沿背離該襯底與第二側壁的該第二導電材料的一個表面離開第二導電材料一個第一距離，而沿該第二側壁的暴露與絕緣部分離開一個第二距離，其中，該第二距離小于該第一距離。
11.根據權利要求10所述的存儲器單元，其中，該第一導電材料是摻雜的多晶硅，該第二導電材料是摻雜的多晶硅，且該第三導電材料是摻雜的多晶硅。
12.根據權利要求10所述的存儲器單元，其中，該第一導電材料與漏極是電藕合的。
13.根據權利要求10所述的存儲器單元，其中，該第一絕緣層與該第二絕緣層由Si3N4構成。
14.根據權利要求10所述的存儲器單元，其中，該第三絕緣層為SiO2。
15.根據權利要求10所述的存儲器單元，其中，該第一距離大約為1000而該第二距離大約為200。
16.根據權利要求10的存儲器單元，其中，該第一導電材料與該第二導電材料之間的電容藕合大約為0.75，而該第二導電材料與該第三導電材料之間的電容藕合大約為0.15。
17.根據權利要求10所述的存儲器單元，其中，該單元不能克服擦除。
18.一種構成非易失性存儲器單元的方法，包括下述步驟a.形成具有一個表面的半導體材料平面襯底，其中，該襯底被摻雜成第一導電類型，該第一導電類型具有互相分隔開且在該表面內形成的一個漏極區(qū)及一個源極區(qū)；b.構成具有至少一個垂直與該襯底的平面形的第一側壁的第一導電材料，其中，該第一導電材料在該漏極區(qū)上構成且由一個第一絕緣層與該漏極隔開，其中，該第一絕緣層包含一個沿藕合在該第一絕緣層上的第一側壁的基本平面形的第二絕緣層；c.構成具有一個基本平面形的第二側壁的第二導電材料，其中，該第二導電層在該襯底上形成，與第一導電層鄰接且在漏極與源極區(qū)之間但與源極區(qū)隔開，從而使得該第二側壁藕合在該第二絕緣層上，而其中，該第二導電層被一個第三絕緣層包圍，以及其中，該第二導電層從襯底上延伸得比第一導電層遠，留出該第二側壁的一個暴露與絕緣的部分；以及d.構成一種第三導電材料，該第三導電材料在襯底上構成且從源極區(qū)延伸到漏極區(qū)，從而使得該第二導電區(qū)位于第三導電區(qū)與襯底之間，進而使得第三導電材料沿背離襯底與第二側壁的第二導電材料的表面與該第二導電材料隔開一個第一距離，而沿第二側壁的暴露與絕緣部分隔開一個第二距離，其中，該第二距離小于該第一距離。
19.一種構成非易失性存儲器單元的方法，包括下述步驟a.在一塊半導體襯底上形成一個場氧化物層；b.形成通過該場氧化物層的一個具有側壁的開口以暴露一部分襯底；c.通過該開口摻雜一部分襯底以構成一個漏極；d.在襯底的暴露部分及側壁上淀積一個第一絕緣薄層；e.在該開口內形成一個第一摻雜多晶硅層，并且由第一絕緣層將第一摻雜多晶硅層與場氧化物層和襯底隔開，使得第一絕緣層的一部分暴露在開口內；f.去除場氧化物層，暴露未被第一摻雜的多晶硅層和第一絕緣層復蓋的該部分襯底，并暴露第一絕緣層的一個外側側壁；g.在暴露的襯底上形成一個第二絕緣層；h.沿該外側側壁且在第二絕緣層上構成一個摻雜的多晶硅隔層；i.去除第一絕緣層的暴露部分；j.用一個第三絕緣層包圍隔層的所有暴露表面，從而使得該第三絕緣層在去除了第一絕緣層的暴露部分處有一第一厚度而在其它地方則為第二厚度，該第二厚度比該第一厚度厚；以及k.用一個第二摻雜的多晶硅層有選擇地復蓋從步驟j得出的結構。
全文摘要
一種快速EPROM單元，通過在編程期間在浮動柵(42)與位線(46)之間提供垂直藕合而具有減小的單元尺寸。擦除操作是通過從多晶硅隔層(42)的尖端到控制柵極(38)的電子隧穿而完成的。單元是配裝的，從而陣列內各單元的源極(32)是一個鄰接單元的源極，而漏極(34)為對另一個鄰接單元的漏極。該單元是通過最好是場氧化物的第一絕緣物(106)中的開口將漏極區(qū)形成在襯底(104)中而形成的。在襯底(104)上的第一絕緣體(106)上及沿開口的側壁最好淀積一薄層第二絕緣體(112)，從而開口覆蓋有一薄的絕緣層。在絕緣開口中填充一個第一摻雜的多晶硅層(114)。有選擇地去除場氧化物(106)。生長柵極氧化物(118)及構成一個第二多晶硅層，然后加以蝕刻以構成沿第一多晶硅(114)第二絕緣物結構(112)的邊沿的隔層(124)。有選擇地蝕刻第二多晶硅及在其上形成隧道絕緣層。在隧道絕緣層上形成一個第三多晶硅層(38)。
文檔編號H01L21/336GK1134196SQ94193386
公開日1996年10月23日 申請日期1994年9月20日 優(yōu)先權日1993年9月30日
發(fā)明者帕維斯·凱施特伯德 申請人:塞瑞斯邏輯公司