專利名稱：單片高頻集成電路結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高頻半導(dǎo)體集成電路，確切涉及用于將無源元件、邏輯裝置和靜電放電(ESD)裝置集成到高頻功率晶體管的工藝流程中的方法和結(jié)構(gòu)。
高頻功率放大器是眾所周知的并被用于例如蜂窩電話和尋呼機(jī)之類的個(gè)人通信應(yīng)用中。隨著個(gè)人通信工業(yè)向更小更輕產(chǎn)品推進(jìn)，組成這些產(chǎn)品的元件也必須變得更小更輕。個(gè)人通信產(chǎn)品所用的典型的硅基高頻功率放大器電路是采用混合集成電路結(jié)構(gòu)中的分立元件來制造的。亦即分立的功率晶體管、電阻器、電感器、電容器、邏輯裝置和ESD膜或裝置被制作或安置在混合電路板上以提供功率放大電路。這種混合結(jié)構(gòu)是非常昂貴的，而且尺寸也大，典型尺寸為2.0cm×3.0cm。
橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)功率晶體管之類的硅基高頻裝置由于在100MHz-～2GHz的頻率范圍內(nèi)能提供良好性能而極具吸引力。在此頻段中，LDMOS功率晶體管也比III-V基高頻裝置更經(jīng)濟(jì)實(shí)惠。在授予Robert B.Davies等人并轉(zhuǎn)讓給Motorola公司的美國專利5155563中提供了一種高頻LDMOS功率晶體管設(shè)計(jì)的例子。
高頻單片集成III-V功率放大器電路通常用于個(gè)人通信應(yīng)用中。然而，因這些裝置采用耗盡型MESFET功率器件，故要求負(fù)電源。業(yè)已發(fā)現(xiàn)III-V功率放大器電路有長期可靠性問題。此外，III-V功率放大器電路還采用了復(fù)雜的、制作困難的空氣橋電感設(shè)計(jì)。
隨著為支持更小更輕的個(gè)人通信產(chǎn)品而向更小更輕的元件發(fā)展，現(xiàn)在需要提供經(jīng)濟(jì)實(shí)惠和可靠的、單片地將無源元件(例如電容器、電感器、傳輸線以及電阻器)、ESD元件和邏輯元件集成到高頻功率晶體管結(jié)構(gòu)中去的結(jié)構(gòu)和方法。


圖1示出根據(jù)本發(fā)明的兩級高頻功率放大器電路布局的頂視圖；圖2示出根據(jù)本發(fā)明的單片高頻集成功率放大器結(jié)構(gòu)的局部放大剖面圖；圖3示出根據(jù)本發(fā)明的單片高頻集成功率放大器結(jié)構(gòu)另一部分的放大剖面圖；圖4示出圖2所示電感器結(jié)構(gòu)的放大頂視圖；圖5-1示出圖4所示電感器結(jié)構(gòu)沿線5-5截取的放大了的剖面圖；圖5-2示出根據(jù)本發(fā)明的另一電感器結(jié)構(gòu)實(shí)施例的局部放大剖面圖；圖6示出根據(jù)本發(fā)明的ESD結(jié)構(gòu)另一實(shí)施例的電路圖；圖7示出根據(jù)圖6的ESD結(jié)構(gòu)的放大剖面圖；圖8示出根據(jù)本發(fā)明的另一ESD結(jié)構(gòu)實(shí)施例的電路圖；圖9示出根據(jù)圖8的ESD結(jié)構(gòu)的放大剖面圖；圖10-1示出根據(jù)圖3和11-13的邏輯單元(logic cell)的電路圖；圖10-2示出根據(jù)本發(fā)明的邏輯單元布局的頂視圖；圖11示出根據(jù)本發(fā)明的邏輯結(jié)構(gòu)的另一部分；圖12示出根據(jù)本發(fā)明的邏輯結(jié)構(gòu)的又一部分；圖13示出根據(jù)本發(fā)明的邏輯結(jié)構(gòu)的再一部分；圖14示出根據(jù)本發(fā)明的優(yōu)選方法的流程圖；以及圖15示出根據(jù)本發(fā)明的結(jié)構(gòu)的局部放大剖面圖。
總的來說，本發(fā)明提供了將無源元件(例如電感器、串聯(lián)電容器、旁路電容器、電阻器以及傳輸線)、靜電放電(ESD)裝置和邏輯裝置結(jié)合到高頻功率晶體管工藝流程中的裝置和方法。確切地說，此方法和結(jié)構(gòu)適合于結(jié)合到高頻橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)場效應(yīng)晶體管工藝流程中。
這里所提供的結(jié)構(gòu)和方法構(gòu)成了一個(gè)單片高頻(高達(dá)約2GHz)功率放大器集成電路裝置。參照圖1-15并結(jié)合下文詳細(xì)描述，可以更好地理解本發(fā)明。為便于理解，各圖中相同的元件采用相同的標(biāo)號(hào)來表示。
圖1示出根據(jù)本發(fā)明的兩級高頻集成電路結(jié)構(gòu)1的布局例子的放大頂視圖。結(jié)構(gòu)1作為一個(gè)例子說明根據(jù)本發(fā)明的各種元件都用在何處。正確的集成決定于特定電路設(shè)計(jì)的要求。此處提出的結(jié)構(gòu)和方法提供了高頻集成電路設(shè)計(jì)者所必需的積木。
結(jié)構(gòu)1包含一個(gè)N元輸出裝置2，含有LDMOS功率晶體管結(jié)構(gòu)。級間匹配網(wǎng)路3包含電感器結(jié)構(gòu)、串聯(lián)和旁路電容器結(jié)構(gòu)、以及傳輸線結(jié)構(gòu)。柵偏置網(wǎng)路4包含電阻器結(jié)構(gòu)、旁路電容器結(jié)構(gòu)、電感器結(jié)構(gòu)以及靜電放電(ESD)結(jié)構(gòu)。輸入裝置5包含LDMOS功率晶體管結(jié)構(gòu)，邏輯部分6包含CMOS邏輯結(jié)構(gòu)，而匹配網(wǎng)路7包含旁路電容器結(jié)構(gòu)、電阻器結(jié)構(gòu)和傳輸線結(jié)構(gòu)。漏偏置網(wǎng)路8包含電感器結(jié)構(gòu)、傳輸線結(jié)構(gòu)和串聯(lián)電容器結(jié)構(gòu)。邏輯結(jié)構(gòu)也可以組合到級間匹配網(wǎng)路3中。區(qū)域9作為一個(gè)鈍化區(qū)用來分隔各種元件和構(gòu)建某些元件。
圖2示出了根據(jù)本發(fā)明的單片高頻(高達(dá)約2GHz)功率放大器集成電路結(jié)構(gòu)(即結(jié)構(gòu)10)的一個(gè)實(shí)施例的放大剖面圖的一部分11。圖3示出了結(jié)構(gòu)10的第二部分12。眾所周知，圖2和3中各特定裝置的位置是不受限制的，它們的最終位置依賴于高頻集成電路的具體布局。同時(shí)，各個(gè)結(jié)構(gòu)在圖2和3中緊靠在一起，以方便地置于圖中。應(yīng)該理解，結(jié)構(gòu)之間的真實(shí)距離可以是比較大的。
結(jié)構(gòu)10包含半導(dǎo)體本體即材料13。半導(dǎo)體本體13包含一個(gè)襯底、底部平坦層即第一層14以及一個(gè)形成在底部平坦層14上的輕摻雜外延層即第二層16。底部平坦層14最好是一個(gè)摻雜濃度約為5.0×1018-1.0×1019原子/cm3的重?fù)诫sP型硅襯底。第二層16最好包含硅，導(dǎo)電類型與底部平坦層14相同，摻雜比底部平坦層14更輕，其摻雜濃度最好約為1.0×1015-2.0×1015原子/cm3。第二層16的初始厚度最好約為9.0-11.0μm。
用場鈍化區(qū)21將第二層16的各個(gè)部分隔離開來。通常，場鈍化區(qū)21的厚度大于約1.8μm，以便在相鄰的有源區(qū)之間以及底部平坦層14和后續(xù)形成在場鈍化區(qū)21上的無源元件之間提供足夠的隔離。結(jié)構(gòu)10也可以包含一個(gè)形成在半導(dǎo)體本體13下表面上的歐姆層35。歐姆層35通常包含一個(gè)厚約12000的金層。
在被隔離開的各個(gè)有源區(qū)中以及場鈍化區(qū)21的各個(gè)部分上制作各種裝置。如圖2和3所示，這些裝置包括硅基高頻功率FET即LDMOS結(jié)構(gòu)22、電感器結(jié)構(gòu)23、旁路電容器結(jié)構(gòu)24、傳輸線結(jié)構(gòu)26、ESD結(jié)構(gòu)27、串聯(lián)電容器結(jié)構(gòu)28、邏輯結(jié)構(gòu)29以及電阻器結(jié)構(gòu)31。圖3所示的邏輯結(jié)構(gòu)29部分是一個(gè)NMOS部分。邏輯結(jié)構(gòu)29的均衡示于圖11-13，下文將更詳細(xì)地解釋。
歐姆層即金屬層39用來形成對各個(gè)結(jié)構(gòu)的接觸并形成此結(jié)構(gòu)的某些部分。歐姆層即金屬層46用來形成對歐姆層39的接觸并形成結(jié)構(gòu)的某些部分。雖然上述結(jié)構(gòu)中只示出了一個(gè)例子，但應(yīng)理解，裝置也可能組合有多個(gè)上述結(jié)構(gòu)、所有的上述結(jié)構(gòu)、或者只有上述結(jié)構(gòu)的一部分，而且這種結(jié)構(gòu)都在本發(fā)明的范圍之中。
從圖2和3可見，在各個(gè)結(jié)構(gòu)中有幾個(gè)附加的鈍化層是共用的。在一個(gè)優(yōu)選實(shí)施例中，第一鈍化層32(例如氧化硅、氮化硅等)制作在場鈍化區(qū)21、第二層16的部分有源區(qū)以及單個(gè)結(jié)構(gòu)的部分區(qū)域上。第二鈍化層33(例如氮化硅、氧化硅等)制作在第一鈍化層32上并接著制作一個(gè)第一層間介電層即ILDO層34。介電層37制作在ILDO層34上并接著制作一個(gè)第二層間介電層即ILD1層43和一個(gè)最終鈍化層44?，F(xiàn)詳細(xì)描述結(jié)構(gòu)10中各裝置的元件并繼之以詳細(xì)描述制造結(jié)構(gòu)10的最佳工藝流程。
高頻功率FET裝置、高頻LDMOS功率晶體管、即LDMOS結(jié)構(gòu)22包含p+散熱區(qū)36、高壓即PHV區(qū)56、p+增強(qiáng)區(qū)57、n+源區(qū)58、NHV區(qū)59和n+漏區(qū)61。在一個(gè)可選實(shí)施例中，LDMOS結(jié)構(gòu)22還包含一個(gè)對歐姆層39提供額外表面歐姆接觸的p+區(qū)42。
p+散熱區(qū)36從第二層16的上表面延伸到底部平坦層14。p+散熱區(qū)的表面濃度最好約為1.0×1019原子/cm3。PHV區(qū)56通常伸入第二層16約1.5-2.0μm深。PHV區(qū)56的確切摻雜劑分布依賴于所需的擊穿電壓、閾值電壓和LDMOS結(jié)構(gòu)22的跨導(dǎo)特性。
p+增強(qiáng)區(qū)57的表面濃度通常超過1×1018原子/cm3.且伸入第二層16約0.5-1.5μm深。在一個(gè)可選實(shí)施例中，不采用p+增強(qiáng)區(qū)57。N+源區(qū)58和N+漏區(qū)61的表面濃度通常約為1.0×1020原子/cm3，且伸入第二層16到約0.1-0.5μm的結(jié)深度。NHV區(qū)59的表面濃度一般為約1.0×1017原子/cm3，且伸入第二層16約0.2-1.0μm深。p+區(qū)42的表面濃度通常約為5.0×1018-1.0×1019原子/cm3，且伸入第二層16約0.1-0.7μm深。
柵電極用柵介電層即氧化層63同第二層16分隔開。柵電極最好包含一個(gè)重?fù)诫s多晶半導(dǎo)體層64和一個(gè)形成在多晶半導(dǎo)體層64上的歐姆層即金屬層66。例如，摻雜多晶半導(dǎo)體層64包含一個(gè)厚度約為4000-6000的n+多晶硅層，而歐姆層66包含一個(gè)厚度約為2500-3500的鎢硅合金層。柵氧化層63的厚度范圍通常為100-600，最好是約400。
歐姆層39提供對LDMOS結(jié)構(gòu)22的源區(qū)和漏區(qū)的接觸。歐姆層39一般包含鋁、鋁合金或諸如鈦鎢合金層繼之以鋁銅合金層之類的多層金屬化。歐姆層39的多層金屬化提供了抵抗與電遷移有關(guān)的失效的增強(qiáng)保護(hù)。歐姆層39的厚度最好在1.2-1.5μm范圍內(nèi)。
LDMOS結(jié)構(gòu)22一般設(shè)計(jì)成源區(qū)和漏區(qū)交替的叉指式。LD-MOS結(jié)構(gòu)22也可方便地集成為56門單元設(shè)計(jì)(28個(gè)漏區(qū)和28個(gè)源區(qū))。含有四個(gè)上述56門單元集成在一起的四單元結(jié)構(gòu)足以在6V和約1GHz下提供約1-2W的射頻功率輸出。
電感器結(jié)構(gòu)23制作在一個(gè)場鈍化區(qū)21上。在所示的實(shí)施例中，電感器結(jié)構(gòu)23制作在介電層37上，且最好包含一個(gè)含有歐姆層39的多層金屬化結(jié)構(gòu)。ILD1層43覆蓋著歐姆層39并帶有窗口以便第二歐姆層46與歐姆層39相接觸從而完成整個(gè)結(jié)構(gòu)。歐姆層46最好含有鋁或諸如鋁銅硅合金的鋁合金，且厚度最好在1.8-2.0μm范圍內(nèi)。
在電感器結(jié)構(gòu)中采用歐姆層39作為電感器結(jié)構(gòu)23的一部分，比起采用不同于其它結(jié)構(gòu)中所用的金屬來說，所需的工藝步驟更少。而且，由于場鈍化區(qū)21、第一鈍化層32、第二鈍化層33、ILDO層34和介電層57將電感器結(jié)構(gòu)23與底部平坦層14隔離開來了，故獲得了具有高Q特性的電感器結(jié)構(gòu)(其中Q一般稱為元件的品質(zhì)因數(shù)并定義為磁場中儲(chǔ)存的能量對耗散的能量之比)。此外，二層金屬化(即歐姆層39和歐姆層46)的堆疊提供了較小的寄生電阻，從而進(jìn)一步提高了電感器結(jié)構(gòu)23的Q特性。
圖4是電感器結(jié)構(gòu)23設(shè)計(jì)例子的高倍放大頂視圖。如圖4所示，電感器結(jié)構(gòu)23一般包含一個(gè)熟知的帶有中心定位核的螺旋即線圈。參考線2-2用來表明圖2所示電感器結(jié)構(gòu)23的剖面的相對位置。電感器結(jié)構(gòu)23包含一個(gè)第一端即中心抽頭48和一個(gè)第二端49。第一端48提供了對電感器結(jié)構(gòu)23核心的連接。
第一端48由于在本實(shí)施例中位于ILD1層43的下方而示于部分剖視圖中。在下述的圖5-1中更為明顯。圖4所示的電感器結(jié)構(gòu)23的設(shè)計(jì)足以提供約為6-7毫微亨的電感值，各線的寬度47在～15-30μm范圍內(nèi)，各線之間距約為3-10μm。
圖5-1是沿圖4所示參考線5-5截取的部分電感器結(jié)構(gòu)23的放大剖面圖。圖5-1示出了將第一端48連接到電感器結(jié)構(gòu)23核心的一個(gè)實(shí)施例。歐姆層39終止于點(diǎn)51和52，從而形成一個(gè)可用來制作第一端48的間隙。ILD1層43將第一端48與歐姆層46隔離開來，而歐姆層46用來對點(diǎn)51和52產(chǎn)生的間隙進(jìn)行“搭橋”。這種設(shè)計(jì)消除了使用空氣橋連接結(jié)構(gòu)的需要，從而降低了工藝復(fù)雜性。
圖5-2是根據(jù)本發(fā)明的電感器結(jié)構(gòu)一部分的另一實(shí)施例的放大剖面圖。在此實(shí)施例中，歐姆層46終止于點(diǎn)53和54處，從而形成一個(gè)可用來將第一端48′連接到電感器結(jié)構(gòu)核心的間隙。ILD1層43將第一端48′與歐姆層39隔離開來，而歐姆層39用來對點(diǎn)53和54產(chǎn)生的間隙進(jìn)行“搭橋”。
在一個(gè)替代的實(shí)施例中，電感器結(jié)構(gòu)包含一種只采用歐姆層46來形成螺旋的螺旋設(shè)計(jì)。歐姆層39形成中心抽頭，以ILD1層43將中心抽頭線與歐姆層46分隔開來。位于核心處或靠近核心的通道孔用來將歐姆層46連接到中心抽頭線。這種可替代的設(shè)計(jì)提供了一種與底部平坦層14進(jìn)一步隔離的電感器結(jié)構(gòu)，從而進(jìn)一步降低了電容效應(yīng)。但由于只采用了歐姆層46，比起圖2所示的電感器結(jié)構(gòu)23來，這種可替代的設(shè)計(jì)有較高的串聯(lián)電阻效應(yīng)。借助于增加歐姆層46的厚度有可能克服這一問題。
再參照圖2，旁路電容器結(jié)構(gòu)24包括一個(gè)在第二層16上表面和底部平坦層14之間提供高摻雜連接的P+散熱區(qū)136。此外，P+散熱區(qū)136構(gòu)成旁路電容器結(jié)構(gòu)24的底板。P+散熱區(qū)136的雜質(zhì)分布特性同P+散熱區(qū)36相同。介電層37構(gòu)成電容器介質(zhì)，且最好包含厚度小于約1100的氮化硅層。介電層37也可以包含氧化硅、氧化硅和氮化硅的組合、或其它的高介電常數(shù)材料。歐姆層39構(gòu)成旁路電容器結(jié)構(gòu)24的頂板。
旁路電容器結(jié)構(gòu)24的電容值決定于例如調(diào)節(jié)窗口41的截面積。例如，當(dāng)介電層37包含氮化硅且厚度約為1000時(shí)，要得到85pf的旁路電容器，窗口41的截面積約為400×400μm2。
傳輸線結(jié)構(gòu)26最好含有一個(gè)包括歐姆層39和46的多層金屬化傳輸線結(jié)構(gòu)。歐姆層39形成在介電層37上，而歐姆層46形成在歐姆層39上。形成在ILD1層43中的窗口使歐姆層46可與歐姆層39相接觸。各個(gè)傳輸線的寬度68通常約為15-30μm以提供特征阻抗分別約為70-30Ω的傳輸線。相鄰傳輸線之間的距離69一般約為10-20μm。
借助于將傳輸線結(jié)構(gòu)26置于介質(zhì)電層37上和ILDO層34、第二鈍化層33、第一鈍化層32和一個(gè)場鈍化區(qū)21的上方，構(gòu)成了一個(gè)高介電常數(shù)傳輸線結(jié)構(gòu)。結(jié)果，此設(shè)計(jì)可得到較短的傳輸線，反過來又節(jié)省了空間和成本。
現(xiàn)參照圖3，圖中示出了ESD結(jié)構(gòu)27。在高頻應(yīng)用中，ESD結(jié)構(gòu)不須將噪音引入到電路中，須不限制高頻信號(hào)擺動(dòng)，須不消耗過多的直流電源功率或浪費(fèi)大的面積。此外，若沒有ESD保護(hù)，LD-MOS結(jié)構(gòu)22在約50V時(shí)，一般會(huì)被ESD人體模型試驗(yàn)破壞。
ESD結(jié)構(gòu)27是根據(jù)本發(fā)明的滿足上述要求而不用增加工藝步驟的一個(gè)例子。例如，ESD結(jié)構(gòu)27被用于高頻集成電路的射頻輸入部分。ESD結(jié)構(gòu)27包含一個(gè)擊穿電壓約為9V而導(dǎo)通電壓約為0.5-0.6V的旁路二極管結(jié)構(gòu)。
具體地說，ESD結(jié)構(gòu)27最好包含一個(gè)含有p+散熱區(qū)236、高壓即PHV區(qū)156、p+增強(qiáng)區(qū)157和n+區(qū)71的環(huán)形結(jié)構(gòu)。p+散熱區(qū)236、PHV區(qū)156和p+增強(qiáng)區(qū)157的雜質(zhì)分布及深度特性分別與p+散熱區(qū)36、PHV區(qū)56和p+增強(qiáng)區(qū)57相同。n+區(qū)71最好摻雜二次，第一次同NHV區(qū)59同時(shí)進(jìn)行，而第二次同n+源區(qū)58同時(shí)進(jìn)行。這就構(gòu)成了具有緩變結(jié)分布因而有高的擊穿電壓的n+區(qū)71。p+散熱區(qū)236方便地構(gòu)成了ESD結(jié)構(gòu)27的陽極對底部平坦層14的連接。歐姆層39提供了對n+區(qū)71的陰極歐姆接觸。
為了提供最佳保護(hù)并將ESD結(jié)構(gòu)的存在對集成電路其它部分的沖擊減至最小，ESD結(jié)構(gòu)27最好具有圓形結(jié)構(gòu)，以p+增強(qiáng)區(qū)157和p+散熱區(qū)236形成圍繞n+區(qū)71的環(huán)。n+區(qū)71的直徑最好約為4-5μm。ESD結(jié)構(gòu)27的總有源區(qū)直徑73最好約為30μm。
ESD結(jié)構(gòu)27不會(huì)將可測出的噪音引入集成電路的均衡之中，而且小得足以不會(huì)影響級間匹配電路。此外，ESD結(jié)構(gòu)27提供了一種慎重的高達(dá)約500V的人體保護(hù)，并且若直接置于同射頻輸入接點(diǎn)串聯(lián)則限制負(fù)射頻電壓擺幅至約-0.5V(約3dBm)。ESD結(jié)構(gòu)27可方便地采用制作LDMOS結(jié)構(gòu)22的工藝步驟，從而提供了高投入產(chǎn)出的集成。
圖6示出根據(jù)本發(fā)明的另一實(shí)施例ESD結(jié)構(gòu)127的電路圖。ESD結(jié)構(gòu)127連接于射頻輸入端76且包含一個(gè)NMOS晶體管78和一個(gè)二極管79。如圖6所示，NMOS晶體管78位于短接的柵/源結(jié)構(gòu)中。通常，為了將射頻輸入端76連接到高頻集成電路的平衡處，輸出端77被連接到射頻輸入端76。電路圖還包含一個(gè)串聯(lián)連接在二極管79和射頻輸入端76之間的任選電感器89。如下面更詳細(xì)地解釋的那樣，電感器89提供了一個(gè)高頻串聯(lián)電阻以改善負(fù)射頻電壓擺動(dòng)過程中的性能。
圖7示出根據(jù)圖6的ESD結(jié)構(gòu)127的放大剖面圖。ESD結(jié)構(gòu)127最好包含一個(gè)環(huán)形設(shè)計(jì)并包括p+散熱區(qū)336、p+增強(qiáng)區(qū)257、n+源區(qū)158和n+區(qū)171。n+區(qū)171用作二極管79的陰極和NMOS晶體管78的漏。ESD結(jié)構(gòu)127也可以包括一個(gè)高壓即PHV區(qū)256。p+散熱區(qū)336、p+增強(qiáng)區(qū)257、n+源區(qū)158和PHV區(qū)256的雜質(zhì)分布和深度特性分別與p+散熱區(qū)36、p+增強(qiáng)區(qū)57、n+源區(qū)58以及PHV區(qū)56的相同。
與n+區(qū)71一樣，n+區(qū)171最好被兩次摻雜，第一次與NHV區(qū)59同時(shí)摻雜，第二次與n+源區(qū)58同時(shí)摻雜。這就構(gòu)成了帶有緩變結(jié)分布因而具有更高的擊穿電壓的n+區(qū)171。p+散熱區(qū)336提供了ESD結(jié)構(gòu)127的對底部平坦層14的方便連接。由于有PHV區(qū)256，二極管79具有約為9V的擊穿電壓。若沒有PHV區(qū)256，則二極管79的擊穿電壓超過45V。
ESD結(jié)構(gòu)127還包含柵氧化層163、多晶半導(dǎo)體層164和歐姆即金屬層166。多晶半導(dǎo)體層164和歐姆層166構(gòu)成柵控制電極。柵氧化層163、多晶半導(dǎo)體層164和歐姆層166最好與柵氧化層63、多晶半導(dǎo)體層64和歐姆層166同時(shí)制作。歐姆層39構(gòu)成柵控制電極與n+源區(qū)158之間的歐姆接觸，且提供對n+區(qū)171的陰極/漏歐姆接觸。
NMOS晶體管78的溝道長度最好約為2-4μm。由于上述的雜質(zhì)分布，NMOS晶體管78的閾值電壓約為0.3V而擊穿電壓約為10V。ESD結(jié)構(gòu)127的寬度81最好約為40μm。在一個(gè)可選實(shí)施例中，ESD結(jié)構(gòu)127包含一個(gè)圍繞著n+源區(qū)158和p+增強(qiáng)區(qū)257的PHV區(qū)。在此可選實(shí)施例中，溝道長度被可選地減小到約為1μm以提供閾值電壓約為1.5V而擊穿電壓約為12-15V的結(jié)構(gòu)。
在正電壓峰值時(shí)，ESD結(jié)構(gòu)127的NMOS部分被設(shè)計(jì)成在9-12V以上的電壓下?lián)舸?依賴于NMOS部分內(nèi)是否使用了PHV區(qū))。同樣，ESD結(jié)構(gòu)127的二極管部分被設(shè)計(jì)成在正電壓峰值時(shí)于9V以上的電壓下?lián)舸?當(dāng)使用PHV區(qū)256時(shí))以提供額外的導(dǎo)電路徑。當(dāng)不使用PHV區(qū)256時(shí)，二極管部分的擊穿電壓超過45V，且在高電平正電壓峰值過程中提供一個(gè)額外的導(dǎo)電路徑。
在負(fù)電壓峰值過程中，漏到體的結(jié)(亦即由n+區(qū)171和第二層16或PHV區(qū)256所形成的結(jié))在小于約-0.6V的偏置條件下成為正向偏置。ESD結(jié)構(gòu)127的實(shí)測人體保護(hù)約為750V且將負(fù)射頻電壓擺動(dòng)限制到約為-0.5V(約3dBn)。
為改善負(fù)射頻電壓擺動(dòng)過程中ESD結(jié)構(gòu)127的性能，電感器89(示于圖6中)被串聯(lián)在射頻輸入端76和二極管79之間。電感器89提供了一個(gè)高頻串聯(lián)電阻，從而降低了負(fù)射頻電壓擺動(dòng)過程中ESD結(jié)構(gòu)的靈敏度。電感器89的電感值最好約為5-10毫微亨。電感器89被同樣地用于上述的ESD結(jié)構(gòu)27和下述的227以同樣改善負(fù)射頻電壓擺動(dòng)過程中的性能。與ESD結(jié)構(gòu)27那樣，ESD結(jié)構(gòu)127可方便地采用制作LDMOS結(jié)構(gòu)22的工藝步驟，從而提供了投入產(chǎn)出高的集成。
圖8示出根據(jù)本發(fā)明的另一實(shí)施例ESD結(jié)構(gòu)227的電路圖。ESD結(jié)構(gòu)227連接到射頻輸入端176并包括一個(gè)NMOS晶體管178和一個(gè)二極管179。如圖8所示，NMOS晶體管178處于短接的柵/漏結(jié)構(gòu)中。輸出端連接到用來將射頻輸入端76連接到高頻集成電路的均衡處的射頻輸入端176。
圖9示出根據(jù)圖8的ESD結(jié)構(gòu)227的放大剖面圖。ESD結(jié)構(gòu)227最好包含一個(gè)環(huán)形設(shè)計(jì)并含有p+散熱區(qū)436、p+增強(qiáng)區(qū)357、n+源區(qū)258和n+區(qū)271。n+區(qū)271用作二極管179的陰極和NMOS晶體管178的漏。與ESD結(jié)構(gòu)127一樣，ESD結(jié)構(gòu)227還可以包含一個(gè)高壓即PHV區(qū)356。p+散熱區(qū)436、p+增強(qiáng)區(qū)357、n+源區(qū)258和PHV區(qū)356的雜質(zhì)分布和深度特性分別與p+散熱區(qū)36、p+增強(qiáng)區(qū)57、n+源區(qū)58和PHV區(qū)56相同。
像n+區(qū)71那樣，n+區(qū)271最好進(jìn)行兩次摻雜，第一次與NHV區(qū)59同時(shí)進(jìn)行，第二次與n+源區(qū)58同時(shí)進(jìn)行。這就提供了具有緩變結(jié)分布，因而擊穿電壓較高的n+區(qū)271。由于有PHV區(qū)356，二極管179的擊穿電壓約為9V。若沒有PHV區(qū)356，則二極管179的擊穿電壓超過45V。NMOS晶體管178的擊穿電壓約為10-12V。
ESD結(jié)構(gòu)227還包含厚的柵氧化區(qū)121，它是與場鈍化區(qū)21同時(shí)形成的。于是厚柵氧化區(qū)121的厚度超過約1.8μm。柵電極層制作在厚柵氧化區(qū)121上，且最好包含一個(gè)重?fù)诫s的多晶半導(dǎo)體層264和一個(gè)歐姆即金屬層266。多晶半導(dǎo)體層264和歐姆層266最好與多晶半導(dǎo)體層64和歐姆層66同時(shí)制作。歐姆層39構(gòu)成了柵控制電極和n+區(qū)271之間的歐姆接觸以及對n+源區(qū)258的歐姆接觸。
由于有厚的柵氧化區(qū)121，NMOS晶體管178的閾值電壓約為7V。NMOS晶體管178的溝道長度最好約為5-10μm。ESD結(jié)構(gòu)227的有源區(qū)寬度82最好約為50μm。
在正電壓峰值過程中，ESD結(jié)構(gòu)227的NMOS部分被設(shè)計(jì)成為大于7V的電壓下導(dǎo)通。當(dāng)使用PHV區(qū)356時(shí)，二極管部分在約9V以上的電壓下對導(dǎo)電有貢獻(xiàn)。當(dāng)不使用PHV區(qū)356時(shí)，二極管部分在高電平峰值超過45V的過程中對導(dǎo)電有貢獻(xiàn)。在負(fù)電壓峰值過程中，漏到體之間的結(jié)(亦即由n+區(qū)271和第二層16即PHV區(qū)356所形成的結(jié))在低于約-0.6V的偏壓條件下變?yōu)檎蚱谩?br> ESD結(jié)構(gòu)227的預(yù)計(jì)實(shí)測人體保護(hù)約為750V，其負(fù)射頻擺動(dòng)限約為-0.5V(約3dBm)像ESD結(jié)構(gòu)27一樣，ESD結(jié)構(gòu)227采用制作LDMOS結(jié)構(gòu)22的工藝步驟，從而提供了經(jīng)濟(jì)實(shí)惠的集成。
ESD結(jié)構(gòu)27、127和/或227也可以組合成單一的ESD結(jié)構(gòu)以提供額外的ESD保護(hù)。或者，通過居中的p+散熱區(qū)將ESD結(jié)構(gòu)27、127和227接地而以其它區(qū)圍繞著p+散熱器。ESD結(jié)構(gòu)27、127和/或227也可以用來保護(hù)單片高頻集成電路結(jié)構(gòu)的柵偏壓(VGG)和漏偏壓(VDD)輸入部分。
返回來參照圖3，現(xiàn)將描述串聯(lián)電容器結(jié)構(gòu)28。串聯(lián)電容器結(jié)構(gòu)28制作在一個(gè)場鈍化區(qū)21上。這使它遠(yuǎn)離底部平坦層14，從而減輕了寄生問題并改善了元件的Q特性。如圖3所示，串聯(lián)電容器28的底板即第一板最好包含一個(gè)重?fù)诫s的多晶半導(dǎo)體層364和一個(gè)制作在多晶半導(dǎo)體層364上的歐姆層即金屬層366。多晶半導(dǎo)體層364和歐姆層366最好包含與多晶半導(dǎo)體層64和歐姆層66相同的材料，并且最好是同時(shí)制作。
第一和第二鈍化層32和33以及ILDO層34覆蓋部分底板，并制作窗口(例如窗口86)以暴露歐姆層366。在窗口86中制作介電層37以構(gòu)成電容器介電層。介電層37最好包含氮化硅、氧化硅、它們的組合、或高介電常數(shù)材料。介電層37的厚度最好小于約1100。
正如下文將要更詳細(xì)地解釋的，ILDO層34在形成接觸窗口(例如窗口86)之后經(jīng)受回流工序以減少介電層在其形成之后產(chǎn)生應(yīng)力裂紋。借助于使ILDO層34回流，窗口的側(cè)壁就具有緩變特性，使介電層37制作過程中以及/或后續(xù)工藝過程中的分布改變最小。
歐姆層39構(gòu)成串聯(lián)電容器結(jié)構(gòu)28的頂板即第二板，并構(gòu)成對底板的接觸。用窗口86的截面積可容易地控制串聯(lián)電容器結(jié)構(gòu)28的實(shí)際電容值。例如，為提供約為85pf的電容值，當(dāng)介電層37含有約1000的氮化硅時(shí)，窗口的截面積約為400×400μm2。利用歐姆層366，減小了串聯(lián)電容器結(jié)構(gòu)28中的寄生電阻，從而提供了高的Q值并改善了頻率響應(yīng)。
示于圖3的邏輯結(jié)構(gòu)29包含一個(gè)CMOS基邏輯設(shè)計(jì)。將邏輯裝置組合到高頻LDMOS工藝中是重要的設(shè)計(jì)挑戰(zhàn)。LDMOS結(jié)構(gòu)22的設(shè)計(jì)要求CMOS邏輯的NMOS部分為接地的源結(jié)構(gòu)，除非將額外的工藝步驟增加到工藝流程中。同時(shí)，由于LDMOS結(jié)構(gòu)22具有大的體效應(yīng)，要像標(biāo)準(zhǔn)CMOS工藝中通常所做的那樣使源浮置是不現(xiàn)實(shí)的。此外，LDMOS設(shè)計(jì)要求厚的場鈍化區(qū)、重?fù)诫s的P型底部平坦層(即襯底)和頂側(cè)接地通道(即p+散熱設(shè)計(jì))。
由于上述的設(shè)計(jì)限制，根據(jù)本發(fā)明的邏輯結(jié)構(gòu)借助于增加一個(gè)形成PMOS部分的n阱的步驟而獲得了邏輯器件集成到LDMOS流程中。采用LDMOS器件作為CMOS被償中的NMOS器件并采用對襯底的頂部散熱器接地接觸，實(shí)現(xiàn)了邏輯結(jié)構(gòu)，從而大大簡化了歐姆接觸工序。
根據(jù)本發(fā)明的邏輯結(jié)構(gòu)被用來例如提供可編程開關(guān)和信號(hào)衰減器件。僅僅作為例子，根據(jù)本發(fā)明的邏輯結(jié)構(gòu)將以反相器單元的形式加以描述。正如本技術(shù)領(lǐng)域熟練人員所知，賦于反相器單元結(jié)構(gòu)的其它NOR基邏輯單元的制作是容易完成的。
圖10-1是圖3和11-13所示邏輯結(jié)構(gòu)29(即反相器單元)的電路圖。邏輯結(jié)構(gòu)29包含一個(gè)第一NMOS晶體管92和一個(gè)第二NMOS晶體管93，二者都為接地源結(jié)構(gòu)。邏輯結(jié)構(gòu)29還包含第一PMOS晶體管94、第二PMOS晶體管96、VDD端即部分97、地接觸端即部分98、Vin端99和Vout端101。圖3所示邏輯結(jié)構(gòu)29部分是NMOS部分。PMOS部分示于圖11，地接觸部分98示于圖12，而VDD部分97示于圖13。
現(xiàn)參照圖3，邏輯結(jié)構(gòu)29的NMOS部分包含高壓即PHV區(qū)456、p+區(qū)102、n+源區(qū)158、n+漏區(qū)161和柵氧化層263。PHV區(qū)456、n+源區(qū)158和n+漏區(qū)161最好包含分別與PHV區(qū)56、n+源區(qū)58和n+漏區(qū)61相同的雜質(zhì)分布和深度特性。p+區(qū)102的雜質(zhì)特性最好與p+區(qū)42相同。
柵氧化層263與柵氧化層63同時(shí)制作。NMOS部分的柵控制電極最好包含一個(gè)重?fù)诫s的多晶半導(dǎo)體層264和一個(gè)歐姆層即金屬層466、264和466最好包含與多晶半導(dǎo)體層64和歐姆層66一樣的材料。多晶半導(dǎo)體層264和歐姆層466最好與多晶半導(dǎo)體層64和歐姆層66同時(shí)制作。
第一和第二鈍化層32和33、ILDO層34以及介電層37覆蓋著柵控制電極，而歐姆層39提供源接觸和漏接觸。第一NMOS晶體管92和第二NMOS晶體管93的溝道長度最好約為1.5μm，而溝道寬度最好約為20μm。
現(xiàn)參照圖11，邏輯結(jié)構(gòu)29的PMOS部分包含n阱103、n+區(qū)371、p+源區(qū)202和p+漏區(qū)203。N阱103的表面雜質(zhì)濃度約為5.0×1016-5.0×1017原子/cm3并伸入第二層16大約1.7-2.5μm深。N+區(qū)371的雜質(zhì)分布和深度特性與n+源區(qū)58的相同。P+源區(qū)202和P+漏區(qū)203的雜質(zhì)分布和深度特性與P+區(qū)42的相同。柵氧化層363將PMOS部分的各個(gè)柵控制電極與第二層16分隔開來。柵氧化層363最好與柵氧化層63同時(shí)制作。
PMOS部分的柵控制電極最好包含重?fù)诫s的多晶半導(dǎo)體層564和歐姆層即金屬層566。多晶半導(dǎo)體層564和歐姆層566最好包含分別與多晶半導(dǎo)體層64和歐姆層66相同的材料。
第一和第二鈍化層32和33、ILDO層34和介電層37覆蓋著柵控制電極，而歐姆層39構(gòu)成對P+源區(qū)202和P+漏區(qū)203接觸。第一PMOS晶體管94和第二PMOS晶體管96的溝道長度最好約為1.5μm，而溝道寬度最好約為NMOS晶體管92和93的溝道寬度的1.5-2.5倍。
圖12示出根據(jù)本發(fā)明的邏輯結(jié)構(gòu)29的地接觸部分98的放大剖面圖。地接觸部分98包含P+散熱區(qū)536、高壓即PHV區(qū)556、P+增強(qiáng)區(qū)457和P+區(qū)142。歐姆層39構(gòu)成NMOS部分到地的連接。P+散熱區(qū)563、PHV區(qū)556、P+增強(qiáng)區(qū)457和P+區(qū)142的雜質(zhì)分布特性分別與P+散熱區(qū)36、PHV區(qū)56、P+增強(qiáng)區(qū)57和P+區(qū)42相同。地接觸部分98提供了一個(gè)方便的頂側(cè)地連接，從而大大簡化了頂側(cè)歐姆層工序。圖13示出根據(jù)本發(fā)明的邏輯結(jié)構(gòu)29的VDD部分97的放大剖面圖。VDD部分97包含制作在介電層37上的VDD接點(diǎn)104。VDD接點(diǎn)104最好包含與歐姆層39相同的材料。
圖10-2是表示根據(jù)本發(fā)明的最佳邏輯單元布局810的頂視圖。每個(gè)邏輯單元最好從地線部分開始，NMOS部分812鄰接于地線部分811，PMOS部分813鄰接于NMOS部分812，而VDD總線814鄰接于PMOS部分813。柵極線823接到NMOS部分812和PMOS部分813中的柵區(qū)。信號(hào)線818接到NMOS部分812和PMOS部分813中的漏區(qū)。互連部分816在NMOS部分812和PMOS部分813之間。信號(hào)和柵連接可方便地制作在例如互連部分816中。
NMOS部分812和PMOS部分813最好有相同的高度以使柵極線823可方便地以線性方式接到此二部分。將地線部分811放在NMOS部分812的外部就可容易地做到這一點(diǎn)。借助于以這種線性方式對單元進(jìn)行布局，額外的邏輯單元可容易地彼此級聯(lián)以產(chǎn)生額外的邏輯功能。
如圖10-2所示，NMOS部分812最好以地線817開始和終止，且最好在一對地線之間有一個(gè)信號(hào)線818。亦即，各NMOS部分812最好構(gòu)成為地/信號(hào)/地的結(jié)構(gòu)。各PMOS部分813最好以VDD線821開始和終止，且最好在一對VDD線之間有信號(hào)線818。亦即，各PMOS部分813最好構(gòu)成為VDD/信號(hào)/VDD結(jié)構(gòu)。這種結(jié)構(gòu)進(jìn)一步簡化了邏輯單元的級聯(lián)，從而支持更復(fù)雜的邏輯功能。此外，布局810使得有可能用標(biāo)準(zhǔn)的鏡像技術(shù)來實(shí)現(xiàn)更復(fù)雜的邏輯單元。
根據(jù)本發(fā)明的邏輯單元結(jié)構(gòu)適合于標(biāo)準(zhǔn)邏輯單元布局。例如，它支持10X輸出緩沖器、2和3輸入NOR、2和3輸入NAND、XOR、NXOR、用啟動(dòng)的簡單鎖存器/緩沖器、J-K觸發(fā)器、2輸入OR、2輸入AND以及譯碼/去復(fù)用設(shè)計(jì)。
在NOR基設(shè)計(jì)中，由于LDMOS結(jié)構(gòu)22造成的接地源限制，各PMOS器件被串聯(lián)在一起，而各NMOS器件被并聯(lián)在一起。由于級聯(lián)PMOS器件對上升時(shí)間的影響，最好不要級聯(lián)多于三個(gè)器件。例如，在一個(gè)3輸入NOR設(shè)計(jì)中，上升時(shí)間約為2.5ns，它可支持超過100MHz的時(shí)鐘周期。
返回來參照圖3，現(xiàn)描述電阻器結(jié)構(gòu)31。電阻器結(jié)構(gòu)31最好制作在場鈍化區(qū)21上，且最好包含一個(gè)多層結(jié)構(gòu)。具體地說，電阻器結(jié)構(gòu)31最好包含一個(gè)重?fù)诫s多晶半導(dǎo)體層664和一個(gè)歐姆即金屬層766。多晶半導(dǎo)體層664和歐姆層766最好同多晶半導(dǎo)體層64和歐姆層66同時(shí)制作。電阻器結(jié)構(gòu)31的電阻值采用熟知的電阻器圖形由其長度和/或其寬度來加以控制。電阻器結(jié)構(gòu)也可以用常規(guī)的摻雜技術(shù)制作在第二層16的額外有源區(qū)中。
現(xiàn)結(jié)合圖14來描述制作結(jié)構(gòu)10的優(yōu)選方法。除非另行指出，B11硼源是適合于下面討論的硼離子注入步驟的。為方便起見，上述的包括ESD結(jié)構(gòu)27、127和227的所有結(jié)構(gòu)的元件都包括在下述的工序中。應(yīng)該理解，結(jié)構(gòu)10可以包括LDMOS結(jié)構(gòu)22以及上述各結(jié)構(gòu)的一部分或全部，且下面的描述不受限制。
在步驟1001，在上層16上制作一個(gè)起始氧化層。此氧化層的厚度最好在500-1500范圍內(nèi)。接著，在步驟1002，制作一個(gè)邏輯結(jié)構(gòu)29PMOS部分的n阱103。N阱103用常規(guī)圖形化和摻雜技術(shù)來制作。n阱103最好用劑量約為1.0×1012-5.0×1012原子/cm2而注入能量約為100-150KeV的磷離子注入來制作。注入的雜質(zhì)最好如下所述與P+散熱區(qū)同時(shí)被驅(qū)入第二層16。倘若結(jié)構(gòu)10中不包括CMOS邏輯結(jié)構(gòu)，則跳過步驟1001。
接著，在步驟1003，最好用硼離子注入來制作P+散熱區(qū)36、136、236、336、436和536。硼注入劑量范圍～5.0×1015-1.0×1016原子/cm2，而注入能量范圍50～100KeV是合適的。硼離子注入之后，結(jié)構(gòu)10被暴露于約1000-1200℃高溫的低O2氣氛中80-150分鐘，以形成n阱103以及Pf散熱區(qū)36、136、236、336、436和536。
接下去，在步驟1004，用常規(guī)LOCOS工序來制作場鈍化區(qū)21(當(dāng)ESD結(jié)構(gòu)227被采用時(shí)，還有121)。首先清除步驟1001得到的起始氧化物，然后制作大約600-1000的接點(diǎn)氧化物并最好采用低壓化學(xué)氣相淀積(LPCVD)在接點(diǎn)氧化物上制作大約1000-2000的氮化物。然后對鈍化疊層進(jìn)行圖形化以暴露第二層16將被鈍化的那些部位。常規(guī)光刻和腐蝕技術(shù)可用來圖形化鈍化疊層。
接著，最好用高壓氧化工藝來制作厚度范圍為1.8-5μm的場鈍化區(qū)21。最后用標(biāo)準(zhǔn)的氧化物/氮化物/氧化物腐蝕次序在第二層16中提供多個(gè)有源區(qū)。這些有源區(qū)用場鈍化區(qū)21來彼此隔離即分隔開。
在步驟1005，制作柵氧化層63、163、263和363。首先，最好制作一個(gè)犧牲氧化層接著對其腐蝕以便在第二層16上提供一個(gè)清潔的上表面。厚約200-700的犧牲氧化層是合適的。接著，用常規(guī)氧化硅制作技術(shù)來制作柵氧化層。最好采用100-600的厚度。然后用常規(guī)技術(shù)對柵氧化層進(jìn)行圖形化以形成柵氧化層63、163、263和363。
在步驟1006，制作柵電極層、串聯(lián)電容器底板層以及電阻四層。首先制作厚度約為4000-6000的LPCVD多晶硅層。然后用例如常規(guī)n型(例如磷)離子注入和雜質(zhì)再分布工序?qū)Χ嗑Ч鑼舆M(jìn)行摻雜。
接著，在多晶硅層上制作歐姆層最好用濺射技術(shù)和鎢/硅合金靶來制作一個(gè)鎢/硅合金層。厚度約為2500-3500的鎢/硅合金層是合適的。包括鈦、氮化鐵、鉬之類的其它歐姆層也是合適的。此外，采用了諸如鋁和鉑之類的低溫金屬，但最好是在高溫工序完成之后來制作。
接著，用常規(guī)工藝對金屬層和多晶硅層進(jìn)行圖形化以形成多晶半導(dǎo)體層64、164、264、364、464、564和664以及歐姆層66、166、266、366、466、566和766。在這些層被圖形化之后，在歐姆層66、166、266、366、466、566和766上制作一個(gè)薄的氧化物。最好制作一個(gè)厚度約為150-200的薄氧化物以增進(jìn)歐姆層66、166、266、366、466、566、766同后續(xù)制作于其上的各層之間的粘附性以提供較低的電阻。
在步驟1007，制作PHV區(qū)56、156、256、356、456、556。最好用硼離子注入和圖形化的光抗蝕劑掩蔽層來選擇性地提供PHV區(qū)的摻雜劑。范圍為1.0×1013和3.0×1013原子/cm2的硼離子注入劑量和約30-70KeV的注入能量是合適的。接著，采用高溫爐工序，其溫度約為1000-1200℃，時(shí)間約為20-60分鐘，氣氛為低O2，以便使摻雜劑重分布入第二層16，從而形成PHV區(qū)56、156、256、356、456和556。
在步驟1008，P+增強(qiáng)區(qū)57、157、257、357、457的摻雜劑被選擇性地引入第二層16。最好采用硼離子注入和圖形化的光抗蝕劑掩蔽層。范圍為2.0×1014-5.0×1014原子/cm2的硼注入劑量和約30-60KeV的注入能量是合適的。
在步驟1009，制作LDMS結(jié)構(gòu)22的NHV區(qū)59。P+增強(qiáng)區(qū)57、157、257、357和457的摻雜劑出被重分布以形成這些區(qū)域。最好采用砷離子注入和圖形片的光抗蝕劑掩蔽層來提供NHV區(qū)59的n型摻雜劑。范圍為～1.0×1012-3.5×1012原子/cm2和約100-150KeV的注入能量是合適的。砷注入之后，n型和P型摻雜劑被重分布入第二層16以形成各自的區(qū)域。在低O2氣氛中于約1000-1100℃的溫度下進(jìn)行約40-90分鐘的熱處理是合適的。
在步驟1010，n+源區(qū)58、158和258、nf漏區(qū)61和161、以及n+區(qū)71、171、271和371的n型摻雜劑被引入。最好采用高劑量的砷注入和圖形化的光抗蝕劑掩蔽層來選擇性地將n型摻雜劑引入到第二層16中。范圍為4.0×1015-7.0×1015原子/cm2的砷注入劑量和約100-130KeV的注入能量是合適的。
高劑量砷注入之后，在步驟1011，在場鈍化區(qū)21和第二層16的暴露和有源區(qū)上制作第一鈍化層32和第二鈍化層33。第一鈍化層32最好包含一個(gè)厚度約為1500-3000的低溫沉積的氧化硅。標(biāo)準(zhǔn)的低溫氧(LTO)工藝是適用的。第二鈍化層33最好包含一個(gè)厚度約為900-1500的LPCVD氮化硅。
在步驟1012，對步驟1010得到的n型摻雜劑進(jìn)行退火以形成n+源區(qū)58、158、258、n+漏區(qū)61和161、以及n+區(qū)71、171、271、371。在非反應(yīng)性環(huán)境(例如N2)中于900-950℃進(jìn)行30-50分鐘爐退火是合適的。也可采用等效的快速熱退火(RTA)工序。
在步驟1013，P型摻雜劑被選擇性地引入第二層16以形成P+區(qū)42和102、P+源區(qū)202以及P+漏區(qū)203。最好采用硼離子注入和圖形化的光抗蝕劑層。硼最好通過第二鈍化層33和第一鈍化層32注入。范圍為～5.0×1015-1.0×1016原子/cm2和約110-160Kev的注入能量的硼離子注入是適用的。在后續(xù)工藝中，混入的硼被重新分布以形成P+區(qū)42和102、P+源區(qū)202以及P+漏區(qū)203。
在步驟1014，在第二鈍化層33上沉積ILDO層34。ILDO層34最好包含硼磷硅化物玻璃(BPSG)，其厚度范圍為7000-10000，并且是用常規(guī)化學(xué)氣相淀積(CVD)方法沉積的。ILDO層34中的硼和磷的濃度要使ILDO層34隨后在高溫下流動(dòng)。沉積之后，ILDO層34經(jīng)受約15-20分鐘的約900-950℃的回流工序。在回流工序的第一階段最好采用N2氣氛，而在第二階段采用干氧氣氛。
在步驟1015，制作旁路電容器結(jié)構(gòu)24和串聯(lián)電容器結(jié)構(gòu)28的窗口以備制作介電層37。常規(guī)光抗蝕劑和腐蝕技術(shù)被用來暴露作為旁路電容器結(jié)構(gòu)24和作為串聯(lián)電容器結(jié)構(gòu)28的歐姆層366的第二層16的一部分。
步驟1015之后，在步驟1016，ILDO層34再次經(jīng)受回流工序。這一步驟對于防止介電層37在其爾后于步驟1017中形成過程中出現(xiàn)應(yīng)力裂縫來說是重要的。ILDO層34最好在低流速O2氣氛中暴露于約900℃大約20-30分鐘。
在步驟1017，制作介電層37以提供旁路電容器結(jié)構(gòu)24和串聯(lián)電容器結(jié)構(gòu)28的電容器介質(zhì)。介電層37還為電感器結(jié)構(gòu)23和傳輸線結(jié)構(gòu)26提供了對底部平坦層14的額外的隔離。介電層37最好包含一個(gè)厚度約為1000-1200的LPCVD氮化硅。
在步驟1018，從底部平坦層14的下表面清除殘留的各層，并形成歐姆層39的接觸窗口。為了從底部平坦層14的下表面清除所有的殘留層，用保護(hù)膜(例如光抗蝕劑)涂覆結(jié)構(gòu)10的上表面，并且用適當(dāng)?shù)母g劑來清除殘留膜。在清除了殘留膜之后，再清除保護(hù)膜。
接下來，用常規(guī)光抗蝕劑工藝來制備用腐蝕工序以形成歐姆層39的窗口的結(jié)構(gòu)10。最好采用包含各向同性即斜面腐蝕并繼之以各向異性即陡壁腐蝕的二步腐蝕工序。首先最好斜面腐蝕3500-5000以提供圖15所示的較好的歐姆層臺(tái)階覆蓋。圖15是結(jié)構(gòu)10的局部放大剖面圖，示出了最佳斜面腐蝕部分901和陡壁部分902以及部分歐姆層39、介電層37、ILDO層34、第二鈍化層33和第一鈍化層32。
再參照圖14，在步驟1019，制作歐姆層39。歐姆層39最好包含鋁或鋁合金(例如AlCuSi)，并具有超過1.0μm的厚度，以提供低電阻金屬化。歐姆層39也可以包含一個(gè)750-3000的鈦鎢(TiW)勢壘金屬層和TiW層上的至少1μm的鋁合金(例如AlCu)層。最好用常規(guī)濺射技術(shù)來制作歐姆層39。制作歐姆層39之后，用常規(guī)技術(shù)對其進(jìn)行圖形化以提供對圖2、3、5、7、9和11-13所示的結(jié)構(gòu)10的器件和元件端以及串聯(lián)電容器結(jié)構(gòu)28和旁路電容器結(jié)構(gòu)24的頂板的接觸引線。
在步驟1020，制作ILDI層43。為了制作ILDI層43，在結(jié)構(gòu)10的上表面上沉積一個(gè)2.0μm的氧化硅層。等離子增強(qiáng)CVD(PECVD)氧化硅是合適的。沉積氧化硅層之后，采用常規(guī)的厚光抗蝕劑(例如2.0μm)/回腐蝕整平工藝來整平比2.0μm的氧化硅層?；瘜W(xué)機(jī)械工序(CMP)也可用來整平氧化硅層。整平工序最好留下約2000-3000的氧化硅。整平之后，在經(jīng)整平過的氧化硅上制作一個(gè)1.0μm的附加PECVD氧化硅以構(gòu)成ILDI層43。
在步驟1021，在ILDI層43中腐蝕接觸窗口即通道，以使歐姆層46能恰當(dāng)?shù)貥?gòu)成接觸。最好同步驟1018那樣，采用斜面腐蝕繼之以陡壁腐蝕以提供歐姆層46的通道。最好先斜面腐蝕ILDI層43的3000-5000，剩下的進(jìn)行陡壁腐蝕。常規(guī)光刻和腐蝕技術(shù)被用來制作通道。
在步驟1022，用常規(guī)技術(shù)沉積歐姆層46并對其進(jìn)行圖形化。歐姆層46最好包含一個(gè)鋁/銅/硅合金且厚度超過1.5μm。在步驟1023和1024，在結(jié)構(gòu)10上制作最終鈍化層44并對其進(jìn)行圖形化以提供對歐姆層有恰當(dāng)接觸的最終通道。最終鈍化層44最好包含一個(gè)磷硅化物玻璃(PSG)和一個(gè)制作在PSG層上的PECVD氧化硅/氮化硅薄膜組合。最終鈍化層44制作之后，結(jié)構(gòu)10最好經(jīng)受400-500的形成氣體退火。
雖然在上文描述中采用了n溝LDMOS結(jié)構(gòu)，但根據(jù)本發(fā)明的結(jié)構(gòu)和方法也支持上述n和P型區(qū)互換3的P溝LDMOS結(jié)構(gòu)。
至此，應(yīng)當(dāng)理解，現(xiàn)已提供用來將無源元件、ESD結(jié)構(gòu)和邏輯結(jié)構(gòu)結(jié)合到高頻LDMOS晶體管工藝流程中以制作硅基單片高頻集成電路的結(jié)構(gòu)和方法。此結(jié)構(gòu)和方法采用了LDMOS晶體管的設(shè)計(jì)，從而將附加的工藝步驟減到最少并大大簡化了集成。此單片高頻集成結(jié)構(gòu)提供了良好的射頻性能，而且顯著地小于現(xiàn)有技術(shù)的混合分立元件設(shè)計(jì)。此外，此結(jié)構(gòu)比等效的III-V基設(shè)計(jì)具有更好的投入產(chǎn)生而且更易于制造。
權(quán)利要求
1.一種單片高頻集成電路結(jié)構(gòu)，其特征在于一個(gè)半導(dǎo)體本體(13)，它包含一個(gè)第一導(dǎo)電類型的第一層(14)和一個(gè)形成在第一層上的第一導(dǎo)電類型的第二層(16)，第一層的雜質(zhì)濃度高于第二層，其中的第二層用多個(gè)鈍化區(qū)(21)被隔離成多個(gè)有源區(qū)；一個(gè)制作在第一有源區(qū)內(nèi)的高頻功率FET器件(22)，此高頻功率FET器件包含一個(gè)第二導(dǎo)電類型的第一源區(qū)(58)、一個(gè)同第一源區(qū)分離開的第二導(dǎo)電類型的第一漏區(qū)(61)、一個(gè)位于第一源區(qū)和第一漏區(qū)之間且用第一柵介電導(dǎo)(63)與第二層分離開的第一柵電極層(64)、以及一個(gè)將第一源區(qū)連接到第一層的第一導(dǎo)電類型的第一散熱區(qū)(36)；以及一個(gè)制作在多個(gè)鈍化區(qū)(21)中的一個(gè)上的第一無源元件(23，26，28，31)。
2.權(quán)利要求1的結(jié)構(gòu)，其特征在于，一個(gè)制作在第二有源區(qū)中的第二無源元件(24)。
3.權(quán)利要求1的結(jié)構(gòu)，其特征在于，第一無源元件包含一個(gè)電感器結(jié)構(gòu)(23)。
4.權(quán)利要求3的結(jié)構(gòu)，其特征在于，該電感器結(jié)構(gòu)包含一個(gè)多層金屬化(39，46)且具有螺旋形狀，以使電感器結(jié)構(gòu)有一個(gè)中心定位芯。
5.權(quán)利要求1的結(jié)構(gòu)，其特征在于，一個(gè)制作在第三有源區(qū)中的ESD結(jié)構(gòu)(27，127)。
6.權(quán)利要求1的結(jié)構(gòu)，其特征在于，一個(gè)制作在多個(gè)有源區(qū)的一部分中的邏輯結(jié)構(gòu)(29)。
7.一種單片高頻功率放大器集成電路結(jié)構(gòu)，其特征在于一個(gè)第一導(dǎo)電類型的底部平坦層(14)；一個(gè)制作在底部平坦層上的第一導(dǎo)電類型的外延層(16)，此外延層的雜質(zhì)濃度比底部平坦層的更低；選擇性地制作在外延層各部分上以提供第一和第二有源區(qū)的多個(gè)鈍化區(qū)(21)；一個(gè)制作在第一有源區(qū)中的硅基高頻功率FET器件(22)，此硅基高頻功率FET器件的源(58)連接于底部平坦層；以及一個(gè)制作在第二有源區(qū)中的邏輯結(jié)構(gòu)(29)。
8.權(quán)利要求7的結(jié)構(gòu)，其特征在于，該邏輯結(jié)構(gòu)包含一個(gè)NMOS部分(812)和一個(gè)PMOS部分(813)，此NMOS部分包含一個(gè)連接于底部平坦層(14)的源區(qū)(811、817)。
9.一種制作單片高頻集成電路結(jié)構(gòu)的方法，其特征在于，包括以下步驟提供一個(gè)半導(dǎo)體材料本體(13)，它包含一個(gè)第一導(dǎo)電類型的第一層(14)和一個(gè)制作在第一層上的第一導(dǎo)電類型的第二層(16)，此第二層的雜質(zhì)濃度比第一層的低，此第一層形成一個(gè)底部平坦層；在第二層的部分區(qū)域上制作多個(gè)鈍化區(qū)(21)形成多個(gè)暴露的有源區(qū)；在第一有源區(qū)中制作一個(gè)高頻功率FET器件(22)，此高頻功率FET器件包含一個(gè)第二導(dǎo)電類型的第一源區(qū)(58)、一個(gè)與第一源區(qū)分離開的第二導(dǎo)電類型的第一漏區(qū)(61)、一個(gè)位于第一源區(qū)和第一漏區(qū)之間且用第一柵介電層(63)與第二層分離開的第一柵電極層(64)、以及一個(gè)將第一源區(qū)連接到底部平坦層的第一導(dǎo)電類型的第一散熱區(qū)(36)；以及在多個(gè)鈍化區(qū)(21)中的一個(gè)上制作一個(gè)第一無源元件。
10.權(quán)利要求9的方法，其特征在于，在第四有源區(qū)中制作一個(gè)邏輯結(jié)構(gòu)(29)的步驟。
全文摘要
高頻功率FET裝置(22)與無源元件(23、24、26、28、31)、靜電放電(ESD)裝置(27、127、227)和/或邏輯結(jié)構(gòu)(29)一起集成在半導(dǎo)體本體(13)上以形成單片高頻集成電路結(jié)構(gòu)(10)。此高頻功率FET裝置(22)包含一個(gè)接地的源結(jié)構(gòu)。邏輯結(jié)構(gòu)(29)采用接地源結(jié)構(gòu)的高頻功率FET結(jié)構(gòu)作為CMOS中的一個(gè)裝置。
文檔編號(hào)H01L29/78GK1140900SQ9610546
公開日1997年1月22日 申請日期1996年4月25日 優(yōu)先權(quán)日1995年5月1日
發(fā)明者J·C·科斯塔, W·R·伯格, N·卡米爾, C·P·德拉貢, D·J·拉梅, D·K·洛夫萊斯, D·Q·恩格 申請人:摩托羅拉公司