專利名稱：靜態(tài)隨機存取存儲器及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜態(tài)隨機存取存儲器(static random access memory，SRAM)，特別是涉及一種具有改進的穩(wěn)定性的SRAM及其制作方法。
集成電路之內(nèi)的元件密度可以利用縮減空間的集成電路設(shè)計(reducedgeometry integrated circuit designs)原則，來增加集成電路性能以及降低其實際成本。包含動態(tài)隨機存取存儲器(DRAM)，靜態(tài)隨機存取存儲器(SRAM)，只讀存儲器(ROM)，可擦除可編程只讀存儲器(EEPROM)等的現(xiàn)代集成電路存儲器件都是利用這種策略原則的明顯實例。集成電路存儲器件內(nèi)的存儲單元的密度正不斷地增加，而伴隨的是這類器件的單位位元存儲成本的相應(yīng)降低。密度的增加是利用在器件內(nèi)制作較小的結(jié)構(gòu)，以及利用縮減器件之間或構(gòu)成器件的結(jié)構(gòu)之間的分隔空間而實現(xiàn)的。通常，這類較小尺寸的設(shè)計準(zhǔn)則(design rules)會伴隨有布局、設(shè)計以及構(gòu)造的修正。當(dāng)使用這類較小尺寸的設(shè)計準(zhǔn)則時，這些修正改變要通過縮減器件的大小才可能進行，而且還要維持器件的性能。作為一個實例，在多種現(xiàn)有的集成電路之中其操作電壓的降低是由于諸如縮減柵極氧化物厚度，以及增進微影程度控制上的誤差才可能完成的。另一方面，縮減尺寸的設(shè)計準(zhǔn)則也使得有必要降低操作電壓，以便小尺寸器件若以現(xiàn)有的較高操作電壓操作時，限制所產(chǎn)生的熱載流子(hotcarriers)。
根據(jù)縮減空間的設(shè)計準(zhǔn)則制作靜態(tài)隨機存取存儲器(SRAM)，并以降低的內(nèi)部電壓操作時，可能會減低SRAM存儲單元的穩(wěn)定性。操作電壓的降低，以及其他設(shè)計上的改變，可能會將在數(shù)據(jù)信息讀取操作期間，用以確保SRAM能夠保持穩(wěn)定數(shù)據(jù)信息狀態(tài)的電壓范圍加以縮減，并增加讀取操作讀到存儲于SRAM存儲單元內(nèi)的數(shù)據(jù)的中間值，甚至完全損失信息的可能，典型的SRAM設(shè)計包括有耦接在一起成為一種閂鎖(latch)構(gòu)造的兩個或四個MOS晶體管，其具有兩個電荷存儲節(jié)點(charge storage node)以供存儲對應(yīng)于數(shù)據(jù)的充電狀態(tài)。利用選擇性地將每一個電荷存儲節(jié)點耦接至一對互補位線之中的對應(yīng)一條，便能夠以一種非損壞性的方式，將數(shù)據(jù)由現(xiàn)有的SRAM存儲單元中讀出，這種選擇性的耦接是利用一對派通晶體管(passtransistor)，亦稱轉(zhuǎn)換晶體管來完成的，而每一個派通晶體管則連接于兩個電荷存儲節(jié)點中之一以及其對應(yīng)的互補位線之一兩者之間。字線信號被提供給派通晶體管的柵極，以在數(shù)據(jù)讀取操作的期間將派通晶體管打開為ON狀態(tài)。電荷會流經(jīng)處于打開為ON狀態(tài)的派通晶體管而到達電荷存儲節(jié)點，或由電荷存儲節(jié)點流出到達處于打開為ON狀態(tài)的派通晶體管，以便位線中的一條進行放電，并使另一條位線充電。位線上的電壓變動便可以由一個差動式放大器(differential amplifier)來感應(yīng)。
為了在這種數(shù)據(jù)讀取操作的期間使SRAM的存儲單元閂鎖維持穩(wěn)定，SRAM中至少要有一個電荷存儲節(jié)點必須要以比電荷流動進出對應(yīng)的位線更快的速率進行充電或放電。過去，這種控制是利用將派通晶體管連接至特定電荷存儲節(jié)點的通道，制作得比其漏極連接至特定電荷存儲節(jié)點的SRAM存儲單元的晶體管的至少一個通道窄且/或長。這種幾何設(shè)計可容許流經(jīng)至少一個SRAM存儲單元的晶體管的電流，要比流經(jīng)對應(yīng)的派通晶體管的電流大；其結(jié)果，電荷存儲節(jié)點的充電或放電要比對應(yīng)的位線放電或充電進行得更快。
不過，這種幾何設(shè)計卻有某些缺點與限制。例如，將派通晶體管的通道制作得較窄較長會使數(shù)據(jù)的讀取與寫入動作變慢。此外，不同存儲單元與派通晶體管的相對幾何構(gòu)造會在一個特定的SRAM存儲單元可以精確制作小到何種程度之上造成一些限制。
因此本發(fā)明的一個目的在于提供一種SRAM，其具有增進的穩(wěn)定性，可以在降低的電壓下操作，或者能夠使用較小尺寸的設(shè)計準(zhǔn)則來制作。讀取一個SRAM存儲單元所使用的派通晶體管的柵極，比起存儲單元晶體管，其構(gòu)形最好能夠提供減低的互導(dǎo)(transconductance)，能夠為SRAM存儲單元增加穩(wěn)定性。本發(fā)明一種方法的一個具體實施例可以容許利用增進穩(wěn)定性的方式，制作派通晶體管的柵極的截面造形。
根據(jù)本發(fā)明的一個實施例，提供一種SRAM，其具有以位線進行尋址的多個SRAM存儲單元，這些SRAM存儲單元包括有一高參考電位接點與一低參考電位接點，以及一電荷存儲節(jié)點。這些存儲單元還包括一下拉晶體管與一派通晶體管。下拉晶體管連接至電荷存儲節(jié)點與低參考電位接點，且該下拉晶體管具有一源極，一漏極與一下拉晶體管的柵極。派通晶體管連接至電荷存儲節(jié)點與一條位線，具該派通晶體管具有一源極，一漏極與一派通晶體管的柵極，派通晶體管的柵極具有一下表面，其比下拉晶體管的柵極的下表面被彎曲到達更大的程度。
本發(fā)明SRAM的另一個實施例具有以位線進行尋址的多個SRAM存儲單元，這些SRAM存儲單元包括一高參考電位接點與一低參考電位接點以及一電荷存儲節(jié)點。一下拉晶體管連接至電荷存儲節(jié)點與低參考電位接點，且該下拉晶體管具有一源極，一漏極與一下拉晶體管的柵極。一派通晶體管連接至電荷存儲節(jié)點與一條位線，且該派通晶體管具有一源極，一漏極，一通道與一派通晶體管的柵極，派通晶體管柵極具有一裝置，可在派通晶體管的通道區(qū)內(nèi)產(chǎn)生具有一定形狀的電場，其中所產(chǎn)生的電場在通道區(qū)內(nèi)緊臨著派通晶體管的源極與漏極之處強度減低。
根據(jù)本發(fā)明的另一方面提供一種制作SRAM的方法。先提供一基底與形成于該基底上的導(dǎo)線，其中一第一導(dǎo)線形成于一下拉晶體管的通道區(qū)之上，而一第二導(dǎo)線形成于一派通晶體管的通道區(qū)之上。再以一種保護第一導(dǎo)線免受氧化的方式制作第一導(dǎo)線。最后將第二導(dǎo)線暴露于一氧化環(huán)境之中，同時第一導(dǎo)線則被遮蔽起來，以使第一與第二導(dǎo)線具有不同的橫截面構(gòu)形。
為了讓本發(fā)明的上述和其他目的、特征、及優(yōu)點能更明顯易懂，下文特舉若干優(yōu)選實施例，并配合附圖作詳細說明。附圖中

圖1表示本發(fā)明一特定實施例的電路圖；圖2為圖1中所表示的SRAM的一個部分的局部剖視圖；圖3與圖4為局部剖視圖，用以顯示制作圖2中的器件的流程。
本發(fā)明的優(yōu)選實施例可以利用選擇性地形成一個SRAM存儲單元的派通晶體管的互導(dǎo)，以限制流經(jīng)派通晶體管的電流，但不改變SRAM晶體管的幾何造形與布局，而增進SRAM存儲單元的穩(wěn)定性。本發(fā)明的一個具體的優(yōu)選實施例可將派通晶體管的互導(dǎo)，利用改變派通晶體管柵極的構(gòu)形加以調(diào)整。例如，一種差異式的氧化工藝可以將派通晶體管的柵極氧化，以產(chǎn)生一種其下邊緣由基底舉升的柵極，該方式可以減低流經(jīng)派通晶體管的通道的電流。這種氧化的工藝處理，由于至少某些存儲單元晶體管的柵極在氧化工藝步驟之中被保護起來，以使派通晶體管柵極的構(gòu)形被改變了，而具有被保護起來的晶體管的柵極的構(gòu)形則未被氧化工藝所改變，因而是屬于一種差異式的設(shè)計。
圖1中顯示一SRAM存儲單元(一組六個晶體管或6T的存儲單元)，其包含有兩個PMOS負載晶體管10，12與兩個NMOS下拉晶體管(pull-downtransistor)14，16連結(jié)起來以構(gòu)成交叉耦合的反相器(inverter)。每一個PMOS負載晶體管10，12的柵極分別被連接至一個對應(yīng)的NMOS下拉晶體管14，16。PMOS負載晶體管10，12的漏極分別被連接至對應(yīng)的NMOS晶體管14，16的漏極，以形成具有現(xiàn)有構(gòu)造的反相器。負載晶體管的源極被連接至一個高參考電位，通常是Vcc，而下拉晶體管的源極則被連接至一較低的參考電位，通常是Vss。構(gòu)成一反相器的PMOS晶體管10與NMOS晶體管14的柵極則被連接至另一反相器晶體管12，16的漏極。同樣地，構(gòu)成另一反相器的PMOS晶體管12與NMOS晶體管16的柵極則被連接至晶體管10，14的漏極。因此，出現(xiàn)在第一反相器晶體管10，14的漏極(節(jié)點N1)的電位即被供應(yīng)給第二反相器晶體管12，16的柵極，而電荷則被用來將第二反相器保持在開(ON)或關(guān)(OFF)的狀態(tài)。一個邏輯相反的電位出現(xiàn)在第二反相器晶體管12，16的漏極(節(jié)點N2)，并出現(xiàn)在第一反相器晶體管10，14的柵極，以將第一反相器保持在互補的OFF或ON狀態(tài)。這樣，圖中所示的SRAM存儲單元的閂鎖(也稱鎖存)即可以具有兩種穩(wěn)定的狀態(tài)一個預(yù)定的電位出現(xiàn)在電荷存儲節(jié)點N1而一個低電位出現(xiàn)在電荷存儲節(jié)點N2的一種狀態(tài)，以及低電位出現(xiàn)在電荷存儲節(jié)點N1而預(yù)定的電位出現(xiàn)在電荷存儲節(jié)點N2的第二種狀態(tài)。二進制的數(shù)據(jù)便可以利用在此閂鎖的兩種狀態(tài)之間變換而被記錄下來。必須要有足夠的電荷存儲于電荷存儲節(jié)點上，以及在相關(guān)反相器的耦接?xùn)艠O上，以便能夠在不模糊的情況之下將一反相器保持在ON狀態(tài)，并使另一反相器保持在OFF狀態(tài)下，因而保持了存儲狀態(tài)。一個SRAM存儲單元的穩(wěn)定性，可以利用其電荷存儲節(jié)點上的電位相對于其標(biāo)稱值(nominal value)發(fā)生變動時，而同時仍可將SRAM存儲單元保持于其原始狀態(tài)的范圍來計量。
SRAM存儲單元的狀態(tài)通常是利用將存儲單元的兩個電荷存儲節(jié)點N1，N2選擇性地連接至一對互補的位線(BL，BL)而讀出。一對派通晶體管18，20分別被連接在電荷存儲節(jié)點N1，N2與對應(yīng)的位線BL，BL之間。在進行一次讀出操作之前，位線BL，BL先于通常為1/2·(Vcc-Vss)的，高及低參考電壓之間的一個電壓中點進行等化，之后字線WL上的一個信號再將派通晶體管切換至ON狀態(tài)。例如，考慮當(dāng)N1被充電至一個預(yù)定的電位Vcc，而N2則被放電為低電位Vss的一種情況。當(dāng)派通晶體管18，20被切換至ON狀態(tài)時，電荷即開始由節(jié)點N1流經(jīng)派通晶體管18而到達位線BL。節(jié)點N1上的電荷開始由位線BL上漏出，并由流經(jīng)負載晶體管10而至節(jié)點N1的電流加以補充。在此同時，電荷會由位線BL流經(jīng)派通晶體管20而到達節(jié)點N2，并且還有電荷由節(jié)點N2流經(jīng)下拉晶體管16。若流經(jīng)派通晶體管18的電流比流經(jīng)晶體管10的電流多，電荷便會開始由節(jié)點N1上漏出，并在減低至某一電平時，便可將下拉晶體管16切換至OFF狀態(tài)。若流經(jīng)派通晶體管20的電流比流經(jīng)晶體管16的電流多，電荷便會開始積聚在節(jié)點N2，并在充電至某一電平時，便可將負載晶體管10切換至OFF的狀態(tài)。
電荷存儲節(jié)點N1，N2的放電與充電可以導(dǎo)致SRAM存儲單元在存儲狀態(tài)之間切換，因而造成錯誤的數(shù)據(jù)被存儲于SRAM存儲單元內(nèi)的結(jié)果。因此便需要能夠?qū)⒖梢粤鹘?jīng)派通晶體管的電流控制在一個相對的電平之上，該相對電平必須低于流經(jīng)至少某些存儲單元晶體管的電平。亦即，一相對較高的電流應(yīng)流經(jīng)各個連接至每一電荷存儲節(jié)點的負載或下拉晶體管中之一。通常，六晶體管的SRAM存儲單元的制作是將其兩個負載晶體管10與12制作成薄膜晶體管(thin-film transistor，TFT)。就這種雙TFT SRAM存儲單元的結(jié)構(gòu)而言，負載晶體管10，12的源極，漏極與通道區(qū)以及柵極，都是由沉積在一層絕緣材料上的多晶硅制成的，而該絕緣材料覆蓋著一個下層SRAM電路，此電路包含派通晶體管以及形成于基底表面上的下拉晶體管。通常會需要制作具有高互導(dǎo)程度的負載晶體管，因為多晶硅晶體管傾向于泄漏電流，使得高互導(dǎo)性的TFT負載晶體管消耗掉無法令人接受的電力。因此，下拉晶體管最好能比派通晶體管更易于導(dǎo)通更多的電流，其程度要能夠達到足以確保一次讀取的操作不致于改變SRAM存儲單元的數(shù)據(jù)狀態(tài)的程度。
由于提供具有相對較窄且較長通道的派通晶體管，以及提供具有相對較寬且較短通道的下拉晶體管，在現(xiàn)有的SRAM的應(yīng)用之中，通過派通晶體管與下拉晶體管的電導(dǎo)(conductance)已有所差異。不過，在實際采用較小尺寸的設(shè)計準(zhǔn)則，或設(shè)計使用降低的操作電壓時，由于包括了最小結(jié)構(gòu)尺寸等工藝上的限制，要將這種策略發(fā)揮到超過目前應(yīng)用的程度是不可行的。要在下拉晶體管與派通晶體管的互導(dǎo)之間維持一個固定的比例，同時又要進一步地縮減存儲單元的尺寸是極困難的。同樣地，若操作電壓降低，除非存儲單元的尺寸以不理想的方式制作得較大，否則要確保擁有足夠的電壓范圍以便存儲單元能穩(wěn)定操作也是極為困難的。因此，本發(fā)明的實施例便提供一種不同的方法，可以降低派通晶體管的電導(dǎo)，但又不降低下拉晶體管的電導(dǎo)。
圖2顯示根據(jù)本發(fā)明的一個優(yōu)選實施例的一SRAM的橫截面部分，特別是，在圖2中以示意圖的方式顯現(xiàn)一SRAM的優(yōu)選實施例的下拉晶體管14與派通晶體管18的構(gòu)形。圖中所示的實施例包含可以在派通晶體管通道中產(chǎn)生電場的一個派通晶體管柵極44，其所產(chǎn)生的電場顯著地不同于現(xiàn)有形狀的派通晶體管柵極所產(chǎn)生的電場，圖2的實施了例的派通晶體管柵極44所產(chǎn)生的電場，其最為不同之處在于派通晶體管的通道區(qū)內(nèi)，鄰接著源極和漏極。在此區(qū)域內(nèi)的較低電場強度與現(xiàn)有派通晶體管柵極相比只會吸引較少的自由載流子，因而減低了通過派通晶體管的電導(dǎo)。若增強通道區(qū)中所產(chǎn)生的電場，最好應(yīng)能使派通晶體管柵極的下表面邊緣圓滑化，直到延伸至周邊的源極/漏極區(qū)之外，并覆蓋通道區(qū)本身。這樣，派通晶體管柵極的下表面邊緣便可以舉升到基底的表面之上，超越基底的通道區(qū)，處于源極/漏極電極40，42的擴散范圍之間。
現(xiàn)有的派通晶體管柵極具有與通道區(qū)以一平均距離分開的平面式下表面。就施加于類似的通道區(qū)的類似電位而言，圖2中的柵極44可以在通道區(qū)的邊緣或在源極/漏極電極內(nèi)產(chǎn)生較低強度的電場，導(dǎo)致通道區(qū)的電導(dǎo)比具有現(xiàn)有的平面式柵電極的派通晶體管的通道區(qū)電導(dǎo)低。不論何種情況，有較少的導(dǎo)體會出現(xiàn)在派通晶體管緊接著源極/漏極區(qū)的區(qū)域內(nèi)。因此，圖中顯示的派通晶體管柵極所產(chǎn)生的不同電場便會減低通過派通晶體管的通道的互導(dǎo)，相對于流經(jīng)下拉晶體管14的電流量，減低了流經(jīng)派通晶體管18的電流量。如同圖2中所顯示的，下拉晶體管14的柵極38的橫截面構(gòu)形，相對于在現(xiàn)有SRAM中所制作的構(gòu)形并沒有顯著的改變，使得派通晶體管18的柵極44的橫截面構(gòu)形的調(diào)整修改，能夠利用可以增加SRAM存儲單元穩(wěn)定性的方式，來減低派通晶體管18的電導(dǎo)。
圖2中的SRAM是在一硅基底30上制作而成的，場氧化元件絕緣區(qū)32則被形成于基底30的表面上。下拉晶體管14是由形成于基底30表面上的源極/漏極區(qū)34，36，以及形成于基底30表面上的一柵極氧化物層(未顯示)之上的一柵極38所構(gòu)成的。派通晶體管18則是由形成于基底表面上源極/漏極區(qū)40，42，以及形成于一柵氧化物層(未顯示)之上的一柵極44所構(gòu)成的。下拉與派通晶體管的柵極38，44至少局部地由摻雜的多晶硅所構(gòu)成。當(dāng)柵極以多層的導(dǎo)電性材料制作構(gòu)成時，至少柵極的最低層部分應(yīng)是由一層摻雜多晶硅所構(gòu)成的。下拉與派通晶體管的柵極38，44中的最低層可由單獨一層的多晶硅所制成，或者，在其他的SRAM存儲單元構(gòu)造之中，不同的多晶硅層可被加入于下拉與派通晶體管的柵極內(nèi)。
圖2中所顯示的構(gòu)造可以利用一種差異式氧化工藝過程制作，在這種工藝中，下拉晶體管的柵極，以及負載晶體管，如果也制作于基底位準(zhǔn)上的話，均被一層掩模所覆蓋，以保護柵極免于被氧化。派通晶體管的柵極則保持暴露在外，或者，覆蓋于派通晶體管上的掩模被除去，以便將派通晶體管的柵極暴露出來。多晶硅柵極接著便被暴露于一種氧化的環(huán)境之中，例如，暴露于溫度約在950至1050℃的氧氣之中，其暴露時間持續(xù)足以將柵極的下緣氧化到所需要的程度。派通晶體管柵極的上緣經(jīng)常會在此工藝過程的同時被氧化了。不過，若派通晶體管的柵極以一種多層的結(jié)構(gòu)形成的話，諸如以一層金屬硅化物形成于多晶硅電極的表面上，則派通晶體管柵極的上緣便不會被氧化，或只是稍微被氧化。在這種情況中，派通晶體管柵極的上緣即可以維持通常的形狀，諸如圖2的實施例中所顯示的形狀。下拉晶體管14的柵極38，則通常是具有通常的矩形造形。柵極38的上緣的某部分圓滑化可以在不同的氧化層環(huán)繞著柵極形成時發(fā)生，但這種圓滑化只是次要的，并不會顯著地改變在下拉晶體管的通道內(nèi)所形成的電場分布情形。雖然圖中顯示下拉與派通晶體管，在其各自的源極/漏極區(qū)之間的通道具有大致相等的長度，但在多種情況之下，派通晶體管的通道會被制作得比下拉晶體管的通道長。在氧化之后，接著即執(zhí)行一次蝕刻的程序，以除去多晶硅氧化物，之后再以現(xiàn)有的方式進行進一步的工藝處理，以便完成SRAM的制作。
派通晶體管的互導(dǎo)被差異氧化的工藝所減低的程度，是根據(jù)派通晶體管柵極的下緣有多少被除去而定的。這樣，便必須要決定多晶硅氧化工藝的時間，并因而可以決定派通晶體管的相對電導(dǎo)可以減低的程度。而這可以利用判定派通晶體管以及下拉晶體管之間，若要針對一個給定的晶體管尺寸以及幾何造形，以及其他的晶體管與存儲單元特性而獲得一種穩(wěn)定的存儲單元，其間電流的流動的差異有多少而決定。當(dāng)然，減低可流經(jīng)派通晶體管的電流量會對SRAM的其他性能特性，諸如存取速度等有所沖擊，因此便不應(yīng)將派通晶體管的電流容量減少太多。
若派通晶體管柵極的邊緣是由相對于硅具有不同于派通晶體管柵極的中央部分所使用的N型多晶硅的功函數(shù)(work function)的材料所制成的話，便可以獲得與圖2中的實施例相似的一種效應(yīng)。例如，派通晶體管柵極可由P型多晶硅制成，其相對于硅具有與N型多晶硅不同的功函數(shù)。在這樣的一種實施例中，形成于派通晶體管柵極表面上的一層硅化鎢，可與多晶硅柵極的N型中央部分與P型邊緣部分兩者相接觸，以便將整個的柵極維持作為一個等電位的表面。派通晶體管柵極邊緣的功函數(shù)的差異，會以一種顯著改變派通晶體管的互導(dǎo)的方式，在實質(zhì)上改變通道內(nèi)與在源極/漏極接觸區(qū)的邊緣所產(chǎn)生的電場。柵極的P型邊緣部分的寬度與摻雜可加以改變，以將派通晶體管的互導(dǎo)相對于下拉晶體管晶調(diào)整至所需要的程度。圖2中的實施例是比這種變化更好的實施例，因為圖2中的實施例利用較少的工藝步驟，以及較寬松的設(shè)計準(zhǔn)則，便能夠制造出來。
圖3與圖4中所顯示的是與制作一種包含有依據(jù)圖2中所顯示的方式而調(diào)整派通晶體管的存儲單元的SRAM，及有關(guān)的某些工藝步驟。由于SRAM的大部分構(gòu)造與工藝都是公知的，故在此不予詳細討論。首先參考圖3，其中顯示的是SRAM的存儲單元在工藝過程的中間階段的情形。場氧化物元件絕緣區(qū)32已被形成于基底30之上，一層?xùn)艠O氧化物(未顯示)也已被形成于基底30之上，且一層摻雜多晶硅也已被形成于柵極氧化物層之上。摻雜多晶硅層已利用一種現(xiàn)有的方式進行成像，以便提供具有通常構(gòu)造的一下拉晶體管柵極，并在派通晶體管18的通道上提供一個未經(jīng)成形的電極。源極/漏極的植入自動對準(zhǔn)于柵極38，43。如果這些晶體管要采用一低摻雜漏極的源極/漏極的構(gòu)造，那么，只有植入的低摻雜漏極(LDD)部分通常會在此時進行。
參考圖4，在柵極如圖3中所顯示地被構(gòu)圖之后，一層掩模46便被形成于下拉晶體管的柵極之上，以便保護柵極中的多晶硅層。有數(shù)種不同的掩模材料都可以用來保護下拉晶體管的柵極。例如，利用TEOS(tetra-ethyl-ortho-silicate)進行化學(xué)氣相沉積所形成的一層厚度50至500A的氧化硅，或者利用相類似的方式所形成的一層高溫氧化物層均可，以一層氮化硅或下拉所形成的保護性掩模，可以對進一步氧化提供較佳的抵抗力。在掩模46形成之后，形成于派通晶體管18的柵極上的任何氧化物或掩摸材料皆被除去。這可以利用在下拉晶體管的至少柵極上形成一層保護性的光致抗蝕劑掩模，并且，當(dāng)負載晶體管被形成于SRAM的基底上時，亦形成于負載晶體管之上而完成。利用稀釋的HF溶液，或利用各向同性含氟蝕刻劑的氧化物干蝕刻(isotropic fluoride-based oxide dry etch)工藝，皆可將派通晶體管的柵極表面上的任何氧化物層除去。其他的掩模材料也根據(jù)需要而加以去除。當(dāng)然，前面制作工序步驟的光致抗蝕劑掩模，都會在任何的氧化工藝步驟中被灰化(ashed)，這樣便可能不需要再多包括一個特別的步驟來將光致抗蝕劑掩模除去。接著，再進行一次延長的氧化工序，以將派通晶體管柵極的多晶硅層氧化到所需要的程度。
進一步的工藝步驟接著便可以繼續(xù)進行，以便完成SRAM的制作。若某些或全部的SRAM晶體管都采用LDD源極/漏極區(qū)，則柵極上的氧化物或其他掩模層便都被去除。氧化物分隔層接著再以一般CVD氧化物沉積與回蝕刻的工序而形成于柵極的兩側(cè)面中之一上，接著再形成LDD電極的重摻雜部分。若不須進行進一步的源極漏極區(qū)摻雜的話，圖4中構(gòu)造的工藝程序便繼續(xù)進行一層厚絕緣層的沉積。不論哪種情況，都需要進一步的現(xiàn)有工藝步驟來完成此器件的制作。
雖然已公開了本發(fā)明的優(yōu)選實施例，但是這些實施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可以作出更動與潤飾，因此本發(fā)明的保護范圍應(yīng)當(dāng)由后附的權(quán)利要求書所界定。
權(quán)利要求
1.一種SRAM，其具有以位線進行尋址的多個SRAM存儲單元，這些SRAM存儲單元包括一高參考電位接點與一低參考電位接點；一電荷存儲節(jié)點；一下拉晶體管，其連接至該電荷存儲節(jié)點與該低參考電位接點，該下拉晶體管具有一源極，一漏極與一下拉晶體管柵極；以及一派通晶體管，其連接至該電荷存儲節(jié)點與一條位線，該派通晶體管具有一源極，一漏極與一派通晶體管柵極，派通晶體管柵極具有一下表面，其比該下拉晶體管的柵極的下表面被彎曲到更大的程度。
2.如權(quán)利要求1所述的SRAM，其中該派通晶體管柵極的下緣以比該下拉晶體管柵極的下緣高的位置被設(shè)置于一基底的表面之上。
3.如權(quán)利要求2所述的SRAM，其中該派通晶體管柵極的下緣以足夠的高度被設(shè)置于該基底的表面之上，使相比于一個具有平坦下電極的派通晶體管所產(chǎn)生的電場，其能改變該派通晶體管一通道區(qū)內(nèi)所形成的電場達到一足夠量，用以改變該派通晶體管的互導(dǎo)。
4.如權(quán)利要求2所述的SRAM，其中該派通晶體管柵極的下緣被舉升離開該派通晶體管的通道區(qū)部分的基底表面，其舉升的程度大于在該派通晶體管柵極的下表面的中心部分。
5.一種SRAM，其具有以位線尋址的多個SRAM存儲單元，這些SRAM存儲單元包括一高參考電位接點與一低參考電位接點；一電荷存儲節(jié)點；一下拉晶體管，其連接至該電荷存儲節(jié)點與該低參考電位接點，該下拉晶體管具有一源極，一漏極與一下拉晶體管柵極；以及一派通晶體管，其連接至該電荷存儲節(jié)點與一條位線，該派通晶體管具有一源極，一漏極，一通道與一派通晶體管柵極，該派通晶體管柵極具有一裝置可在該派通晶體管的通道區(qū)內(nèi)產(chǎn)生一特定構(gòu)形的電場，其中所產(chǎn)生的該電場在通道區(qū)內(nèi)緊接著派通晶體管的源極與漏極之處被減低強度。
6.一種制作SRAM的方法，其步驟包含提供一基底與形成于該基底上的導(dǎo)線，其中一第一導(dǎo)線形成于一下拉晶體管的通道區(qū)之上，而一第二導(dǎo)線形成于一派通晶體管的通道區(qū)之上；以一種保護該第一導(dǎo)線免受氧化的方式遮蔽該第一導(dǎo)線；以及將該第二導(dǎo)線暴露于一氧化環(huán)境中，而該第一導(dǎo)線則被遮蔽，以使該第一與第二導(dǎo)線具有不同的橫截面構(gòu)形。
7.如權(quán)利要求6所述的方法，其中該第一與第二導(dǎo)線的至少一個下方部分為摻雜多晶硅。
全文摘要
一種具有增進穩(wěn)定性的SRAM存儲單元,其包括的派通晶體管(pass transistors)的柵極利用氧化工序來定型,以使柵極的下緣被舉升離開基底表面。由于負載與下拉晶體管(load and pull－down transistors)的柵極在氧化工序被遮蔽起來,負載與下拉晶體管的柵極可具有習(xí)知的矩形造型。相對于流經(jīng)下拉晶體管的電流,派通晶體管的柵極經(jīng)過修改造型,減低了流經(jīng)派通晶體管的電流,因而減低了數(shù)據(jù)由SRAM存儲單元中被不恰當(dāng)?shù)負p失掉的機會。
文檔編號H01L27/11GK1180246SQ9611272
公開日1998年4月29日 申請日期1996年10月14日 優(yōu)先權(quán)日1996年10月14日
發(fā)明者孫世偉 申請人:聯(lián)華電子股份有限公司