專利名稱：雙極型晶體管及其制造方法
技術領域：
本發(fā)明一般來說涉及半導體器件，特別是雙極型晶體管及其制造方法。
許多高壓雙極型晶體管是縱向器件，其中收集極是在半導體襯底的一個表面上，其中發(fā)射極和基極是在半導體襯底的另一個相對的表面上。該半導體襯底的厚度一般大于約10微米，以便在收集極和發(fā)射極之間提供充分的實際間距。大的實際間距增加了收集極至發(fā)射極的擊穿電壓并使縱向雙極型晶體管能用于高壓的應用領域。但是，大的實際間距也增加了收集極電阻，這使縱向雙極型晶體管的驅動能力和速度下降。
其他高壓雙極型晶體管是橫向器件，該器件中收集極、發(fā)射極和基極接觸在半導體襯底的同一側面上。但是，橫向雙極型晶體管一般具有長的基區(qū)長度和在基區(qū)與下面的半導體襯底之間的大的寄生電容。由于這些缺點，橫向雙極型晶體管的速度和增益被降低。
因此，對雙極型晶體管來說存在下述的要求小的寄生電阻和電容；適合于高速應用和能將高電壓和高功率技術統(tǒng)一起來。


圖1、2和3說明了按照本發(fā)明的和在制造期間的雙極型晶體管的一個實施例的局部截面圖；和圖4描述了按照本發(fā)明的雙極型晶體管的另一個實施例的局部截面圖。
現在轉到附圖進行詳細描述，圖1說明了一個雙極型晶體管10的局部截面圖。晶體管10在半導體層12的一個表面22上制造。其中層12覆蓋于襯底11之上。晶體管10是集成電路30的一部分，該集成電路30能有選擇地包含金屬-氧化物-半導體場效應晶體管(MOSFET)31。MOSFET 31可在層12的一個不同部分35內制造。因而，該集成電路30可以是雙極互補型金屬-氧化物-半導體(BiCMOS)電路。
層12的一個部分用作或形成晶體管10的收集區(qū)13。收集區(qū)13具有第一種導電類型和具有適當的摻雜水平，以便使收集區(qū)13的寄生電阻為最小。為了減少制造晶體管10所需的工藝步驟，最好在襯底11上淀積或生長層12期間對層12進行摻雜。這樣，層12和收集區(qū)13最好具有基本上相同的摻雜水平，以便省去用于對收集區(qū)13進行摻雜的附加的工藝步驟。作為一個例子，層12和收集區(qū)13可以是厚度大于約3微米的輕摻雜n型硅同質外延層。在該例子中，層12可通過應用本領域的專業(yè)人員熟知的外延生長技術在襯底11上生長。
摻雜區(qū)36可應用本領域熟知的注入或擴散技術在層12的部分35中形成。區(qū)域36可形成MOSFET31的阱結構，當層12是第一導電類型時，區(qū)36可具有與第一導電類型不同的第二導電類型。例如，如層12是n型的，那么區(qū)36可以是p型的。
現在用圖2繼續(xù)說明，在圖2中描述了后續(xù)工藝之后的晶體管10和電路30的局部截面圖。不用說，在各圖中相同的參照號表示相同的元件。
在圖2中，在層12的表面22上設置或形成電絕緣體15，在表面22和絕緣體15上設置或形成導電體16。然后，應用本領域熟知的刻蝕技術，將導體16和絕緣體15形成為18和32部分中的圖形。由導體16和絕緣體15構成的部分18覆蓋于收集區(qū)13的一部分上，由導體16和絕緣體15構成的部分32覆蓋于摻雜區(qū)36的一部分上。
在形成部分18和32之后，在層12的收集區(qū)13內形成基區(qū)14，該基區(qū)14位于收集區(qū)13內?；鶇^(qū)14具有第二導電類型，并與部分18自對準?？蓪⒒鶇^(qū)14注入到層12內或擴散到層12內，使基區(qū)14的一部分位于部分18之下，其原因在下面說明。作為一個例子，基區(qū)14可形成為具有小于約300Ω/□的薄層電阻，也可具有進入層12的小于2微米的深度。
在晶體管10中，因為晶體管10不是縱向雙極型晶體管，故基區(qū)14的深度和層12的厚度不限制收集區(qū)電阻。而晶體管10是橫向雙極型晶體管，其中基區(qū)、收集區(qū)和發(fā)射區(qū)電極(未示出)都在層12的同一表面上。這樣，基區(qū)14的深度可以比常規(guī)的雙極型晶體管的深度淺，使得基區(qū)14的摻雜水平可高于常規(guī)雙極型晶體管的摻雜水平。隨著基區(qū)14中的摻雜水平的提高，晶體管10的基區(qū)電阻可減少，但不會對集電極電阻造成不利影響。再有，隨著基區(qū)電阻的減少，晶體管10與現有技術相比更適合于高速應用。
將導體16構成的部分18電耦合到基區(qū)14和收集區(qū)13以增強晶體管10的工作，如以下將要討論的那樣。但是，為了晶體管10的正確工作，導體16應不直接與層12接觸，以防止在基區(qū)14與收集區(qū)13之間發(fā)生短路。因而，絕緣體15位于層12與導體16之間，以防止上述的電短路。
最好也將絕緣體15和導體16分別用作集成電路30的柵絕緣層和柵電極。在本優(yōu)選實施例中，導體16和絕緣體15構成的部分32分別形成MOSFET 31的多晶柵電極和二氧化硅柵絕緣層。因此，因為導體16和絕緣體15可用于MOSFET 31和晶體管10兩者，故制造集成電路30所需的制造步驟的數目可進一步減少。作為一個例子，絕緣體15可以是厚度為小于約500埃的熱生長二氧化硅層，導體16可以是厚度為大于約1000埃的化學汽相淀積的多晶硅層。
現在參照圖3，在附加的工藝之后描述晶體管10和電路30的局部截面圖。基極接觸區(qū)19、發(fā)射區(qū)20和收集極接觸區(qū)21位于層12內。作為一個例子，基極接觸區(qū)19、發(fā)射區(qū)20和收集極接觸區(qū)21可使用離子注入和退火技術或擴散技術來形成。
在層12的表面22上設置第一掩模層(未示出)以便有選擇地在層12的基區(qū)14中形成發(fā)射區(qū)20和有選擇地在層12的收集區(qū)13中形成收集極接觸區(qū)21。發(fā)射區(qū)20和收集極接觸區(qū)21具有第一導電類型和高于收集區(qū)13的摻雜濃度。發(fā)射區(qū)20和收集極接觸區(qū)21最好使用單個掩模層同時形成，以便減少制造晶體管10所需的制造步驟的數目。
再有，發(fā)射區(qū)20和收集極接觸區(qū)21最好與導體16和絕緣體15構成的部分18自對準，以便簡化晶體管10的制造。通過使發(fā)射區(qū)20和收集極接觸區(qū)21兩者自對準于部分18，在發(fā)射區(qū)20和收集極接觸區(qū)21之間的距離不受光刻技術的分辨率所限制。例如，雖然光刻限制可能會對用于形成部分18的刻蝕掩模(未示出)的特征尺寸有限制，但可對刻蝕掩模進行底切，使得部分18被過刻蝕，從而使其小于上面覆蓋的刻蝕掩?！，F在，隨著部分18小于光刻的分辨率，使發(fā)射區(qū)20和收集極接觸區(qū)21自對準于部分18，以便在發(fā)射區(qū)20和收集極接觸區(qū)21之間具有小的距離。這樣，與現有技術相比，可減少發(fā)射區(qū)20和收集極接觸區(qū)21之間的距離，并通過減少發(fā)射極至收集極的間隔，使收集極的寄生電阻比現有技術減少。再有，晶體管10的速度可比現有技術增加。作為一個例子，在發(fā)射區(qū)20和收集極接觸區(qū)21之間的距離可小于2微米。
同樣可以理解，第一掩模層也可用于與發(fā)射區(qū)20和收集極接觸區(qū)21一起同時形成MOSFET 31的源區(qū)33和漏區(qū)34，以便減少制造電路30所需的制造步驟的數目。
在除去第一掩模層之后，然后可在表面22上設置第二掩模層，以便有選擇地在層12的基區(qū)14中形成基極接觸區(qū)19，其中基極接觸區(qū)19具有第二導電類型和具有高于基區(qū)14的摻雜濃度。用于形成發(fā)射區(qū)20和收集極接觸區(qū)21的技術也可用于形成基極接觸區(qū)19。本領域的專業(yè)人員將了解到，可在形成發(fā)射區(qū)20和收集極接觸區(qū)21之前形成基極接觸區(qū)19。
晶體管10具有形成于和位于基區(qū)14的第一部分內的基區(qū)寬度23，該部分位于發(fā)射區(qū)20和收集極接觸區(qū)21之間和位于部分18之下?；鶇^(qū)寬度23沿基本上平行于層12的表面22的方向延伸。較小的基區(qū)寬度23可改善晶體管10的高速性能。因而，為了使基區(qū)寬度達到最小，基區(qū)14和發(fā)射區(qū)20最好用雙擴散技術來形成，這是因為與簡單地使用注入和退火技術相比，通過在基區(qū)14內擴散發(fā)射區(qū)20可得到更小的基區(qū)寬度。
通過擴散發(fā)射區(qū)20，發(fā)射區(qū)20的邊緣將在絕緣體15的部分18之下朝收集區(qū)13延伸?；鶇^(qū)14的邊緣因為較早的擴散步驟已經位于部分18之下。但是，在發(fā)射區(qū)20的擴散過程中基區(qū)14的邊緣也將進一步在部分18之下擴散。因而，基區(qū)寬度23由基區(qū)14和發(fā)射區(qū)20之間的擴散長度內的差來確定，這是因為基區(qū)14和發(fā)射區(qū)20兩者都自對準于部分18。兩個分離的擴散過程的應用有利于更小的基區(qū)寬度23的制造而不需要增加光刻對準精度。以這種方式，基區(qū)寬度23的尺寸不象現有技術那樣受到光刻對準容限的限制。作為一個例子，基區(qū)寬度23可小于約1.5微米。
再有，當第一擴散過程用于制造基區(qū)14和第二擴散過程用于制造發(fā)射區(qū)20和收集極接觸區(qū)21時，晶體管10的雙擴散過程與可用于制造MOSFET 31的雙擴散過程更加相容。使用雙擴散過程制造的MOSFET在本領域中已知有雙擴散MOSFET或DMOS。
導體16構成的部分18覆蓋于標為基區(qū)寬度23的基區(qū)14的部分之上，與其電耦合，但不與其直接接觸。在晶體管10的工作期間，導體16構成的部分18可不加偏置或可處于一個浮動電位。但是，最好將導體16構成的部分18偏置于一個基本上恒定的電壓電位，以便通過不使位于部分18之下的基區(qū)14的部分耗盡或反型來改善晶體管10的性能。通過不使基區(qū)14的部分耗盡或反型，可在增強晶體管10的雙極型作用的同時，抑制寄生的MOSFET作用。作為一個例子，可將導體16構成的部分18電耦合到或短路到發(fā)射極(未示出)，該發(fā)射極被耦合到發(fā)射區(qū)20。
不用說，小的基區(qū)寬度也可通過使用對于基區(qū)14的擴散步驟和通過省去對于發(fā)射區(qū)20的擴散步驟來得到。但是，如省去對于發(fā)射區(qū)20的擴散步驟的話，部分18可能不足以覆蓋基區(qū)寬度23從而防止上述的在基區(qū)寬度23內的寄生MOSFET作用。因而，通過使用第二擴散步驟，它促使發(fā)射區(qū)20位于部分18之下，并促使基區(qū)14進一步位于部分18之下，基區(qū)寬度23將更穩(wěn)定地位于部分18之下，從而消除在基區(qū)寬度23內的寄生MOSFET作用。
圖4描述作為圖3的晶體管10的另一個實施例的雙極型晶體管40的局部截面圖。在圖3的晶體管正常工作下，收集極至發(fā)射極的擊穿電壓可被位于收集極接觸區(qū)21與導體16的部分18之間的絕緣體15的電擊穿所限制。較薄的絕緣體15減少收集極至發(fā)射極的擊穿電壓，較厚的絕緣體15增加收集極至發(fā)射極的擊穿電壓。這樣，可增加絕緣體15的厚度來增強晶體管10的高壓性能。但是，絕緣體15不應太厚，因為絕緣體15也用作MOSFET 31的柵絕緣層以便簡化電路30的制造。
因而，在圖4中在收集區(qū)13上形成場氧化區(qū)41，以便增加晶體管40的收集極至發(fā)射極的擊穿電壓，同時保持電路30的制造過程的簡單性。氧化區(qū)41可置于收集區(qū)13之上和在導體16構成的部分18之下?？稍诒绢I域已知的器件隔離步驟期間熱生長氧化區(qū)41。
晶體管40的部分43類似于圖3的部分18。部分43包括導體16的一部分、絕緣體15的一部分和場氧化區(qū)41，場氧化區(qū)41鄰近于絕緣體15和位于層12和導體16之間?；鶇^(qū)寬度23位于部分43的一部分之下。
晶體管40也包括在發(fā)射區(qū)20之上和電耦合到發(fā)射區(qū)20的發(fā)射極42。發(fā)射極42電耦合至導體16的部分43。發(fā)射區(qū)20和收集極接觸區(qū)21自對準于部分43。更具體地說，收集極接觸區(qū)21自對準于部分43的場氧化區(qū)41，發(fā)射區(qū)20自對準于部分43的導體16和絕緣體15。場氧化區(qū)41改善了晶體管40的高壓性能，使之超過晶體管10的高壓性能，這是因為場氧化區(qū)41比圖3的絕緣體15厚。如圖4中所描述的，可通過增加收集極接觸區(qū)21與導體16的部分43之間的距離，進一步改善晶體管40的高壓性能。
因而，按照本發(fā)明，很明顯已提供了一種克服了現有技術的缺點的經改善的雙極型晶體管。在很大程度上減少了雙極型晶體管的寄生電阻而不需要使用高摻雜的埋層。結果，雙極型晶體管具有經過改善的、能與高壓應用相容的高速性能。再有，因為該雙極型晶體管不是常規(guī)的縱向器件，所以該雙極型晶體管的開關速度不受制造雙極型晶體管的半導體層或外延層的厚度的限制。另外，制造雙極型晶體管的方法與在同一半導體層中制造雙擴散的和其他的MOSFET的方法相容。此外，雙極型晶體管的基區(qū)寬度不受光刻對準和分辨率能力的限制。
盡管已參照優(yōu)選實施例詳細地顯示和描述了本發(fā)明，但本領域的專業(yè)人員應了解到可在不偏離本發(fā)明的精神和范圍的前提下進行形式和細節(jié)方面的變更。例如，層12和襯底11可包括在絕緣體上的硅(SOI)襯底。另外，諸如硅的局部氧化(LOCOS)結構的器件隔離特征可包含于電路30中，以便在晶體管10和MOSFET之間提供電隔離。因此，本發(fā)明的公開不打算是限定性的。而本發(fā)明的公開的意圖是對本發(fā)明的范圍的說明，該范圍在下述的權利要求中提出。
權利要求
1.一種雙極型晶體管，其特征在于包括半導體層；在該半導體層中的收集區(qū)，該收集區(qū)具有第一導電類型；具有第二導電類型的、位于該收集區(qū)內的基區(qū)，該基區(qū)具有一個基區(qū)寬度；不與該半導體層直接接觸的導電體，該導電體覆蓋于該基區(qū)寬度和收集區(qū)的一部分之上；以及具有第一導電類型的、位于基區(qū)內的發(fā)射區(qū)，基區(qū)寬度位于發(fā)射區(qū)和收集區(qū)之間。
2.根據權利要求1的雙極型晶體管，其中基區(qū)和發(fā)射區(qū)自對準于該導電體。
3.根據權利要求1的雙極型晶體管，其中基區(qū)寬度小于約1.5微米。
4.根據權利要求1的雙極型晶體管，其特征還在于包括在半導體層和導電體之間的電絕緣體，其中收集區(qū)和半導體層具有基本上類似的摻雜水平。
5.根據權利要求4的雙極型晶體管，其特征在于還包括在收集區(qū)中的收集極接觸區(qū)和在半導體層與導電體之間的場氧化區(qū)，其中場氧化區(qū)鄰近于電絕緣體，其中收集極接觸區(qū)自對準于場氧化區(qū)，其中發(fā)射區(qū)和基區(qū)自對準于導電體和電絕緣體。
6.根據權利要求1的雙極型晶體管，其中基區(qū)的電阻小于約300Ω/□。
7.根據權利要求1的雙極型晶體管，其中將導電體電耦合到發(fā)射區(qū)。
8.根據權利要求1、2、4、5、6、7或8的雙極型晶體管，其特征在于還包括覆蓋于發(fā)射區(qū)之上的和與其電耦合的發(fā)射極，該發(fā)射極電耦合到導電體。
9.一種制造集成電路的方法，其特征在于包括下述步驟提供襯底；提供覆蓋于該襯底上的外延層，該外延層的一部分形成第一導電類型的收集區(qū)；形成覆蓋于收集區(qū)的一部分之上的導電體；在外延層中形成第二導電類型的基區(qū)和使之自對準于導電體；以及通過在基區(qū)中形成第一導電類型的發(fā)射區(qū)從而在基區(qū)中形成基區(qū)寬度，該基區(qū)寬度是發(fā)射區(qū)和收集區(qū)之間的基區(qū)的一部分，該發(fā)射區(qū)自對準于導電體。
10.根據權利要求9的方法，其特征在于還包括在收集區(qū)的一部分之上形成場氧化區(qū)的步驟，其中形成基區(qū)寬度的步驟包括形成收集極接觸區(qū)，場氧化區(qū)位于收集極接觸區(qū)和基區(qū)之間，其中形成導電體的步驟包括在場氧化區(qū)的一部分上形成導電體，其中形成收集極接觸區(qū)的步驟包括使收集極接觸區(qū)自對準于場氧化區(qū)。
全文摘要
雙極型晶體管,包括收集區(qū)、集電區(qū)中的基區(qū)和在基區(qū)內的發(fā)射區(qū)。導電體的一部分位于雙極型晶體管的基區(qū)寬度之上。使發(fā)射區(qū)自對準于導電體構成的某部分,最好使發(fā)射區(qū)擴散進入基區(qū),以便減少基區(qū)寬度而不依賴于在基區(qū)和導電體構成的該部分之間的非常精確的對準。導電體構成的該部分用于耗盡雙極型晶體管的基區(qū)寬度的一部分。
文檔編號H01L29/732GK1170238SQ9711099
公開日1998年1月14日 申請日期1997年4月29日 優(yōu)先權日1996年5月1日
發(fā)明者曹漢亞(音譯) 申請人:摩托羅拉公司