專利名稱：需要微小面積的閾值邏輯電路的制作方法
一個閾值邏輯電路主要包括加權輸入量求和電路元件以及隨后的閾值形成電路的元件，對于這類邏輯電路，還有類似于EPROM中具有一個浮柵的所謂神經原(Neuron)MOS晶體管可以找到應用。
神經原MOS晶體管的結構以及它們在閾值邏輯電路中的應用，可以從IEEE Transactions on Electron Devices，Vol.39，No.6，June 1992，pp.1444-1455，中查到。
在國際申請WO96/42 049 A1中可以了解一個閾值邏輯電路，在該電路中至少有第一和第二電路部分，這些電路部分分別有一計值電路以及一些用于加權輸入量的求和電路元件。
本發(fā)明的任務在于給出提供一種具有盡可能小的芯片面積的閾值邏輯電路。根據本發(fā)明，此項任務是通過一種閾值邏輯電路予以解決的，此電路具有一個第一電路部分及至少一個第二電路部分，這些部分分別具有一個計值電路，以及神經原MOS晶體管。其中，在第一電路部分中，在一個神經原MOS晶體管的一個柵極上形成一個部分求和信號，并且其中，在至少第二電路部分中，至少有另一神經原MOS晶體管，是可以通過第一電路部分的部分求和信號來控制的。分權利要求涉及到本發(fā)明的一些有用的發(fā)展。
以下借助附圖詳細地對本發(fā)明加以說明。其中

圖1基于本發(fā)明的一個乘法器示例的閾值邏輯電路的電路圖。
圖2根據圖1按照本發(fā)明的邏輯電路一部分的截面圖。
很多邏輯操作，例如二進制乘法或二進制加法，均可以用閾值方程組的公式作如下描述f1(x1，…，xm)＝1，當w11x1+w12x2+…+w1mxm≥T1＝0，否則 (1)fn(x1，…，xm)＝1，當wn1x1+wn2x2+…+wnmxm≥Tn，＝0，否則其中n≥2及m≥2。
同時xi為輸入量且i＝1……m，wki為加權因子，其中i＝1…m及k＝1……n，以及Ti為等式及不等式方程組的閾值，其中i＝1……n。在電路技術實施中，xi常常是二進制量，其值只能取0及1。如果一行的加權因子的至少兩個矢量(wi1，wi2，…，wim)以及(wj1，wj2，…，wjm)，其中i≠j，i≤n而j≤n，在形式上是類似的，即很多元素是一致的，也就是說對于盡可能多的下標k，其中1≤k≤m，wik＝wjk是成立的。則可以這樣來變換方程組(1)的i行及j行的條件邊，即在一邊，下面指在符號“≥”的左邊，為相同的部分和，同時在另一邊，下面指在右邊，是兩行中不一致的項。用公式描述則對于行i及行j可寫成如下形式。fi(x1，…，xm)＝1，當∑witxt≥Ti+∑witxt，對于wit＝wjt的 對于wit≠wjt的所有t有效 所有t有效fi＝0，否則(2)fj(x1，…，xm)＝1，當∑wjtxt≥Tj+∑wjtxt，對于wit＝wjt的 對于wit≠wjt的所有t有效所有t有效fj＝0，否則假如Ti＝Tj也成立，則Ti及Tj也被置于具有相等的部分和的一邊。
為了實現一個電路技術上的轉換，現在由方程組(2)得到公共的部分和項，在這兒分別在不等式的左邊，僅實現一次，而這個在一個部分電路中一次實現的部分和信號，也傳輸給閾值電路的另一部分進行處理。
如上已經提到的，最低條件是，至少方程組(1)的兩個函數fi及fj在條件部分具有相同的部分和項。如果在一個方程組中存在較多的函數有相等的部分和，那么這些就可以組合成相應的組，其中對于每個函數組，各相等的項在最少的情況下，只產生唯一的一次。
作為一個范例，在圖1中給出一個按本發(fā)明的用以下方程描述的閾值邏輯電路的乘法器單元Ci+1(a1，a2，Si，Ci)＝1，當a1+a2+2*Si+2*Ci-4≥0＝0，否則 (3)以及Si+1(a1，a2，Si，Ci，Ci+1)＝1，當a1+a2+2*Si+2*Ci-4*Ci+1-2≥0＝0，否則(4)其中，ai和bi為需進行乘的位，Ci和Si為一個直接在前面的一級的進位位和求和位，并且其中Ci+1和Si+1為緊隨其后一級的進位位和求和位，以及其中乘法器單元具有形成進位位Ci+1的一個單元部分CZ及形成求和位Si+1的一個單元部分SZ。
此單元部分CZ包含一個計值電路，其具有對輸入信號和參考信號加權求和的兩個輸入分路。計值電路具有p溝道MOS晶體管M1和M2以及n溝道MOS晶體管M3、M4和M7，其中晶體管M1和M3以及晶體管M2和M4分別以交叉反饋方式構成倒相器，并且由此構成一個保持網絡，此網絡可通過同這兩個倒相器輸入端相連的晶體管M7，借助于復位信號φreset1進行復位。由晶體管M1及M3構成的倒相器形成進位信號Ci+1，并且它通過左邊的分路以n溝道MOS晶體管M5的形式同基準電位VSS相連，這兒在晶體管M5的柵上加一參考電壓Vref以便根據方程(3)調節(jié)閾值。由晶體管M2及M4構成的倒相器經過右邊的分路，以一個神經原MOS晶體管M6的形式同基準電位相連，這兒晶體管M6的一個浮柵G有一個部分和信號TS＝a1+a2+2*Si+2*Ci，并且與其相隔離的輸入柵同位ai，bi，Ci及Si的輸入端相接。
形成求和位Si+1的單元部分SZ同形成進位位Ci+1的單元部分CZ一樣，同樣包含一個具有兩個輸入分路的計值電路，其中具有計值電路晶體管M1’，M2’，M3’，M4’及M7’，并且在信號Ci+1的位置上形成信號Si+1。在單位部分SZ的左邊分路提供一個神經原MOS晶體管M5’形成數值為4*Ci+1+2，此處這一項是通過方程(4)的變換得到的。單元部分SZ右邊的分路，通過n溝MOS晶體管M6的浮柵被提供給求和信號TS＝a1+a2+2*Si+2*Ci。
正如圖2示例中所指出的，這種情況優(yōu)先是如此產生的，即相應的神經原MOS晶體管M6及M6’的溝道區(qū)相當近地互相配置，并且用一薄的絕緣層OX1將用于浮柵G隔離的公共導電區(qū)復蓋起來。晶體管M6的輸入柵1……4通過一薄絕緣層OX2與浮柵G分開，并且在浮柵G上形成產生部分求和信號TS的單側彼此相連的輸入電容。作為例子，此外絕緣層OX1，OX2由SiO2形成，導電區(qū)則由多晶硅形成。
相應地對于有一個第一電路CZ及至少有一個第二電路部分SZ的每個閾值邏輯電路均是適用的，其閾值方程可以被變換，以使其具有同樣的部分求和信號TS，其中在第一電路部分CZ中形成的部分求和的信號TS輸送給第二電路部分SZ，由此至少在第二電路部分中，不必再借助于一個有多輸入柵相當大面積的神經原MOS晶體管重新形成部分和信號。
權利要求
1.具有一個第一電路部分(CZ)及至少一個第二電路部分(SZ)的閾值邏輯電路，這些部分分別具有一個計值電路(M1，M2，M3，M4，M7；M1’，M2’，M3’，M4’，M7’)以及神經原MOS晶體管(M5，M5’，M6，M6’)，—其中，在第一電路部分(CZ)中，在一個神經原MOS晶體管(M6)的一個柵極上形成一個部分求和信號(TS)，并且—其中，在至少第二電路部分(SZ)中，至少有另一個神經原MOS晶體管(M6’)是可以通過第一電路部分(CZ)的部分求和信號(TS)來控制的。
2.根據權利要求1的閾值邏輯電路，—其中，部分求和信號(TS)通過一個公共的多晶硅區(qū)同時控制在至少兩個電路部分(CZ，SZ)中的至少兩個神經原MOS晶體管(M6，M6’)的溝道。
3.根據權利要求1或2的閾值邏輯電路，—其中，為了形成一個乘法進位位(Ci+1)，在第一電路部分(CZ)的神經原MOS晶體管(M6)的由用于乘法位，進位輸入位以及求和輸入位的輸入信號(ai，bi，Ci，Si)電學隔離的柵電極(G)上形成一個部分求和信號(TS)，它在第二電路部分(SZ)中為了形成一個乘法求和位(Si+1)來控制另一個神經原MOS晶體管(M6’)。
全文摘要
本發(fā)明內容涉及一個第一電路部分及至少一個第二電路部分構成的一個閾值邏輯電路,這些電路部分分別具有一個計值器電路以及至少兩個待計值分路。在第一電路部分中形成的部分求和信號為至少一個第二電路部分所共用,并且總是不分開地來形成,其主要的優(yōu)點在于需要很小的芯片面積。
文檔編號H01L21/8247GK1182980SQ9712153
公開日1998年5月27日 申請日期1997年10月29日 優(yōu)先權日1996年10月29日
發(fā)明者A·勒克, R·特夫埃斯, W·韋伯 申請人:西門子公司