專利名稱：解決集成電路靜電放電問題的電路布局的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是一種關(guān)于解決集成電路靜電放電問題的電路布局。
集成電路無論在制造、測試或使用過程中，都可能因接觸到人體上或機臺上的靜電而造成嚴重損壞。尤其當(dāng)集成電路的工藝進入次微米技術(shù)甚至深次微米技術(shù)以后，其晶體管柵極氧化硅層越來越薄，更加容易因靜電進入集成電路內(nèi)部而損壞。因此如何改善電路布局以避免因靜電而破壞集成電路，便成為集成電路專業(yè)人員很重要的課題。
集成電路的內(nèi)部線路常會使用震蕩器線路、電源啟動重置裝置線路和延遲線路等電元件，這些電元件有一共通的特點便是其電路都由反向器和電容器組成。請參考

圖1，為一般集成電路內(nèi)部常用的延遲電路，由數(shù)個反向器10所組成，每一反向器10的輸出端連接至一電容20，所述電容一端接地，另一端則接到下一級反向器10的輸入端。各反向器由一PMOS11和一NMOS12所組成，其中PMOS11的源極連接至電源VDD，而NMOS12的源極接至地線VSS。在實際的集成電路中，其輸入端及輸出端更包括有一保護電路。集成電路中常用的靜電放電測試，一般分為四種模式若將VDD的接腳接地，而將VSS的接腳浮接，對接觸墊(Pad)施以正電壓時稱為VDD(+)模式，對接觸墊施以負電壓時稱為VDD(-)模式；若將VDD之接腳浮接，而將VSS的接腳接地，對接觸墊施以正電壓時稱為VSS(+)模式，對接觸墊施以負電壓時稱為VSS(-)模式。
在上述四種模式中，其中以VDD(-)模式對集成電路內(nèi)部線路的影響最大。因此在下列的說明中，將以VDD(-)模式來做為測試的基準。在VDD(-)測試模式中，每一反向器在其PMOS之VDD接腳處有一寄生PN二極管，其在VDD(-)模式之下是逆向偏壓，此時若所施的電壓過大會產(chǎn)生崩潰。而VSS接腳雖然是浮接，但其寄生PN二極管仍屬順向偏壓，因此跨在接觸墊上的電壓，也幾乎同時跨在VSS接地線上。也就是在PMOS受大電壓崩潰而導(dǎo)通大電流之前，所有的靜電放電電流幾乎完全由VSS接地線所吸收，并在整個集成電路內(nèi)傳導(dǎo)。因為各級電容器直接接到VSS接地線上，因此靜電放電電壓經(jīng)由電容耦合而感應(yīng)至下一級反向器的輸入端(即PMOS和NMOS的柵極)。因電壓在此電路途徑中的壓降很小，因此柵極上所承受的電壓幾乎就是該靜電放電電壓。
因在VDD(-)模式中PMOS的源極接地，而其柵極上所承受的電壓幾乎就是該靜電放電電壓，因此其源極和柵極之間存在一接近該靜電放電電壓的電位差。再加上在集成電路的次微米乃至深次微米的工藝中，柵極的氧化硅層越做越薄，使源極和柵極之間的電場益形擴大，因此柵極氧化硅層便很容易承受高電場而崩潰，致使整個集成電路喪失功效。
集成電路的內(nèi)部電路常會使用震蕩器線路、電源啟動重置裝置線路和延遲線路等電元件，這些電元件有一共通的特點便是其電路都含有如上所述的電容接法結(jié)構(gòu)，因此都容易遭受靜電放電的破壞。
請參考圖2，為傳統(tǒng)技術(shù)在包含有震蕩器線路的集成電路之電路布局圖。其結(jié)構(gòu)包含有內(nèi)部電路40、電源、地線、多個輸出/輸入端口接觸墊(Pad)50、以及一個震蕩器線路60。該電源分成兩組，分別為VDDI80a和VDDE80b。
其中VDDI80a做為內(nèi)部電路區(qū)40的電源，而VDDE80b則做為輸出/輸入端口電路70的電源；該地線亦分成兩組，分別為VSSI90a和VSSE90b，其中VSSI90a做為內(nèi)部電路40的地線，而VSSE90b則做為輸出/輸入端口電路70的地線；在所述多個輸出/輸入端口接觸墊50中，其中之一為震蕩器線路接觸墊50a；所述多個輸出/輸入端口接觸墊兩邊皆有保護電路，做為輸入端口的保護電路或輸出端口的保護電路，該保護電路是由一個PMOS100和一個NMOS110所構(gòu)成。
如圖2所示，震蕩器線路接觸墊之保護電路的NMOS和震蕩器線路的接地線，是由VSSE拉出，其同時也提供多個輸出/輸入端口接觸墊之保護電路中NMOS的接地線之用，這條接地線所連接的部分，如圖2中畫有右上/左下斜線之線路所示。因為震蕩器線路內(nèi)含有如圖1所示之電容結(jié)構(gòu)，因此當(dāng)震蕩器線路接觸墊或其他此接地線所連接的輸出/輸入端口接觸墊接受VDD(-)模式的靜電放電測試時，放電電流會經(jīng)受測輸出/輸入端口接觸墊之保護電路的NMOS，經(jīng)該畫有右上/左下斜線之線路而傳導(dǎo)至震蕩器線路內(nèi)；再因電容耦合作用，使該震蕩器線路內(nèi)部反向器的PMOS柵極遭受破壞，致使整個集成電路損壞。
本發(fā)明之主要目的是提供一種解決集成電路靜電放電問題的電路布局。
本發(fā)明之另一個目的是提供一種解決集成電路靜電放電問題的電路裝置。
本發(fā)明是以如下電路裝置及布局而達到上述目的其結(jié)構(gòu)包含有內(nèi)部電路、電源、地線、多個輸出/輸入端口接觸墊(Pad)、以及一個電元件。該電源分成兩組，分別為VDDI和VDDE，其中VDDI做為內(nèi)部電路的電源，而VDDE則做為輸出/輸入端口電路的電源；該地線亦分成兩組，分別為VSSI和VSSE，其中VSSI做為內(nèi)部電路的地線，而VSSE則做為輸出/輸入端口電路的地線；所述多個輸出/輸入端口接觸墊兩邊皆有保護電路，做為輸入端口的保護電路或輸出端口的保護電路，該保護電路是由一個PMOS和一個NMOS所構(gòu)成，其中緊鄰該電元件的輸出/輸入端口接觸墊皆以PMOS鄰近該震蕩器線路；所述電元件之兩旁更包含一基底保護環(huán)，其是以P型半導(dǎo)體物質(zhì)進行高密度濃摻雜而形成。
本實施例的線路設(shè)計是本發(fā)明的重點所在，該電元件的地線單獨連接至VSSE或VSSI而接地，而不再如傳統(tǒng)技術(shù)將震蕩器的地線和各輸出/輸入端口接觸墊保護電路中NMOS的地線并聯(lián)而共同連接至VSSE。如此便可避免任何一個輸出/輸入端口接觸墊接受靜電放電測試時，放電電流會經(jīng)受測輸出/輸入端口接觸墊保護電路中的NMOS傳至電元件的線路內(nèi)，再經(jīng)電容耦合的作用，導(dǎo)致內(nèi)部反向器PMOS的柵極被破壞。
圖1為一般集成電路中所常用的延遲電路。
圖2為公知技術(shù)的電路布局圖。
圖3為本發(fā)明第一實施例的電路布局圖。
圖4為本發(fā)明第二實施例的電路布局圖。
圖5為本發(fā)明第三實施例的電路布局圖。
本發(fā)明是一種解決集成電路靜電放電問題的電路布局。以下將以三個具體的實施例來說明本發(fā)明的原則和精神，該三個實施例分別說明當(dāng)集成電路的內(nèi)部電路具有震蕩器線路、電源啟動重置裝置線路和延遲線路等三種電元件時之內(nèi)部電路的設(shè)計和布局。任何熟悉此技術(shù)之人士皆可了解，若將所述內(nèi)部電路的電元件換成其他任何相似的電元件，皆可毫無困難地運用本發(fā)明的原則加以改進，獲得防止靜電放電破壞的成效。
第一實施例請參考圖3，為一個集成電路的電路布局圖，其結(jié)構(gòu)包含有一內(nèi)部電路40、電源、地線、多個輸出/輸入端口接觸墊(Pad)50、以及一個震蕩器線路60。該電源分成兩組，分別為內(nèi)部電壓源(以下皆簡稱VDDI)80a和外部電壓源(以下皆簡稱VDDE)80b，其中VDDI80a做為內(nèi)部電路40的電源，而VDDE80b則做為輸出/輸入端口電路70的電源；該地線亦分成兩組，分別為內(nèi)部地線(以下皆簡稱VSSI)90a和外部地線(以下皆簡稱VSSE)90b，其中VSSI90a做為內(nèi)部電路40的地線，而VSSE90b則做為輸出/輸入端口電路70的地線；在所述多個輸出/輸入端口接觸墊50中，其中之一為震蕩器線路接觸墊50a；所述多個輸出/輸入端口接觸墊兩邊皆有保護電路，做為輸入端口的保護電路或輸出端口的保護電路，該保護電路是由一個P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(以下皆簡稱PMOS)100和一個N型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(以下皆簡稱NMOS)110所構(gòu)成，其中緊鄰該震蕩器線路60的第一輸出/輸入端口接觸墊50b和震蕩器線路接觸墊50a皆以PMOS鄰近該震蕩器線路；所述震蕩器線路之兩旁更包含一基底保護環(huán)120，其是以P型半導(dǎo)體物質(zhì)進行高密度濃摻雜而形成。
本實施例的線路設(shè)計是本發(fā)明的重點所在，該震蕩器線路的地線單獨連接至VSSE而接地，而不再如傳統(tǒng)技術(shù)將震蕩器線路的地線和各輸出/輸入端口接觸墊保護電路中NMOS的地線并聯(lián)而共同連接至VSSE。如此便可避免任何一個輸出/輸入端口接觸墊接受VDD(-)模式的靜電放電測試時，放電電流會經(jīng)受測接觸墊保護電路中的NMOS而傳至震蕩器的線路內(nèi)，再經(jīng)電容耦合的作用，導(dǎo)致內(nèi)部反向器PMOS的柵極被破壞。
緊鄰該震蕩器線路的第一輸出/輸入端口接觸墊和震蕩器線路接觸墊皆以PMOS鄰近該震蕩器線路的原因如下對緊鄰該震蕩器線路的第一輸出/輸入端口接觸墊和震蕩器接觸墊施以VDD(-)模式的靜電放電測試時，電流仍會經(jīng)由其保護電路中的NMOS接地接觸窗(VSS Contact)，流經(jīng)半導(dǎo)體基底而到達該震蕩器線路的接地接觸窗，進而影響震蕩器的內(nèi)部線路，再經(jīng)電容耦合的作用，而破壞其下一級PMOS的柵極。流經(jīng)基底的電流隨距離的增加而降低。因為第一輸出/輸入端口接觸墊和震蕩器線路接觸墊距離震蕩器線路最近，因此使其保護電路中的NMOS朝向遠離震蕩器線路的方向，以加大所述NMOS與該震蕩器線路的距離，以使傳至該震蕩器線路內(nèi)的電流減至最低。
所述基底保護環(huán)的功能在于阻擋基底的電流，任何可能經(jīng)由基底而傳導(dǎo)至震蕩器線路內(nèi)的電流，會被該基底保護環(huán)阻擋，經(jīng)由地線而流至VSSE。因此本實施例因所述基底保護環(huán)的設(shè)計可更提高線路所能承受的靜電放電電壓。
第二實施實例請參考圖4，為一個集成電路的電路布局圖，其結(jié)構(gòu)包含有一內(nèi)部電路40、電源、地線、多個輸出/輸入端口接觸墊(Pad)50、以及一個電源啟動重置裝置線路(Power-On Reset)130。該電源分成兩組，分別為VDDI80a和VDDE80b，其中VDDI80a做為內(nèi)部電路40的電源，而VDDE80b則做為輸出/輸入端口電路70的電源；該地線亦分成兩組，分別為VSSI90a和VSSE90b，其中VSSI90a做為內(nèi)部電路40的地線，而VSSE90-b則做為輸出/輸入端口電路70的地線；所述多個輸出/輸入端口接觸墊50兩邊皆有保護電路，做為輸入端口的保護電路或輸出端口的保護電路，該保護電路是由一個P型金屬氧化物半導(dǎo)體晶體管(以下皆簡稱PMOS)100和一個N型金屬氧化物半導(dǎo)體晶體管(以下皆簡稱NMOS)110所構(gòu)成，其中緊鄰該電源啟動重置裝置線路的第一輸出/輸入端口接觸墊50b和第二輸出/輸入端口接觸墊50c皆以PMOS100鄰近該電源啟動重置裝置線路130；所述電源啟動重置裝置線路130之兩旁更包含一基底保護環(huán)120，其是以P型半導(dǎo)體物質(zhì)進行高密度濃摻雜而形成。
本發(fā)明的重點在于，該電源啟動重置裝置線路的地線單獨連接至VSSE而接地，而不再如傳統(tǒng)技術(shù)將電源啟動重置裝置線路的地線和各輸出/輸入端口接觸墊保護電路中NMOS的地線并聯(lián)而共同連接至VSSE。如此便可避免任何一個輸出/輸入端口接觸墊接受VDD(-)模式的靜電放電測試時，放電電流會經(jīng)該受測輸出/輸入端口接觸墊之保護電路中的NMOS而傳至該電源啟動重置裝置線路內(nèi)，再經(jīng)電容耦合的作用，導(dǎo)致內(nèi)部反向器PMOS的柵極被破壞。
緊鄰該電源啟動重置裝置線路的第一輸出/輸入端口接觸墊和第二輸出/輸入端口接觸墊皆以PMOS臨近該電源啟動重置裝置線路的原因，以及所述基底保護環(huán)的功能，皆和第一實施例中之詳細說明相同。
第三實施例請參考圖5，為一個集成電路的電路布局圖，其結(jié)構(gòu)包含有一內(nèi)部電路40、電源、地線、多個輸出/輸入端口接觸墊(Pad)50、以及一個延遲線路140。該電源分成兩組，分別為VDDI80a和VDDE80b，其中VDDI80a做為內(nèi)部電路40的電源，而VDDE80b則做為輸出/輸入端口電路70的電源；該地線亦分成兩組，分別為VSSI90a和VSSE90b，其中VSSI90a做為內(nèi)部電路40的地線，而VSSE90b則做為輸出/輸入端口電路70的地線；所述多個輸出/輸入端口接觸墊50兩邊皆有保護電路，做為輸入端口的保護電路或輸出端口的保護電路，該保護電路是由一個P型金屬氧化物半導(dǎo)體晶體管(以下皆簡稱為PMOS)100和一個N型金屬氧化物半導(dǎo)體晶體管(以下皆簡稱NMOS)110所構(gòu)成，其中緊鄰該延遲線路140的第一輸出/輸入端口接觸墊50b和第二輸出/輸入端口接觸墊50c皆以PMOS100鄰近該延遲線路140；所述延遲線路140之兩旁更包含一基底保護環(huán)120，其是以P型半導(dǎo)體物質(zhì)進行高密度濃摻雜而形成。
本實施例的線路設(shè)計是本發(fā)明的另一重點所在，該延遲線路的地線單獨連接至VSSI而接地，而不再如傳統(tǒng)技術(shù)將延遲線路的地線和各輸出/輸入端口接觸墊保護電路中NMOS的地線并聯(lián)而共同連接至VSSE。如此便可避免任何一個輸出/輸入端口接觸墊接受VDD(-)模式的靜電放電測試時，放電電流會經(jīng)受測接觸墊保護電路中的NMOS而傳至延遲線路內(nèi)，再經(jīng)電容耦合的作用，導(dǎo)致內(nèi)部反向器PMOS的柵極被破壞。
緊鄰該延遲線路的第一輸出/輸入端口接觸墊和第二輸出/輸入端口接觸墊皆以PMOS鄰近該延遲線路的原因，以及所述基底保護環(huán)的功能，皆和第一實施例中之詳細說明相同。
本發(fā)明所述的電路裝置對傳統(tǒng)電路做了如下三種重要的改良(1)．本發(fā)明將集成電路內(nèi)部電路之電元件的地線單獨連接至VSSE或VSSI而接地。如此便可避免任何一個輸出/輸入端口接觸墊接受靜電放電測試時，放電電流會經(jīng)受測接觸墊保護電路中的NMOS傳至電元件的線路內(nèi)，再經(jīng)電容耦合的作用，導(dǎo)致內(nèi)部反向器PMOS的柵極被破壞。
(2)．緊鄰電元件的輸出/輸入端口接觸墊皆以PMOS鄰近該電元件，如此可減低流經(jīng)半導(dǎo)體基底而到達該電元件接地接觸窗的電流，因此可提高集成電路所能承受的靜電放電之電壓。
(3)．本發(fā)明在周邊電路的電元件兩邊皆設(shè)計有一基底保護環(huán)，可阻擋基底的電流，任何可能經(jīng)由基底而傳導(dǎo)至電元件的電流，會被基底保護環(huán)阻擋，經(jīng)由地線而流至VSSE。因此本發(fā)明基底保護環(huán)的設(shè)計可更提高線路所能承受的靜電放電電壓。
由此可得知本發(fā)明所實施的上述三種改良皆可分別有效提高集成電路所能承受的靜電放電之電壓，本發(fā)明將此三種改良設(shè)計同時應(yīng)用在集成電路的設(shè)計上，更可發(fā)揮相加相乘的效果，大幅提高線路所能承受的靜電放電電壓，有效提高產(chǎn)品的成品率及可靠性。
上述是以三個較佳實施例來闡述本發(fā)明，而非限制本發(fā)明，并且，熟知此技術(shù)人士皆能明了，適當(dāng)而作略微的改變及調(diào)整，仍將不失本發(fā)明之要義所在，亦不脫離本發(fā)明精神和范圍。
權(quán)利要求
1．一種解決集成電路靜電放電問題的電路布局，該電路布局包括有一內(nèi)部電路；二電源，其中內(nèi)部電壓源做為內(nèi)部電路的電源，而外部電壓源做為輸出/輸入端口電路的電源；二地線，其中內(nèi)部地線做為內(nèi)部電路的地線，而外部地線做為輸出/輸入端口電路的地線一電元件，其地線單獨連接至外部地線而接地；多個輸出/輸入端口接觸墊。
2．如權(quán)利要求1所述之解決集成電路靜電放電問題的電路布局，基特征在于，所述輸出/輸入端口接觸墊兩邊皆有保護電路。
3．如權(quán)利要求2所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述保護電路是一P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管和一N型金屬氧化物半導(dǎo)體場效應(yīng)晶體管分別位于輸出/輸入端口接觸墊兩側(cè)。
4．如權(quán)利要求3所述之解決集成電路靜電放電問題的電路布局，其特征在于，緊鄰在所述電元件兩旁的二個輸出/輸入端口接觸墊之保護電路是以P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管鄰近該電元件。
5．如權(quán)利要求1所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述電元件是震蕩器線路。
6．如權(quán)利要求1所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述電元件是電源啟動重置裝置線路。
7．如權(quán)利要求1所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述電元件是延遲線路。
8．如權(quán)利要求1所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述電元件的兩旁包含基底保護環(huán)。
9．如權(quán)利要求8所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述基底保護環(huán)是以P型半導(dǎo)體物質(zhì)進行高密度濃摻雜而形成。
10．如權(quán)利要求8所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述基底保護環(huán)直接連接至外部地線。
11．一種解決集成電路靜電放電問題的電路布局，該電路布局包括有一內(nèi)部電路；二電源，其中內(nèi)部電壓源做為內(nèi)部電路的電源，而外部電壓源做為輸出/輸入端口電路的電源；二地線，其中內(nèi)部地線做為內(nèi)部電路的地線，而外部地線做為輸出/輸入端口電路的地線；一電元件，其地線單獨連接至內(nèi)部地線而接地；多個輸出/輸入端口接觸墊。
12．如權(quán)利要求11所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述輸出/輸入端口接觸墊兩邊皆有保護電路。
13．如權(quán)利要求12所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述保護電路是一P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管和一N型金屬氧化物半導(dǎo)體場效應(yīng)晶體管分別位于輸出/輸入端口接觸墊之兩側(cè)。
14．如權(quán)利要求13所述之解決集成電路靜電放電問題的電路布局，其特征在于，緊鄰在所述電元件兩旁的二個輸出/輸入端口接觸墊之保護電路是以P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管鄰近該電元件。
15．如權(quán)利要求11所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述電元件是震蕩器線路。
16．如權(quán)利要求11所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述電元件是電源啟動重置裝置線路。
17．如權(quán)利要求11所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述電元件是延遲線路。
18．如權(quán)利要求11所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述電元件的兩旁更包含基底保護環(huán)。
19．如權(quán)利要求18所述之解決集成電路靜電放電問題的電路布局，其特征在于，所述基底保護環(huán)是以P型半導(dǎo)體物質(zhì)進行高密度濃摻雜而形成。
20．如權(quán)利要求18所述之解決集成電路靜電放電問題的電路布局，共特征在于，所述基底保護環(huán)直接連接至外部地線。
全文摘要
一種解決集成電路靜電放電問題的電路布局,其結(jié)構(gòu)包含有內(nèi)部電路、電源、地線、多個輸出/輸入端口接觸墊、以及一個電元件。該電源分成兩組,分別為VDDI和VDDE;該地線亦分成兩組,分別為VSSI和VSSE;該電元件的地線單獨連接至VSSE或VSSI而接地;所述輸出/輸入端口接觸墊兩邊皆有保護電路,其由一個PMOS和一個NMOS所構(gòu)成,其中緊鄰該電元件的輸出/輸入端口接觸墊皆以PMOS鄰近該電元件;所述電元件之兩旁更包含一基底保護環(huán)。
文檔編號H01L23/00GK1224240SQ98100148
公開日1999年7月28日 申請日期1998年1月20日 優(yōu)先權(quán)日1998年1月20日
發(fā)明者高進南, 張治 申請人:盛群半導(dǎo)體股份有限公司