專利名稱：混合模擬-數(shù)字集成電路及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到具有構(gòu)造在相同基片上的一個模擬電路和一個數(shù)字電路的半導(dǎo)體集成電路，以及用于制作該電路的過程。
在諸如通訊的各種電子電路應(yīng)用中，具有構(gòu)造在相同基片上由一個模擬電路和一個數(shù)字電路構(gòu)成的混合模擬—數(shù)字集成電路正在使用。一種常規(guī)的混合模擬—數(shù)字集成電路如

圖11所顯示。N-型MOS場效應(yīng)晶體管41和P-型MOS場效應(yīng)晶體管31形成在一個P-型半導(dǎo)體基片20上，并且它們由局部的氧化膜12彼此之間絕緣。這些MOS場效應(yīng)晶體管被分為模擬電路模塊01和數(shù)字電路模塊03。在這種情況下，所有N-型MOS場效應(yīng)晶體管41的基片布線端(基片接觸點22)通過P-型半導(dǎo)體基片20是相通的，無論它們是模擬電路元件還是數(shù)字電路元件。另一方面，所有N-型MOS場效應(yīng)晶體管31的基片布線端(N-凹槽布線端23)由PN結(jié)與P-型半導(dǎo)體基片20絕緣。
圖12顯示一個構(gòu)造在一個P-型半導(dǎo)體基片上的混合模擬—數(shù)字集成電路的等效電路。所有MOS場效應(yīng)晶體管都連接到P-型半導(dǎo)體基片20，或者直接地連接或者經(jīng)過PN節(jié)電容24。因此，這個集成電路存在一個問題，由于在數(shù)字電路模塊03中數(shù)字噪聲的產(chǎn)生可能對作為P-型基片20和PN結(jié)電容24的模擬電路模塊01的MOS場效應(yīng)晶體管的工作有影響。
而且，不同的電源電壓用在模擬電路模塊和數(shù)字電路模塊中，這個集成電路還有一個問題，即這共用的基片趨向引起自鎖現(xiàn)象。
在構(gòu)造于一個SOI(絕緣體外延硅)基片上的集成電路中，所有元件131和元件141的基片布線端都由如圖13所示的絕緣膜10絕緣，所以這兒不存在數(shù)字噪聲和自鎖干擾的危險。然而，因為基片布線端不能引到外面，所以不可能穩(wěn)定基片的電壓。這是一個缺點，例如，因為基片懸浮效應(yīng)(即，紐結(jié)效應(yīng))可能產(chǎn)生。再者，為了使如構(gòu)造在SOI基片上的常規(guī)集成電路那樣的元件彼此絕緣，所以存在于相鄰元件之間的半導(dǎo)體層部分必須蝕刻掉。這就使減小元件之間的距離不可能以及對高集成度元件的完成構(gòu)成一個障礙。
因此，日本專利公開No.46142/‘96嘗試用一個SOI基片使集成電路的內(nèi)電路與它的輸入保護電路絕緣并且因此而增強了集成電路的可靠性。然而，因為集成電路內(nèi)的元件彼此是絕緣的，這個集成電路有一個問題，因為基片懸浮效應(yīng)(即，紐結(jié)效應(yīng))可能產(chǎn)生并且難以取得高的元件集成度，同常規(guī)構(gòu)造在SOI基片上的集成電路一樣。
還有，在日本專利公開No.204130/‘96中，一個高電壓工作模塊和一個低電壓工作模塊是通過采用一個SOI基片彼此絕緣。這就可能防止由于采用多電源電壓的干擾。然而，當一個模擬電路和數(shù)字電路兩者出現(xiàn)在同一模塊中時，數(shù)字電路模塊中數(shù)字噪聲的現(xiàn)象可能在不可避免的模擬電路元件的工作上產(chǎn)生影響。
本發(fā)明的目的是為了提供一個具有模擬電路和數(shù)字電路兩者構(gòu)造在同一基片上的，并且還由于采用多電源電壓使模擬電路不受任何數(shù)字噪聲的影響，即使當使用多電源電壓時也沒有問題的混合模擬—數(shù)字集成電路。本發(fā)明的另一個目的是提供一種用于制作一個即沒有實際增加制作過程也沒有實際減少元件集成密度的混合模擬—數(shù)字集成電路的制作過程。
本發(fā)明的第一個方面涉及到一個采用具有有源半導(dǎo)體層在基片絕緣層之上的SOI基片的混合模擬—數(shù)集成電路，在此一個模擬電路模塊和一個數(shù)字電路模塊構(gòu)造在該有源半導(dǎo)體層內(nèi)，以及一個用于隔開有源半導(dǎo)體層并到達基片絕緣層的模塊間絕緣膜形成在兩個模塊之間。
本發(fā)明的第二個方面是這樣的，在上述第一個方面中，一個模擬電路模塊包括一些具有不同電源電壓的模擬電路模塊，并且這樣具有不同電源電壓的模擬電路模塊還是用模塊間絕緣膜彼此絕緣。
本發(fā)明的第三個方面是這樣的，在上述第一個方面中，一個數(shù)字電路模塊包括一個易于產(chǎn)生數(shù)字噪聲的數(shù)字電路模塊和另外的數(shù)字電路模塊，并且這些模塊還是用模塊間絕緣膜彼此絕緣。
本發(fā)明的第四個方面是這樣的，在上述第一個方面中，一個數(shù)字電路模塊包括一個敏感數(shù)字噪聲的數(shù)字電路模塊和另外的數(shù)字電路模塊，并且這些模塊還是用模塊間絕緣膜彼此絕緣。
本發(fā)明的第五個方面是這樣的，在上述第一個方面到第四個方面的任何一個中，P-型MOS場效應(yīng)晶體管組和N-型MOS場效應(yīng)晶體管組是用模塊間絕緣膜彼此絕緣的。
本發(fā)明的第六個方面是這樣的，在上述第一個方面到第四個方面的任何一個中，每組都具有一個公共基片布線端的兩個或更多元件組是用模塊間絕緣膜彼此絕緣。
本發(fā)明的第七個方面涉及到一個用于制造混合模擬—數(shù)字集成電路的過程，這過程如權(quán)利要求1到12中任何一個包括形成半導(dǎo)體元件的步驟，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為所述的模塊或者所述模塊和后面所述模塊組；蝕刻該有源半導(dǎo)體層移去期望的部分；填充絕緣體到由蝕刻形成的空腔并且而后弄平該表面以形成一個模塊間絕緣膜；以及形成層間絕緣膜和進行電連接。
圖1是一個根據(jù)本發(fā)明的第一實施例的混合模擬—數(shù)字集成電路的截面視圖；圖2是一個根據(jù)第一實施例的顯示該混合模擬—數(shù)字集成電路詳細的截面視圖；圖3是一個根據(jù)本發(fā)明的第二實施例的混合模擬—數(shù)字集成電路的截面視圖；圖4是一個根據(jù)本發(fā)明的第三實施例的混合模擬—數(shù)字集成電路的截面視圖；圖5是一個根據(jù)本發(fā)明的第四實施例的混合模擬—數(shù)字集成電路的截面視圖；圖6是一個根據(jù)第五實施例的顯示該混合模擬—數(shù)字集成電路詳細的截面視圖；圖7是一個根據(jù)第六實施例的顯示該混合模擬—數(shù)字集成電路詳細的截面視圖；圖8是顯示一個根據(jù)本發(fā)明制造的混合模擬—數(shù)集成電路過程的流程圖；圖9包括圖解本發(fā)明的一系列構(gòu)成過程的步驟的截面視圖10包括圖解本發(fā)明的一系列構(gòu)成過程的子步驟的截面視圖；圖11是使用P-型半導(dǎo)體基片的常規(guī)混合模擬—數(shù)字集成電路的截面視圖；圖12是使用P-型半導(dǎo)體基片的常規(guī)混合模擬—數(shù)字集成電路的等效電路圖；以及圖13是使用SOI基片的常規(guī)混合模擬—數(shù)字集成電路的截面視圖；在這些附圖中，參考編號的定義如下01 第一模擬電路模塊02 第二模擬電路模塊03 第一數(shù)字電路模塊04 第二數(shù)字電路模塊05 第三數(shù)字電路模塊06 鄰近電路模塊10 基片絕緣膜11 模塊間絕緣膜12 局部氧化膜13 層間絕緣膜14 金屬導(dǎo)線20 P-型半導(dǎo)體層(或P-型半導(dǎo)體基片)21 N-凹槽層(或N-型半導(dǎo)體層)22 基片接觸點23 N-凹槽接觸點24 PN結(jié)電容(在P-型半導(dǎo)體層和N-凹槽之間)25 P-型半導(dǎo)體電阻元件31 P-型場效應(yīng)晶體管310 P-型場效應(yīng)晶體管的柵極311 P-型場效應(yīng)晶體管的源極312 P-型場效應(yīng)晶體管的漏極區(qū)32 第一P-型場效應(yīng)晶體管元件組33 第二P-型場效應(yīng)晶體管元件組41 N-型場效應(yīng)晶體管410 N-型場效應(yīng)晶體管的柵極411 N-型場效應(yīng)晶體管的源極412 N-型場效應(yīng)晶體管的漏極區(qū)42 第一N-型場效應(yīng)晶體管元件組43 第二N-型場效應(yīng)晶體管元件組51 NPN雙極性晶體管510 NPN雙極性晶體管的發(fā)射極區(qū)511 NPN雙極性晶體管的基極區(qū)512 NPN雙極性晶體管的集電極區(qū)52 PNP雙極性晶體管520 PNP雙極性晶體管的發(fā)射極區(qū)521 PNP雙極性晶體管的基極區(qū)522 PNP雙極性晶體管的集電極區(qū)53 NPN雙極性晶體管元件組61 擴散電阻元件610 用作電阻的擴散層62 多晶硅電阻元件620 用作電阻的多晶硅層63 MOS電容元件630 用作MOS電容器的上電極(柵極)多晶硅層631 用作MOS電容器的下電極擴散區(qū)64 多晶硅—多晶硅電容元件640 用在多晶硅電容器的上電極多晶硅層641 用在多晶硅電容器的下電極(柵極)多晶硅層80 SOI基片81 半導(dǎo)體元件形成步驟811 N-凹槽形成步驟812 局部氧化(LOCOS)步驟813 柵極形成步驟814 擴散區(qū)形成步驟815 電容器電極形成步驟82 模塊間絕緣步驟821 半導(dǎo)體層蝕刻步驟822 絕緣層填充步驟83 布線步驟831 第一布線層形成步驟832 第二布線層形成步驟120 基片絕緣膜上P-型半導(dǎo)體層121 基片絕緣膜上N-型半導(dǎo)體層131 基片絕緣膜上P-型MOS場效應(yīng)晶體管141 基片絕緣膜上N-型MOS場效應(yīng)晶體管在本發(fā)明的混合模擬—數(shù)字集成電路中，存在于要被絕緣的模塊之間的有源半導(dǎo)體層的部分被完全去掉并且用模塊間絕緣膜填充蝕刻產(chǎn)生的空腔。這就是，這模塊間絕緣膜隔開元件形成于其中的有源半導(dǎo)體層，而且延伸到SOI基片的下面基片絕緣層，因此很好地絕緣了這些模塊。所以，當一個數(shù)字電路模塊和一個模擬電路模塊彼此完全由模塊間絕緣膜絕緣時，任何在數(shù)字電路產(chǎn)生的數(shù)字噪聲都能被防止經(jīng)過半導(dǎo)體基片和PN結(jié)電容傳播以及對模擬電路模塊的元件工作產(chǎn)生影響。
再者，當一個數(shù)字電路模塊和一個模擬電路模塊彼此完全由模塊間絕緣膜絕緣時，即使不同的電源電壓用在該數(shù)字電路模塊和該模擬電路模塊中，不期望的現(xiàn)象如通過基片介質(zhì)的自鎖也不會發(fā)生。
與一個常規(guī)的構(gòu)造在元件彼此絕緣的SOI基片上的集成電路相比，電路模塊趨于完全的絕緣或者每個具有一個共同基片布線端的元件組是彼此絕緣的。因此，每個電路模塊中的元件結(jié)構(gòu)完全與構(gòu)造在半導(dǎo)體基片上的常規(guī)集成電路結(jié)構(gòu)相同，以便每個元件的基片布線端都能容易地引出并且基片懸浮效應(yīng)可以避免。而且，因為元件結(jié)構(gòu)與常規(guī)的相同，元件集成密度沒有減少，已經(jīng)常規(guī)地使用在半導(dǎo)體基片上集成電路的設(shè)計硬件安排(或布局)可以不做任何修改。
還有，在根據(jù)本發(fā)明制造一個混合模擬—數(shù)字集成電路的過程中，一個SOI基片用普通半導(dǎo)體基片同樣的方法被處理，在器件形成后，電路模塊由形成的模塊間絕緣膜絕緣。該元件形成步驟和布線步驟是與那些在半導(dǎo)體基片上制造混合模擬—數(shù)字集成電路的常規(guī)過程相同的。被加在器件形成步驟與布線步驟之間的模塊間絕緣步驟包括蝕刻半導(dǎo)體層步驟及將絕緣體填入所形成的空腔的步驟。因此，大多數(shù)常規(guī)制造過程的步驟都可以不做任何修改采用而過程步驟的數(shù)量可以減到最小。
第一實施例一個根據(jù)本發(fā)明的第一實施例的混合模擬—數(shù)字集成電路的結(jié)構(gòu)將參照圖1給出具體的描述。如圖1中所示，本發(fā)明的混合模擬—數(shù)字集成電路是構(gòu)造在一個SOI基片上。第一模擬電路模塊01和第一數(shù)字電路模塊03完全地由基片絕緣膜10和模塊間絕緣膜11絕緣，并且形成在P-型半導(dǎo)體層20的獨立的部分上。底座基片沒有顯示在圖1中。在這圖中，參考編號12表示局部氧化膜；21，N-凹槽層；22，基片接觸點；23，N-凹槽接觸點；31，P-型MOS場效應(yīng)晶體管；310，P-型MOS場效應(yīng)晶體管柵極；311，P-型MOS場效應(yīng)晶體管的源極區(qū)；312，P-型MOS場效應(yīng)晶體管的漏極區(qū)；41，N-型MOS場效應(yīng)晶體管；410，N-型MOS場效應(yīng)晶體管柵極；411，N-型MOS場效應(yīng)晶體管的源極區(qū)；及412，N-型MOS場效應(yīng)晶體管的漏極區(qū)。
每個模塊中詳細的元件結(jié)構(gòu)顯示在圖2中。這電路模塊由一些如MOS場效應(yīng)晶體管(31，41)、一個雙極性晶體管(51)、電阻元件(61，62)和電容元件(63，64)的半導(dǎo)體元件、以及用來連接它們的金屬導(dǎo)線14組成。每個元件的結(jié)構(gòu)都與形成在半導(dǎo)體基片上的普通元件(圖11)的結(jié)構(gòu)相同。在圖2中，參考編號13表示一個層間絕緣膜；14，金屬導(dǎo)線；61，擴散電阻元件；610，電阻擴散層；62，多晶硅電阻元件；620，電阻多晶硅擴散層；63，MOS電容器元件；630，MOS電容的上電極(柵極)多晶硅層；631，MOS電容的下電極擴散區(qū)；64，多晶硅—多晶硅電容元件；640，多晶硅—多晶硅電容的上電極多晶硅層；以及641，多晶硅—多晶硅電容的下電極(柵極)多晶硅層。
在常規(guī)的構(gòu)造在SOI基片上的集成電路中(圖13)，元件是彼此絕緣的。然而在該實施例的集成電路中，元件的絕緣用局部氧化膜12和與以相同方式形成在半導(dǎo)體基片上的常規(guī)集成電路的PN結(jié)電容來實現(xiàn)，而模塊的絕緣是由通過蝕刻掉半導(dǎo)體層后填充絕緣體到產(chǎn)生的空腔內(nèi)而形成的模塊絕緣膜11來實現(xiàn)。在每個模塊中，半導(dǎo)體層20應(yīng)該是連續(xù)的以便沒有半導(dǎo)體層被局部氧化膜12絕緣。類似地，必須注意P-型半導(dǎo)體層20沒有被P-型MOS場效應(yīng)晶體管的N-凹槽21和NPN雙極性晶體管的集電極層512隔開。第二實施例本發(fā)明的第二實施例如圖3所示。該實施例的混合模擬—數(shù)字集成電路是構(gòu)造在SOI基片上，并且具有不同電源電壓的一個第二數(shù)字電路模塊02、一個第一模擬電路模塊01、和一個第一模擬電路模塊03是通過模塊間絕緣膜完全彼此絕緣的。
更具體地，假設(shè)兩個不同的電壓5V和3.3V加到模擬電路模塊而一個2.5V電壓加到數(shù)字電路模塊。于是，這個集成電路被分為三個模塊其包括電源電壓5V的模擬電路模塊01、電源電壓3.3V的模擬電路模塊02、和電源電壓2.5V的數(shù)字電路模塊03。這些電路模塊由絕緣膜完全地彼此絕緣。每個電路模塊的結(jié)構(gòu)和每個元件的結(jié)構(gòu)與圖2所示的第一實施例中的相同。第三實施例本發(fā)明的第三實施例如圖4所示。該實施例的混合模擬—數(shù)字集成電路是構(gòu)造在SOI基片上，并且由普通邏輯電路組成的第一數(shù)字電路模塊03、一個鎖相環(huán)電路組成的第二數(shù)字電路模塊04、一個時鐘產(chǎn)生電路、一個易于產(chǎn)生數(shù)字噪聲的緩存器電路，一個第一模擬電路模塊01，以及一個第二模擬電路模塊02完全由基片絕緣膜10和模塊間絕緣膜11彼此絕緣。每個電路模塊的結(jié)構(gòu)和每個元件的結(jié)構(gòu)與圖2所示的第一實施例中的相同。第四實施例本發(fā)明的第四實施例如圖5所示。該實施例的混合模擬—數(shù)字集成電路是構(gòu)造在SOI基片上，并且由普通邏輯電路組成的第一數(shù)字電路模塊03，一個存儲器電路組成的第三數(shù)字電路模塊05、一個敏感于數(shù)字噪聲的鎖相環(huán)電路，一個第一模擬電路模塊01、以及一個第二模擬電路模塊02完全地由基片絕緣膜10和模塊間絕緣膜11彼此絕緣。每個電路模塊的結(jié)構(gòu)和每個元件的結(jié)構(gòu)與圖2所示的第一實施例中的相同。第五實施例除了每個電路模塊的結(jié)構(gòu)和每個元件的結(jié)構(gòu)改變?yōu)閳D6所示外，本發(fā)明的第五實施例類似于第一實施例到第四實施例。
如圖6所示，這個實施例的每個電路模塊是由包括一個或多個P-型MOS場效應(yīng)晶體管31的第一P-型MOS場效應(yīng)晶體管元件組32和包括一個或多個N-型MOS場效應(yīng)晶體管41的第一N-型MOS場效應(yīng)晶體管元件組42組成，并且這些元件組完全地由模塊間絕緣膜11彼此絕緣。因為沒有N-型MOS場效應(yīng)晶體管41出現(xiàn)在P-型MOS場效應(yīng)晶體管元件組32中，所以P-型半導(dǎo)體層20不需要存在在P-型MOS場效應(yīng)晶體管元件組32的區(qū)域內(nèi)。因此，如果該P-型半導(dǎo)體層20由N-凹槽21隔開也是沒問題的。然而，類似于第一實施例，必須注意P-型半導(dǎo)體層20和N-凹槽21沒有被局部氧化膜12隔開。
在這個實施例中，P-型MOS場效應(yīng)晶體管31和N-型MOS場效應(yīng)晶體管41的絕緣方法是不同于采用PN結(jié)元件絕緣的常規(guī)方法。因此，電路模塊中布局變化了，所以常規(guī)的硬件安排不再使用了。然而因為PN結(jié)元件絕緣的方法不用了，所以不需象常規(guī)集成電路那樣，將P-型MOS場效應(yīng)晶體管的基片布線端(N-凹槽接點23)固定在電源電壓以及將N-型MOS場效應(yīng)晶體管的基片布線端(基片布線端22)固定在地電平，結(jié)果，每個電路模塊中的每個元件組的基片電位可以任意決定。第六實施例除了每個電路模塊的結(jié)構(gòu)和每個元件的結(jié)構(gòu)改變?yōu)閳D7所顯示的外，本發(fā)明的第六實施例類似于第一實施例到第四實施例。
如圖7所示，這個實施例的每個電路模塊是由一個包括一個或多個P-型MOS場效應(yīng)晶體管31的第一P-型MOS場效應(yīng)晶體管元件組32、一個包括一個或多個P-型MOS場效應(yīng)晶體管并且具有不同于第一P-型MOS場效應(yīng)晶體管元件組32的基片電位(凹槽電位)的第二P-型MOS場效應(yīng)晶體管元件組33、一個包括一個或多個N-型MOS場效應(yīng)晶體管41的第一N-型MOS場效應(yīng)晶體管元件組42、一個包括一個或多個N-型MOS場效應(yīng)晶體管并且具有不同于第一N-型MOS場效應(yīng)晶體管元件組42的基片電位的第二N-型MOS場效應(yīng)晶體管元件組43、一個包括一個或多個NPN雙極性晶體管51的NPN雙極性晶體管組53、以及PNP雙極性晶體管52組成的，并且這些元件組完全地由基片絕緣膜10和模塊間絕緣膜11彼此絕緣。
因為每個元件組都是由同類型元件組成，所以如果P-型半導(dǎo)體層20是被P-型MOS場效應(yīng)晶體管的N-凹槽21隔或是由一個NPN雙極性晶體管的集電層512隔開都沒問題。然而，類似于第一實施例，必須注意每個元件組中的半導(dǎo)體層沒有被局部氧化膜12隔開。
在第六實施例中，通常與第五實施例那樣，元件組的絕緣方法是不同于采用PN結(jié)元件絕緣的常規(guī)方法。因此，電路模塊中布局變化了，所以常規(guī)的硬件安排不再使用了。然而因為PN結(jié)元件絕緣的方法不用了，所以每個電路模塊中的每個元件組的基片電位可以任意決定。
現(xiàn)在，對根據(jù)本發(fā)明的制造一個混合模擬—數(shù)字集成電路的過程進行描述。如圖8中流程圖所顯示，根據(jù)本發(fā)明制造一個混合模擬—數(shù)字集成電路的過程不同于常規(guī)的過程，其區(qū)別在于在元件形成步驟81與布線步驟83之間加入一個模塊絕緣步驟82。
圖9包括圖8流程圖中一個SOI基片在各步驟的截面視圖。本發(fā)明的過程將參照圖9給出詳細地描述。
首先，提供一個包括具有絕緣膜10和P-型半導(dǎo)體層20的基底(沒有顯示)的SOI基片80。
在元件形成步驟81中，元件形成在SOI基片上。形成這些元件的方法與形成在一個半導(dǎo)體基片上的元件常規(guī)方法相同。在凹槽區(qū)域形成步驟811中，N-凹槽區(qū)域21是通過離子植入或者熱擴散形成。在局部氧化步驟812中，局部氧化膜12形成以確定元件區(qū)域、基片接觸區(qū)域和N-型接觸區(qū)域。在柵極形成步驟813中，形成一個柵極氧化膜而柵極310和410接著形成。在擴散區(qū)形成步驟814中，P-型MOS場效應(yīng)晶體管的源極區(qū)311和漏極區(qū)312、N-型MOS場效應(yīng)晶體管的源極區(qū)411和漏極區(qū)412、基片接觸點22和N-凹槽接觸點23都是由離子植入或熱擴散而形成。
同時地或接著到MOS場效應(yīng)晶體管的形成步驟，電阻元件和電容元件被形成。就擴散電阻來說，電阻610的擴散層同時形成在擴散區(qū)形成步驟814中。
就多晶硅電容來說，一個低電極641形成在柵極形成步驟813。其后，一個電容絕緣膜和上電極640形成在電容形成步驟815。
在元件形成步驟81中所有采用半導(dǎo)體層的元件形成后，模塊間的絕緣在圖10所示的模塊間絕緣步驟82中執(zhí)行。
為了模塊間絕緣的目的，存在于要絕緣的模塊之間的半導(dǎo)體層的部分由蝕刻步驟821蝕刻掉。然后，絕緣填充步驟822被執(zhí)行填一種絕緣體到由蝕刻形成的空腔而形成模塊間絕緣膜。
在模塊間絕緣步驟82完成后，最后的布線步驟被執(zhí)行去電連接每個模塊內(nèi)和模塊間的元件。在第一布線層形成步驟831中，層間絕緣膜13形成，通孔在預(yù)先確定的位置形成，以及形成金屬導(dǎo)線14。第二布線層形成步驟832以同樣的方式執(zhí)行。
這些用在元件形成步驟81和布線步驟83的技術(shù)、設(shè)備和制造條件都是與那些用在使用半導(dǎo)體基片制造集成電路的常規(guī)過程相同的。
作為SOI基片，使用的是焊接或SIMOX技術(shù)制作的基片并且在絕緣膜上具有相對厚的半導(dǎo)體層以便該半導(dǎo)體層不能被局部氧化損失。
如上所述，本發(fā)明可以防止數(shù)字電路模塊產(chǎn)生的任何數(shù)字噪聲對模擬電路的工作的影響。
再有，如果電路模塊有不同的電源電壓存在，自鎖現(xiàn)象也不會發(fā)生。
還有，具有普通基片布線端的每個元件組的基片電位可以任意決定。即使基片電位被決定是任何值而不是電源電壓或地電平，也不會產(chǎn)生自鎖現(xiàn)象或基片漏電流。而且，產(chǎn)品特性的變化如閥值電壓和元件延時時間可以通過調(diào)節(jié)合適的基片電位來補償。
另外，不會產(chǎn)生基片浮動效應(yīng)。在每個電路模塊或器件組中的器件結(jié)構(gòu)與傳統(tǒng)的形成在半導(dǎo)體基片上的結(jié)構(gòu)相同，而每個器件的基片端子都可容易地引出并固定在任意的電位上。
再有，所用常規(guī)的硬件安排不做任何修改可以使用。對于模擬和數(shù)字電路可以不做任何修改地使用常規(guī)的硬件安排以及添加一個模塊間布局，該模擬—數(shù)字集成電路的布局在不考慮如噪聲和自鎖的影響下可以容易地設(shè)計。
此外，本發(fā)明的過程實際沒有增加過程步驟的數(shù)量也沒有減小元件的集成度。由于這個原因，在本發(fā)明的過程中，僅僅一個模塊間絕緣步驟加到在半導(dǎo)體基片上制造集成電路的常規(guī)過程中，而大多數(shù)過程步驟(即，元件形成步驟和布線步驟)能夠以常規(guī)方式執(zhí)行。形成在SOI基片上的常規(guī)元件已經(jīng)具有復(fù)雜的結(jié)構(gòu)是為了引出它們的基片布線端，結(jié)果使元件集成密度減小。然而根據(jù)本發(fā)明的過程，每個電路模塊中的元件結(jié)構(gòu)形成在半導(dǎo)體基片上的常規(guī)元件結(jié)構(gòu)相同，以便于不會引起元件集成度的減小。
權(quán)利要求
1.一個采用在一個基片絕緣層之上具有有源半導(dǎo)體層的SOI基片的混合模擬—數(shù)字集成電路，其特征在于一個模擬電路模塊和一個數(shù)字電路模塊構(gòu)造在所述有源半導(dǎo)體層內(nèi)，而用于隔開所述有源半導(dǎo)體層并且到達所述基片絕緣層的一個模塊間絕緣膜是形成在兩個模塊之間。
2.根據(jù)權(quán)利要求1所述的混合模擬—數(shù)字集成電路，其特征在于所述模擬電路模塊包括一組具有不同電源電壓的模擬電路模塊，而這些具有不同電源電壓的模擬電路模塊還通過一個模塊間絕緣膜彼此絕緣。
3.根據(jù)權(quán)利要求1所述的混合模擬—數(shù)字集成電路，其特征在于所述數(shù)字電路模塊包括一個易于產(chǎn)生數(shù)字噪聲的數(shù)字電路模塊和另一個數(shù)字電路模塊，而這些模塊還通過一個模塊間絕緣膜彼此絕緣。
4.根據(jù)權(quán)利要求1所述的混合模擬—數(shù)字集成電路，其特征在于所述數(shù)字電路模塊包括一個敏感數(shù)字噪聲的數(shù)字電路模塊和另一個數(shù)字電路模塊，而這些模塊還通過一個模塊間絕緣膜彼此絕緣。
5.根據(jù)權(quán)利要求1所述的混合模擬—數(shù)字集成電路，其特征在于一個P-型MOS場效應(yīng)晶體管組和一個N-型MOS場效應(yīng)晶體管組是通過一個模塊間絕緣膜彼此絕緣。
6.根據(jù)權(quán)利要求2所述的混合模擬—數(shù)字集成電路，其特征在于一個P-型MOS場效應(yīng)晶體管組和一個N-型MOS場效應(yīng)晶體管組是通過一個模塊間絕緣膜彼此絕緣。
7.根據(jù)權(quán)利要求3所述的混合模擬—數(shù)字集成電路，其特征在于一個P-型MOS場效應(yīng)晶體管組和一個N-型MOS場效應(yīng)晶體管組是通過一個模塊間絕緣膜彼此絕緣。
8.根據(jù)權(quán)利要求4所述的混合模擬—數(shù)字集成電路，其特征在于一個P-型MOS場效應(yīng)晶體管組和一個N-型MOS場效應(yīng)晶體管組是通過一個模塊間絕緣膜彼此絕緣。
9.根據(jù)權(quán)利要求1所述的混合模擬—數(shù)字集成電路，其特征在于每個都具有一個公共基片布線端的兩個或更多的元件組是通過一個模塊間絕緣膜彼此絕緣。
10.根據(jù)權(quán)利要求2所述的混合模擬—數(shù)字集成電路，其特征在于每個都具有一個公共基片布線端的兩個或更多的元件組是通過一個模塊間絕緣膜彼此絕緣。
11.根據(jù)權(quán)利要求3所述的混合模擬—數(shù)字集成電路，其特征在于每個都具有一個公共基片布線端的兩個或更多的元件組是通過一個模塊間絕緣膜彼此絕緣。
12.根據(jù)權(quán)利要求4所述的混合模擬—數(shù)字集成電路，其特征在于每個都具有一個公共基片布線端的兩個或更多的元件組是通過一個模塊間絕緣膜彼此絕緣。
13.一個制造如權(quán)利要求1所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
14.一個制造如權(quán)利要求2所述的混合模擬—數(shù)字集成電路的過程包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
15.一個制造如權(quán)利要求3所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
16.一個制造如權(quán)利要求4所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
17.一個制造如權(quán)利要求5所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊；蝕刻有源半導(dǎo)體層以移去期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
18.一個制造如權(quán)利要求6所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊和模塊組；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
19.一個制造如權(quán)利要求7所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊和模塊組；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
20.一個制造如權(quán)利要求8所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊和模塊組；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
21.一個制造如權(quán)利要求9所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊和模塊組；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
22.一個制造如權(quán)利要求10所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊和模塊組；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
23.一個制造如權(quán)利要求11所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊和模塊組；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
24.一個制造如權(quán)利要求12所述的混合模擬—數(shù)字集成電路的過程，其特征在于包括下列步驟形成半導(dǎo)體元件，它被在SOI基片上的有源半導(dǎo)體層內(nèi)分為后面所述的模塊和模塊組；蝕刻有源半導(dǎo)體層以去除期望的部分；填充一種絕緣體到蝕刻形成的空腔并且接著弄平該表面以便于形成一個層間絕緣膜；以及形成層間絕緣膜和進行電連接。
全文摘要
公開的是一個采用具有一個有源半導(dǎo)體層在一個基片絕緣層上的SOI基片的混合模擬－數(shù)字集成電路,其中一個模擬電路模塊和一個數(shù)字電路模塊都構(gòu)造在該有源半導(dǎo)體層上,并且在兩模塊間形成用于分割有源半導(dǎo)體層及到達基片絕緣層的模塊間絕緣膜。因此,由于采用多電源電壓沒有出現(xiàn)問題,即使當使用多電壓供電時模擬電路也不會受任何數(shù)字噪聲的影響。
文檔編號H01L27/08GK1201261SQ98102320
公開日1998年12月9日 申請日期1998年6月2日 優(yōu)先權(quán)日1997年6月4日
發(fā)明者山口基 申請人:日本電氣株式會社