專利名稱：具有高耦合比的快閃存儲單元及其制造方法
技術領域：
本發(fā)明涉及一種半導體快閃存儲器(Flash Memory)，特別是涉及使用單一多晶硅制作工藝(Single Poly Process)，而形成的一種具有高耦合比(Coupling Ratio)的快閃存儲單元。
由于在快閃存儲器中的存儲單元能夠保留存儲在存儲單元中的數據，而不需要定時地加以更新(Refreshing)，所以快閃存儲器被歸類為永久性(Non-volatile)存儲器。大多數現有的快閃存儲器能夠在一個存儲單元中存儲單一位元。換句話說，此存儲器能存儲一個“1”或一個“0”。
再者，典型的快閃存儲單元是“雙重多晶硅”(“Two Poly”)制作工藝，也就是說，形成存儲單元需要兩次單獨的多晶硅沉積步驟。參照

圖1，其繪示一個快閃存儲單元的普通的結構，其中由多晶硅所組成的浮置柵(FloatingGate)101形成于一層薄的柵極氧化層103之上。介電層111，例如氧化物-氮化物-氧化物(Oxide-Nitride-Oxide)，位于浮置柵101之上。先后沉積浮置柵101和介電層111，同時構圖而形成于半導體基底105之上。最后，在介電層111和浮置柵101之上形成由多晶硅組成的控制柵(Control Gate)113。
在操作上，浮置柵101可以是兩種狀態(tài)之一(1)存儲電荷或(2)不存儲電荷。當浮置柵101存儲電荷時，晶體管的閥值電壓(Threshold Voltage)會轉變至正的方向，并且對控制柵113施加預定的外加電壓，將不會造成電流由源極107流到漏極109。當浮置柵101不存儲電荷時，晶體管的閥值電壓會轉變至負的方向，并且對控制柵113施加預定的外加電壓，將會造成電流由源極107流到漏極109。在此種類型下，對控制柵113施加預定的外加電壓時，藉由使用一“選擇晶體管”(Select Transistor，圖中未顯示)而測量由源極107流到漏極109的電流，可用以決定浮置柵101是否負載著電荷，即存儲于快閃存儲單元中是否為“1”或“0”。
在浮置柵101中放置一電荷(“寫入”)或自浮置柵101中移除一電荷(“抹除”)的過程，是公知技術，而且只是外加電壓至控制柵113、源極107和漏極109的適當組合。有關圖1的快閃存儲單元的進一步數據，請參閱Prince,“Semiconductor Memories:A Handbook of Design,Manufacture,andApplication,2nd ed.”J.Wiely,1991。
如圖1所示，浮置柵101需沉積第一多晶硅層而形成，而且控制柵113需沉積第二多晶硅層而形成。此外，圖1中的快閃存儲單元的柵極耦合比相當低。目前需要的是可以使用單一多晶硅層制造且可以提供高耦合比的快閃存儲單元。
因此，本發(fā)明旨在提出一種具有高耦合比的快閃存儲單元，其制造方法僅使用單一多晶硅沉積，藉由此單一多晶硅的沉積步驟，可以使快閃存儲單元更易于嵌入于CMOS邏輯電路中。
為實現上述目的，本發(fā)明一方面提出一種半導體基底中的快閃存儲單元。此快閃存儲單元包括(a)一柵極氧化層，形成于半導體基底之上，此柵極氧化層包括一薄區(qū)域和一厚區(qū)域。(b)一浮置柵，形成于薄區(qū)域之上。(c)一控制柵，形成于厚區(qū)域之上。(d)一漏極區(qū)，形成于薄區(qū)域之下，且位于浮置柵之內的基底中。(e)一源極區(qū)，形成于厚區(qū)域之下，且位于控制柵之外的基底中。(f)一絕緣介電層，位于控制柵與浮置柵之間。
本發(fā)明另一方面提供一種半導體基底上的單一多晶硅快閃存儲單元的制造方法，包括下列步驟(a)在半導體基底表面上形成一柵極氧化層，此柵極氧化層至少包括一薄部分和一厚部分。(b)在柵極氧化層之上形成一多晶硅層。(c)對此多晶硅層構圖以形成一浮置柵和一控制柵，其中此浮置柵位于柵極氧化層的薄部分之上，而控制柵位于柵極氧化層的厚部分之上。(d)在控制柵與浮置柵之間形成介電區(qū)。(e)在控制柵和浮置柵的側壁上形成介電的側壁間隙壁(Spacer)。(f)以介電區(qū)、側壁間隙壁、控制柵和浮置柵作為掩模，進行離子注入而形成源極/漏極區(qū)。
為使本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下面特舉一優(yōu)選實施例，并配合附圖作詳細說明。附圖中圖1是繪示傳統的快閃存儲單元所在的半導體基底的剖面示意圖；圖2至圖5是繪示根據本發(fā)明的一優(yōu)選實施例的一種快閃存儲單元的制造流程的剖面示意圖；圖6是繪示根據本發(fā)明的一優(yōu)選實施例的一種快閃存儲單元陣列的部分上視圖；以及圖7是繪示根據本發(fā)明的一優(yōu)選實施例的一種快閃存儲單元陣列的部分透視圖。
圖2至圖5是繪示根據本發(fā)明的一優(yōu)選實施例的一種快閃存儲單元的制造流程的剖面示意圖。
請參照圖2，提供一P型硅基底201，且在硅基底201之上形成柵極氧化層203，此柵極氧化層203優(yōu)選為氧化硅，且厚度約為250埃，而形成柵極氧化層203的方法，是使硅基底201在氧氣的環(huán)境下進行氧化。之后，以傳統的光刻技術對柵極氧化層203構圖，使部分柵極氧化層203的厚度，比柵極氧化層203的原始厚度薄，構圖后的柵極氧化層203中較薄的部分以薄區(qū)域205表示。柵極氧化層203中薄區(qū)域205優(yōu)選的厚度約為100埃。
其次，請參照圖3，在柵極氧化層203之上沉積一層多晶硅層301，此多晶硅層301優(yōu)選的厚度約為1500埃。在多晶硅層301上形成一層光致抗蝕劑層，接著使光致抗蝕劑層曝光與顯影后，形成如圖3所示的已構圖的光致抗蝕劑層303的圖案。
請參照圖4，以光致抗蝕劑層303為掩模，對多晶硅層301進行各向異性蝕刻步驟，例如反應離子蝕刻法(RIE)，直到暴露出柵極氧化層203。由后面圖6和圖7的上視圖和透視圖中可以發(fā)現，光致抗蝕劑層303所提供的掩模，可以使多晶硅層301在構圖之后成為圓柱形。內圓柱(指圖7中的浮置柵701)全部形成于柵極氧化層203的薄區(qū)域205之中。外圓柱(指圖7中的控制柵703)全部形成于柵極氧化層203的厚區(qū)域之中，優(yōu)選為接近于柵極氧化層203的薄區(qū)域的邊緣。重要的是控制柵703形成于柵極氧化層203的厚區(qū)域之上。由以下的敘述將可發(fā)現，控制柵703之上將放置一高偏壓(BiasVoltage)，而柵極氧化層203的厚區(qū)域可提供必要的隔離。
雖然在優(yōu)選實施例中，浮置柵701和控制柵703是圓柱形的結構，但是也可以包括蛋形、橢圓形、三角形、四方形或其他多邊形中的任一種。浮置柵701和控制柵703的幾何圖形優(yōu)選為封閉的形狀。浮置柵701和控制柵703的間隔優(yōu)選約為0.1～0.5μm之間。此較窄的間隔，可以使用掩模偏移(MaskShifting)或電子束(e-Beam)的技巧，使光致抗蝕劑層303進行曝光。
接著，請參照圖5，在多晶硅層301上沉積一層介電層501，介電層501例如是氧化硅、氮化硅或其它的絕緣介電材料。之后，在介電層501上形成開口506,508，用以暴露出源極區(qū)503和漏極區(qū)505。在本發(fā)明的優(yōu)選實施例中，進行一回蝕刻步驟，而在內圓柱的內表面上形成側壁間隙壁501a。同時，在外圓柱的外側形成側壁間隙壁501b。使用回蝕刻而形成開口的好處，在于實施容易且不需使用掩模。
然而，開口506,508的形成也可以用其他的方法實現。例如，微影與蝕刻技術可用以形成開口。這樣的方式可能可以提供較高品質的隔離，但是卻多了光刻步驟的成本。另一種形成介電層的方法是使暴露出的多晶硅層301進行熱氧化步驟，用以在露出的多晶硅層301表面上形成共形的(Conformal)氧化硅層。
然后，進行離子注入，用以在硅基底201中形成源極區(qū)503和漏極區(qū)505。在后續(xù)的高溫處理步驟中，源極區(qū)503和漏極區(qū)505會往側面擴散。
圖6是繪示根據本發(fā)明的一優(yōu)選實施例的一種快閃存儲單元陣列的部分上視圖。在圖6中是顯示2×2陣列。如同傳統的所有快閃存儲單元一樣，在陣列的列中的每一快閃存儲單元連接的漏極是與一“位線”相連。在本發(fā)明的優(yōu)選實施例中，位線601是由一金屬線構成。而且，字線603連接一行中的每一快閃存儲單元的每一控制柵。
圖7是繪示根據本發(fā)明的一優(yōu)選實施例的一列中的兩個快閃存儲單元陣列的透視圖，其中圓柱形的控制柵703環(huán)繞著圓柱形的浮置柵701。
本發(fā)明的快閃存儲單元的操作如下所述在進行寫入(也可稱為編程)操作時，漏極505所加的偏壓約為5伏，源極503接地，且控制柵703所加的偏壓約為10伏。浮置柵701經由熱電子注入(Hot Electron Injection)而進行編程。
在進行抹除操作時，漏極505所加的偏壓約為5伏，且控制柵703所加的偏壓約為-10伏。浮置柵701經由福勒諾德漢效應(Fowler-Nordheim Effect)而進行抹除。
在進行讀取操作時，控制柵703和漏極505所加的偏壓約為5伏，源極503接地。測量由源極流向漏極的電流，以提供作為浮置柵701狀態(tài)的指示。
本發(fā)明的一種重要的優(yōu)點在于因為采用圓柱形的結構，所以在控制柵703和浮置柵701之間可以獲得高耦合比。此高耦合比可以允許快閃存儲單元的快速讀取、寫入和抹除。
雖然已結合一優(yōu)選實施例揭露了本發(fā)明，但是其并非用以限定本發(fā)明。本領域的技術人員在不脫離本發(fā)明的精神和范圍內，可作出各種更動與潤飾，因此本發(fā)明的保護范圍應當由后附的權利要求限定。
權利要求
1．一種具有高耦合比的快閃存儲單元，包括一半導體基底；一柵極氧化層，位于該半導體基底之上，且該柵極氧化層包括一薄區(qū)域和一厚區(qū)域；一浮置柵，位于該薄區(qū)域之上；一控制柵，位于該厚區(qū)域之上；一漏極區(qū)，位于該薄區(qū)域之下，且位于該浮置柵之內的基底中；一源極區(qū)，位于該厚區(qū)域之下，且位于該控制柵之外的基底中；以及一絕緣介電層，位于該控制柵與該浮置柵之間。
2．如權利要求1所述的具有高耦合比的快閃存儲單元，其中，該浮置柵和該控制柵均為一封閉的形狀。
3．如權利要求2所述的具有高耦合比的快閃存儲單元，其中，該浮置柵完全位于該控制柵的該封閉的形狀之內。
4．如權利要求1所述的具有高耦合比的快閃存儲單元，其中，該控制柵的材料包括多晶硅。
5．一種具有高耦合比的快閃存儲單元的制造方法，用以在一半導體基底上形成單一多晶硅的快閃存儲單元，該方法包括下列步驟在該半導體基底表面上形成一柵極氧化層，該柵極氧化層至少包括一薄部分和一厚部分；在該柵極氧化層之上形成一多晶硅層；對該多晶硅層構圖，以形成一浮置柵和一控制柵，其中該浮置柵位于該柵極氧化層的該薄部分之上，而該控制柵位于該柵極氧化層的該厚部分之上；在該控制柵與該浮置柵之間形成一介電區(qū)；在該控制柵和該浮置柵的側壁上形成一側壁間隙壁；以及以該介電區(qū)、該側壁間隙壁、該控制柵和該浮置柵作為掩模，進行一離子注入步驟，形成一源極/漏極區(qū)。
6．如權利要求5所述的具有高耦合比的快閃存儲單元的制造方法，其中，形成該介電層和該側壁間隙壁的方法還包括沉積一內層介電層，且對該內層介電層進行回蝕刻。
7．如權利要求5所述的具有高耦合比的快閃存儲單元的制造方法，其中，該浮置柵全部位于該薄部分之上，且該控制柵全部位于該厚部分之上。
8．一種具有高耦合比的快閃存儲單元的制造方法，用以在一半導體基底上形成單一多晶硅的快閃存儲單元，該方法包括下列步驟在該半導體基底表面上形成一柵極氧化層，該柵極氧化層至少包括一薄部分和一厚部分；在該柵極氧化層之上形成一多晶硅層；對該多晶硅層構圖，以形成一浮置柵和一控制柵，其中該浮置柵位于該柵極氧化層的該薄部分之上，而該控制柵位于該柵極氧化層的該厚部分之上；在該多晶硅層和該柵極氧化層之上沉積一絕緣層；對該絕緣層進行一回蝕刻步驟，進而在該控制柵和該浮置柵之間形成一絕緣層，并且在該控制柵和該浮置柵的側壁上形成一側壁間隙壁；以及以該絕緣區(qū)、該側壁間隙壁、該控制柵和該浮置柵作為掩模，進行一離子注入步驟，形成一源極/漏極區(qū)。
9．如權利要求8所述的具有高耦合比的快閃存儲單元的制造方法，其中，該浮置柵全部位于該薄部分之上，且該控制柵全部位于該厚部分之上。
10．一種快閃存儲單元陣列，形成于一半導體基底上的該快閃存儲單元陣列具有多個列和多個行，包括多個快閃存儲單元，每一該快閃存儲單元包括一半導體基底；一柵極氧化層，位于該半導體基底之上，且該柵極氧化層包括一薄區(qū)域和一厚區(qū)域；一浮置柵，位于該薄區(qū)域之上；一控制柵，位于該厚區(qū)域之上；一漏極區(qū)，位于該薄區(qū)域之下，且位于該浮置柵之內的基底中；一源極區(qū)，位于該厚區(qū)域之下，且位于該控制柵之外的基底中；以及一絕緣介電層，位于該控制柵與該浮置柵之間；一位線內連線結構，連接一列中的全部這些快閃存儲單元中的該漏極區(qū)；以及一字線內連線結構，連接一行中的全部這些快閃存儲單元中的該控制柵。
11．如權利要求10所述的快閃存儲單元陣列，其中，該浮置柵和該控制柵均為一封閉的形狀。
12．如權利要求11所述的快閃存儲單元陣列，其中，該浮置柵完全位于該控制柵的該封閉的形狀之內。
13．如權利要求10所述的快閃存儲單元陣列，其中，該控制柵的材料包括多晶硅。
全文摘要
一種具有高耦合比的快閃存儲單元,包括:一半導體基底;一柵極氧化層,位于該半導體基底之上,且該柵極氧化層包括一薄區(qū)域和一厚區(qū)域;一浮置柵,位于該薄區(qū)域之上;一控制柵,位于該厚區(qū)域之上;一漏極區(qū),位于該薄區(qū)域之下,且位于該浮置柵之內的基底中;一源極區(qū),位于該厚區(qū)域之下,且位于該控制柵之外的基底中;以及一絕緣介電層,位于該控制柵與該浮置柵之間。本發(fā)明還涉及該存儲單元的單一多晶硅沉積制造方法。
文檔編號H01L29/788GK1230787SQ9811505
公開日1999年10月6日 申請日期1998年6月23日 優(yōu)先權日1998年3月30日
發(fā)明者張格滎 申請人:世大積體電路股份有限公司