專利名稱：帶有阻性耦合浮柵的鐵電存儲晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子器件，特別涉及具有源、漏、源和漏之間的溝道、溝道上的浮柵、浮柵上的鐵電材料及鐵電材料上的柵極的場效應晶體管(FET)。這種新穎的FET在高速、高密度計算機存儲器上具有特殊的應用。
盡管FET的應用遍及微電子領(lǐng)域，但是主要應用還是在存儲數(shù)據(jù)的存儲單元方面。根據(jù)標準工業(yè)規(guī)程，存儲單元一般借助FET晶體管和電容的組合形成于例如硅等半導體材料上，例如可以深腐蝕到硅附近并可以存儲電荷。盡管這種存儲單元在組合形成DRAM(動態(tài)隨機存取存儲器)和SRAM(靜態(tài)隨機存取存儲器)時已在計算機系統(tǒng)中支配著快速存取數(shù)據(jù)存儲，但它們的一個主要缺點是在關(guān)掉電源時會丟掉所有信息。所以，非常希望制造低功率應用的非易失存儲器。眾所周知，F(xiàn)ET還用于EEPROM、快速存儲器和其它非易失存儲器。
利用鐵電材料的單晶體管存儲單元是在60年代首次提出來的，從70年代以來已取得進展。由于這些材料的兩種鐵電極化態(tài)的固有穩(wěn)定性，它們?yōu)榉且资畔⒋鎯μ峁┝藯l件。認為鐵電材料的極化電荷可以用于改變半導體材料的表面導電性。實際上，這種鐵電FET可以利用極化方向而不是利用電容上或浮柵上的額外電荷存儲信息--目前的存儲單元工業(yè)標準。由于它們的非易失性和它們的快速轉(zhuǎn)換速度(＜1ns)，鐵電材料已變?yōu)橄乱淮鶧RAM的最具吸引力的候選材料。近年來，已提了幾種鐵電存儲晶體管的設計，但這些設計具有明顯的缺點，限制了低電壓、高速度、高密度(即DRAM類)存儲器應用的效力。


圖1(現(xiàn)有技術(shù))展示了鐵電存儲晶體管的工作原理。器件1主要是帶一片位于源3s和漏3d之間的Si溝道3c之上某處的鐵電材料2的MODFET。在鐵電材料在一個方向4極化時(圖1(a)所示向下)，加到柵5上的讀電壓Vgs在晶體管溝道中產(chǎn)生反型層。如果偏壓加在源-漏上，則電流流過晶體管。圖1(b)的現(xiàn)有技術(shù)示出了不同情況，其中鐵電材料在相反方向6極化。由于鐵電材料極化不同，所以加到柵上的相同讀電壓Vgs不會在溝道3c中產(chǎn)生導電的反型層，所以幾乎沒有電流流過。這樣便可以通過鐵電材料的極化方向控制晶體管的閾值電壓。這種器件的具有吸引力的特點是在鐵電材料的極化態(tài)下存儲信息，所以在關(guān)掉器件的電源后，信息仍不被擾亂。
將這種原理用于實踐的努力主要有兩個途徑。在第一個設計中，鐵電材料或者直接置于Si晶體管溝道上(如Rost等在Appl.Phys.Lett.59,3654,1991和Sugubuchi等在J.Appl.Phys.46,2877,1975中說明的)、或者在自身覆蓋溝道的介質(zhì)層上(例如，Chen等在Appl.Phys.Lett.69,3275,1996、和Tokumitsu等在IEEEElectron Device Letters 18,160,1997、Yu等在Appl.Phys.Lett.70,490,1997、以及Hirai等在Jpn.J.Appl.Phys.33,5219,1994中說明的)。該器件結(jié)構(gòu)導致上部柵與溝道之間的強靜電耦合。盡管該器件設計有一些吸引人的特點，但是它制造困難，包括鐵電材料向Si溝道的擴散、熱處理時在Si/鐵電材料的界面不可控地形成薄SiO2層。這些制造過程引入的問題使這種器件有低的開關(guān)速度(見Tokumitsu等supra、和Sugibuchi等supra)、高的工作電壓(見Chen等supra、Tokumitsu等supra、Rost等supra、Sugibuchi等supra)、和差的存儲保持性能(Yu等，supra,Hirai等，supra)。
圖2(已有技術(shù))表示用于存儲器應用的鐵電FET的第二個設計(更有前途)，正如Chen等supra、Nakamura等在IEDM,68,1995、和1994年11月15日授予Takasu的美國專利5365094說明的。在該器件中，導電(如金屬)浮柵7夾在鐵電薄膜2與底部柵絕緣層8(通常為SiO2)之間。從制造的角度來看，由于通過浮柵與SiO2層將鐵電材料與Si溝道分離，所以該器件更好。可以用合適的浮柵材料(如Pt或Ir)來防止鐵電材料向溝道的擴散。
這種結(jié)構(gòu)的主要缺點是改變鐵電材料的極化需要高電壓。向柵疊層中加SiO2和浮柵層，鐵電材料更加弱地耦合到Si溝道。對于給定的加到柵上的電壓，僅有一部分Vgs加到鐵電材料上(因此僅有部分所加電壓對單元的寫操作有效)。與SiO2的介電常數(shù)(約為3.9)相比，鐵電材料有很大的介電常數(shù)(通常在約100到500之間)，這表明如果維持鐵電材料上有可觀的電壓，必須給柵加相當高的電壓。通常，對該器件寫信息時所需的電壓大大高于讀時所需的電壓。目前制造的所有這種器件所用的工作電壓均超過5V(見Chen等，supra,和美國專利5365094)，盡管對于高密度存儲器應用最大工作電壓應該小于3V。
一個有趣的提議是用高介電常數(shù)材料(如鈦酸鍶鋇)代替SiO2層8，使之與柵疊層中的兩個絕緣層的介電常數(shù)更加匹配(見Tokumitsu等，supra，和美國專利5365094)。盡管與上述討論的第一類鐵電FET設計一樣制造有問題，但這可以使存儲器在低電壓下工作。但是，即使使用更加匹配的介電常數(shù)，也不可能用整個柵壓Vgs來寫存儲器單元。
由此本發(fā)明提供一種場效應晶體管(FET)，它包括形成在半導體材料上的源區(qū)和漏區(qū)；置于所說源區(qū)和漏區(qū)之間的溝道區(qū)；置于所說溝道區(qū)上的電絕緣材料的絕緣層；置于所說絕緣層上的導電材料的浮柵層；置于所說浮柵層上的不導電鐵電材料層；所說鐵電材料層上的柵極；和將所說浮柵層阻性耦合到至少源區(qū)、漏區(qū)、和溝道區(qū)中的一個上的電阻。
根據(jù)本發(fā)明的優(yōu)選實施例，上述電阻包括置于溝道區(qū)與浮柵層之間的上述絕緣層；為用作電阻，上述絕緣層要薄得足以通過用作量子力學中的遂穿勢壘并讓電子遂穿通過所說層而表現(xiàn)為電阻。例如，半導體材料可以是硅，上述絕緣材料最好為SiO2。
當電壓加到上述柵極上時，源區(qū)和漏區(qū)在第一初始電勢，上述浮柵層在第二初始電勢。由于阻性耦合，浮柵上的電勢將接近源/漏區(qū)上的電勢。所需的時間即測量的“特征時間”定義為所說浮柵層將其所說第二初始電勢改變到所說第一電勢與所說第二電勢之間的半值時所需的時間，該時間根據(jù)電阻值不同而改變，由所需的應用來確定。如果FET用作EEPROM器件，該時間應該小于約1秒。
對于快速存儲器件的應用，特征時間最好小于約1毫秒。
對于DRAM存儲器件的應用，較好選擇特征時間為小于約100納秒，最好小于10納秒。
較好地，對于DRAM應用，SiO2層的厚度應該不大于40埃、或者15埃，以容許上述直接量子力學的電子遂穿。
根據(jù)另一個優(yōu)選實施例，上述晶體管可以有耦合到至少所說源區(qū)、所說漏區(qū)、所說溝道區(qū)組成的組中的一個上的制備電阻。最好是，制備的電阻由摻雜多晶硅構(gòu)成，并耦合到至少所說源區(qū)、所說漏區(qū)、所說溝道區(qū)組成的組中的一個上。
鐵電層本身可以由任何可用的鐵電材料構(gòu)成，例如包括LiNbO3、BaTiO3、PbTiO3、Bi3Ti4O12、SrBi2TaO9、SrBi2TaxNb1-xO9、和PbZrxTi1-xO3。
結(jié)合附圖和下面的詳細說明可以更充分理解本發(fā)明，其中圖1a和1b表示根據(jù)已有技術(shù)的鐵電晶體管的工作原理。
圖2表示有相應示意電路圖的、帶有浮柵的已有技術(shù)鐵電FET晶體管的剖面圖。
圖3表示有相應示意電路圖的、根據(jù)本發(fā)明的鐵電FET晶體管的剖面圖。
圖4是利用本發(fā)明FET晶體管的存儲單元的示意電路圖。
圖5是表示加柵壓后浮柵電壓隨時間變化的關(guān)系圖，用于本發(fā)明的FET晶體管的鐵電層的正負極化。
圖6是表示在本發(fā)明FET晶體管結(jié)構(gòu)中不同厚度的SiO2電阻層的電流密度與柵壓之間的關(guān)系圖(根據(jù)Rana等，Appl.Phys.Lett.69,1104,1996)。
圖7是本發(fā)明第二實施例制備的FET晶體管的剖面圖，用所制備的電阻將柵極連接到源漏區(qū)。
圖3部分示意地表示根據(jù)本發(fā)明的鐵電存儲晶體管。與前面討論的設計不同，該器件的浮柵容性且阻性耦合到Si溝道。下面說明實現(xiàn)該目的的不同方法。如同下面要顯示的，可以用低的電壓高速讀和寫該晶體管。
當該器件的柵極5加電壓Vgs時，Vgs最初分布在鐵電電容和氧化物電容之間，所以浮柵電勢VFG升高到所加總電壓的一部分VFG=(CFEVgs+ΔP)/(CFE+COX)這里CFE和COX分別是鐵電材料和氧化物電容器的電容，Vgs是加到柵極的電壓，ΔP是根據(jù)柵極所加電壓鐵電極化的變化。鐵電材料上的電壓為VFE=Vgs-VFG=(COXVgs-AP)/(CFE+COX)由于浮柵7與溝道3c之間的阻性耦合(用電阻ROX表示)，浮柵電勢不固定。響應于所加電壓，電荷流過該電阻，使浮柵電勢為源/漏電勢。過一定時間后，所有電壓加到鐵電材料2上，由此可以用來改變鐵電材料2的極化狀態(tài)。與前面器件設計不同，整個柵壓都可以用于器件的寫操作。
浮柵電勢改變所需的時間取決于器件的本征特性，如浮柵7與所有溝道、源和漏之間的耦合電阻，鐵電電容器的電容，和鐵電材料2的極化狀態(tài)。為了討論方便，浮柵電勢改變的特征時間T定義如下當柵極5加電壓Vgs時，T為浮柵電勢從初始值(電壓一加到柵極上后)改變到其初始值與源/漏電勢(Vs/d)中間時所需的時間。
例如，根據(jù)下面說明可以將信息寫到器件上。首先，將源/漏電壓(Vs/d)設置為零，柵極加3V電壓作為Vgs。在加Vgs后，浮柵電壓(VFG)立即升高到方程(1)給出的最大值(0和3V之間)。隨著時間的流失，VFG朝Vs/d=0V降低。我們定義T為VFG降低到Vs/d的中間時所需的時間。如下所述，所需時間T取決于器件的應用。對于DRAM應用，希望T在10納秒量級，通常小于100ns。對于快速存儲器應用，T可以在100納秒量級，通常小于1毫秒。另一方面，EEPROM可以慢一點，如T在1秒量級還可使用。
可以按下面方式進行本發(fā)明單元的信息讀取當讀電壓脈沖加到柵極5時，浮柵電勢VFG最初由方程(1)給出。如方程(1)所示，根據(jù)鐵電材料2的初始極化狀態(tài)(即根據(jù)單元中存儲的信息)，該電勢有所不同。如圖4示意所示，如果在器件讀取之前晶體管的源漏有合適的偏置，則電流Id將流過晶體管。流過晶體管的電流Id的大小主要由浮柵電勢VFG控制。如上所述，由于浮柵7與源/漏/溝道3s/3d/3c之間的阻性耦合，浮柵電勢VFG改變特征時間T。當浮柵電勢VFG接近Vs/d時，晶體管截止。圖5表示讀脈沖后浮柵電勢的下降。如圖5所示，根據(jù)鐵電材料的極化狀態(tài)，浮柵電勢VFG下降所需時間不同。因此，通過測量讀脈沖期間流過器件的電流大小來讀存儲單元的狀態(tài)。
用所制備的電阻或非常薄的SiO2層將浮柵7阻性耦合到晶體管溝道。由于SiO2層的厚度小于40埃，所以電子可以通過直接量子力學的遂穿而通過絕緣層。該遂穿過程不會使薄氧化層退化，因此不會縮短器件的壽命。圖6畫出了薄氧化層(＜約35埃)隨電壓變化的電流電壓曲線(見Raha等，supra)。
用這些曲線求出單位面積的氧化物電阻，可以計算出15埃氧化層時器件的開關(guān)速度為200ns量級、對12.5埃的氧化層速度小于20ns。(假設鐵電材料的介電常數(shù)為500、厚度為3000埃來算出這些數(shù)字)。這些器件的開關(guān)速度遠快于已有的非易失性存儲器的速度，接近使用超薄氧化層和美國專利5365094 supra,Rost等，supra說明的合適(低介電常數(shù))鐵電材料的DRAM的速度。
代替用非常薄的SiO2層來阻性耦合柵與溝道的方法，晶體管可以包括在柵極7與源3s(和/或3d)之間的所制備的電阻9，如圖7所示。盡管制備工藝有點復雜，但該結(jié)構(gòu)容許器件有稍微厚一點的SiO2層(將更耐用)。還容許更精細地控制浮柵耦合電阻。
這里說明的鐵電存儲FET和已有非易失存儲技術(shù)(包括所有其它提出的鐵電存儲晶體管設計)相比有明顯優(yōu)點。由于浮柵與晶體管溝道之間的阻性耦合，可以用低電壓以接近DRAM的速度讀寫存儲器。由于存儲單元只由一個晶體管構(gòu)成，存儲器可以有非常高的集成度。最后，從工藝的角度來看，該器件也非常好。鐵電材料淀積在平整的金屬基片上，減輕了臺階覆蓋和界面問題。而且鐵電材料的厚度不是臨界器件尺寸，即鐵電薄膜可以相對厚一點，以減小漏電流。
盡管參照用于非易失性存儲應用的FET晶體管說明了本發(fā)明，但是本領(lǐng)域的技術(shù)人員明白本發(fā)明適于其它應用。因此這些應用都包括在下面的本發(fā)明權(quán)利要求書中。
權(quán)利要求
1．一種場效應晶體管，包括形成在半導體材料中的源區(qū)和漏區(qū)；置于所說源區(qū)和漏區(qū)之間的溝道區(qū)；置于所說溝道區(qū)上的電絕緣材料的絕緣層；置于所說絕緣層上的導電材料的浮柵層；置于所說浮柵層上的不導電鐵電材料層；所說鐵電材料層上的柵極；及將所說浮柵層阻性耦合到至少源區(qū)、漏區(qū)、和溝道區(qū)中的一個上的電阻。
2．如權(quán)利要求1的場效應晶體管，其特征在于，所說電阻包括所說絕緣層，所說絕緣層由置于所說溝道區(qū)與所說浮柵層之間的絕緣材料構(gòu)成，所說絕緣層薄得足以通過容許電子遂穿通過所說層而表現(xiàn)為電阻。
3．如權(quán)利要求2的場效應晶體管，其特征在于，所說半導體材料是硅，所說電絕緣材料為SiO2。
4．如權(quán)利要求1、2或3的場效應晶體管，其特征在于，當電壓加到所說柵極上時，所說源區(qū)和所說漏區(qū)在第一初始電勢，所說浮柵層在第二初始電勢，所說浮柵層上的電勢從所說初始第二電勢改變到所說第一電勢與所說第二電勢之間的半值時所需的時間小于約1秒。
5．如權(quán)利要求1、2或3的場效應晶體管，其特征在于，當電壓加到所說柵極上時，所說源區(qū)和所說漏區(qū)在第一初始電勢，所說浮柵層在第二初始電勢，所說浮柵層上的電勢從所說第二初始電勢改變到所說第一電勢與所說第二電勢之間的半值時所需的時間小于約1毫秒。
6．如權(quán)利要求1、2或3的場效應晶體管，其特征在于，當電壓加到所說柵極上時，所說源區(qū)和所說漏區(qū)在第一初始電勢，所說浮柵層在第二初始電勢，所說浮柵層上的電勢從所說第二初始電勢改變到所說第一電勢與所說第二初始電勢之間的半值時所需的時間小于約100納秒。
7．如權(quán)利要求3的場效應晶體管，其特征在于，SiO2絕緣層的厚度不大于40埃。
8．如權(quán)利要求3的場效應晶體管，其特征在于，SiO2絕緣層的厚度不大于15埃。
9．如權(quán)利要求1、2或3的場效應晶體管，其特征在于，所說電阻為耦合到至少所說源區(qū)、所說漏區(qū)、所說溝道區(qū)組成的組中的一個上的制備電阻。
10．如權(quán)利要求1、2或3的場效應晶體管，其特征在于，所說電阻是由摻雜多晶硅構(gòu)成的，并耦合到至少所說源區(qū)、所說漏區(qū)、所說溝道區(qū)組成的組中的一個上的制備電阻。
11．如權(quán)利要求1、2或3的場效應晶體管，其特征在于，鐵電層包括LiNbO3、BaTiO3、PbTiO3、Bi3Ti4O12、SrBi2TaO9、SrBi2TaxNb1-xO9、和PbZrxTi1-xO3中的一種。
全文摘要
本發(fā)明提出了一種新型的單晶體管存儲器件,使用鐵電材料的極化來存儲信息。該器件為浮柵FET,具有鐵電材料和電阻,鐵電材料置于柵和浮柵之間,電阻最好是由浮柵與晶體管溝道之間的薄SiO
文檔編號H01L21/8247GK1211827SQ9811729
公開日1999年3月24日 申請日期1998年8月14日 優(yōu)先權(quán)日1997年9月15日
發(fā)明者C·T·布萊克, J·J·韋爾澤 申請人:國際商業(yè)機器公司