專利名稱：介質分隔式半導體器件的制作方法
技術領域：
本發(fā)明涉及一種介質分隔式半導體器件，旨在提高由介電區(qū)所分隔開的各半導體元件的耐壓程度。
在裝有使用高電壓大電流的半導體元件的集成電路或所謂功率IC或高耐壓IC的領域中，為避免各元件的作用相互影響，用電介質將各元件分隔開可以有效解決問題。這種作法的諸多實例中，其中包括SOI(硅絕緣體)襯底和SIMOX(注氧離子隔離硅)襯底，前者是將兩個硅襯底通過絕緣膜膠合在一起，使其牢牢結合，再通過研磨形成厚度合乎要求的硅層，后者是往硅襯底中注入氧離子，在高溫下處理，從而在從表面以下特定深度的位置形成二氧化硅膜(以下稱氧化膜)。在這類SOI襯底和SIMOX襯底中，為進一步將各元件橫向分隔開，形成另一個絕緣區(qū)，將各元件封閉住，且延伸到襯底內的絕緣膜，從而使IC中的各元件區(qū)完全由介電材料分隔開。
另一方面，在SOI襯底中，襯底表面?zhèn)?即元件形成區(qū))和襯底背側由內部形成的絕緣膜(以下稱埋設的絕緣膜)使其在電氣上彼此分隔開，但為了保持元件的耐壓程度，通常將襯底的電位固定下來。
下面舉一個在SOI襯底上形成的高耐壓元件的例子。

圖1是為介電區(qū)所分隔開的MOSFET(金屬氧化物半導體場效應晶體管)的簡化平面圖。在溝道分隔區(qū)4所封閉的元件形成區(qū)20中，配置著漏區(qū)段1、源區(qū)段2和柵多晶硅膜3，為獲取高的耐壓，漏區(qū)段1安置在遠離柵多晶硅膜3端部的位置。
圖2是沿圖1中所示MOSFET的A-A線截取的剖視圖，同時示出了漏極與源極之間加上反向偏壓時耗盡區(qū)的狀態(tài)。SOI襯底17由第一硅襯底(P-型)14、埋設的氧化膜層12和第二硅襯底(P-型)15組成，其SOI層16中形成有一個P溝道MOSFET。SOI層16由溝道分隔區(qū)4分隔成多個元件，溝道分隔區(qū)4中埋置著一個元件分隔氧化膜13,n-擴散區(qū)11一直延伸到埋置的氧化膜12，里面形成有P-漏極擴散層10,P+源極擴散層6和n+背柵擴散層7。P-漏極擴散層10中還形成有P+漏極擴散層5。此外，柵多晶硅膜3穿過柵氧化膜9形成，跨在區(qū)段氧化膜8上。
在這種P溝道MOSFET中，源極與漏極之間的耐壓取決于P-漏極擴散層10與n-擴散層11之間的結耐壓，但給SOI襯底背面19加上與漏極中一樣的偏壓可以使耐壓高于結耐壓。更具體地說，將接P+漏極擴散層5的漏極(圖中未示出)和接SOI襯底背面19的后電極(圖中未示出)調到地電位，則往連接在P+源極擴散層6與n+背柵擴散層7之間的源極(圖中未示出)和接柵多晶硅膜3的柵極(圖中未示出)上加正電位時，耗盡層就在P-漏極擴散層10和n-擴散層11的p-n結中擴散，擴散層也在埋設的氧化膜12上的n-擴散層中擴散。再進一步提高電位時，兩耗盡層連接在一起，于是形成一個耗盡區(qū)18。這樣，各耗盡層連接起來時，P-漏極擴散層10和n-擴散層的p-n結處的電場減弱了，從而使耐壓高于固有結的耐壓。
然而，在一般的高耐壓電壓元件中，需要給SOI襯底背面加上地電位。形成IC的硅芯片通常是用樹脂密封且加工得使接硅芯片各電極的各端子向外伸到樹脂外面，在此情況下需要接硅芯片背面的端子。在普通模塑封裝件的情況下，用導電材料將硅芯片背面與引線架電連接起來并將端子取出樹脂外就可以這樣做。然而，近來隨著電子器件的日益小型化和輕量化，IC可以用諸如芯片直接組裝(COB)和薄膜上芯片組裝(COF)之類的各種組裝方法組裝，而接芯片背面的端子總是不能輕易地配備。盡管如此，在這種一般高耐壓元件的結構中，如果SOI襯底背面沒有加上地電位，元件的耐壓還是會惡化。
本發(fā)明的目的是提供一種無需在SOI襯底背面形成電極就能防止各元件的耐壓變差，就能獲得高耐壓的介質分隔式半導體器件。
本發(fā)明的介質分隔式半導體器件是多個彼此為介電區(qū)所分隔的元件在SOI襯底表面層疊起來的介質分隔式半導體器件，SOI襯底的正反面彼此絕緣，由一埋設的絕緣膜分隔開，這種半導體器件由下列各部分組成第一導電類型的擴散層，由所述介電區(qū)分隔開；第二導電類型的擴散層，更細薄地在第一導電類型擴散層的表面形成；和一個電極，設在毗鄰第一導電類型擴散層橫跨所述介電區(qū)的位置，其中往第二導電類型擴散層的結加上反向偏壓時與第二導電類型擴散層相同的電位就加到所述電極上。
在這種介質分隔式半導體器件中，接電極的所述部位還可以用所述介電區(qū)進一步與外面的部位分隔開來。
本發(fā)明的另一種介質分隔式半導體器件由下列各部分組成一第二導電類型的SOI層，在SOI襯底的正面形成，SOI襯底是在第一和第二第二種導電類型半導體襯底之間放一絕緣膜將兩襯底膠合起來構成的；一溝道分隔區(qū)，其作用是將各元件分隔開，從而通過在該第二導電類型SOI層中用絕緣膜埋設溝道將元件區(qū)封閉起來；擴散層為第二導電類型的多個半導體元件，在元件形成區(qū)中形成；和一個電極，在元件形成區(qū)為溝道分隔區(qū)所封閉的外面形成，其中第二導電類型擴散層和所述電極上加上同一電位。
在這種介質分隔式半導體器件中，半導體元件為例如MOS(金屬氧化半導體)晶體管，在此情況下，第一導電類型擴散層在元件形成區(qū)中形成，第二導電類型的擴散層是在該第一導電型擴散層表面形成的漏極擴散層。半導體元件的第二導電類型源極擴散層和第一導電類型背柵擴散層在第一導電類型擴散層表面形成，半導體元件的柵極層在漏極擴散層與源極擴散層之間的襯底上形成。
在本發(fā)明中，通過在第二導電類型的SOI層橫跨元件分隔區(qū)的溝道分隔區(qū)外面形成第二導電類型的外擴散層，可以將電極與第二導電型的外擴散層連接起來。或者，通過形成第二溝道分隔區(qū)從而封閉連接溝道分隔區(qū)外面電極所在的部位，可以用介電區(qū)將電極連接區(qū)與其外面部位進一步分隔開來。
此外，在本發(fā)明中，往設在橫向毗鄰介電區(qū)的SOI層中的電極上加上與第二導電類型擴散區(qū)中相同的電位可以得出高的耐壓，從而無需在SOI襯底背面形成電極。加到第二導電類型擴散層和電極上的電位為例如地電位。通過形成第二溝道分隔區(qū)進一步封閉電極連接區(qū)，可以避免設定到該地電位的部位擴展到整個半導體襯底。
綜上所述，按照本發(fā)明，在多個彼此為一個電極所分隔的元件在SOI襯底上集成化的介質分隔式半導體器件中，無需在SOI襯底背面形成電極也無需加地電位就可以得到有電極設在SOI襯底背面時同樣高的耐壓。因此，本發(fā)明無需將各端子連接硅芯片的背面，而且組裝IC時，只要將各端子從硅芯片背面抽出就夠了。從而擴大了這種半導體器件組裝方法的應用范圍。
圖1是一般MOSFET為介電區(qū)所分隔的平面圖。
圖2是圖1中所示的一般MOSFET沿A-A線截取的剖視圖。
圖3是本發(fā)明的第一實施例為介電區(qū)所分隔的MOSFET的平面圖。
圖4是圖3中所示的MOSFET沿B-B線截取的剖視圖。
圖5是本發(fā)明的第二實施例為介電區(qū)所分隔的MOSFET的平面圖。
下面參看附圖具體說明本發(fā)明的一些最佳實施例。圖3示出了本發(fā)明第一實施例的介質分隔式半導體器件，圖4是沿圖3中的B-B線截取的剖視圖。此介質分隔式半導體器件是為介電區(qū)所分隔的MOSFET。
如圖3中所示，漏極區(qū)段1、源極區(qū)段2和柵多晶硅膜3配置在為溝道分隔區(qū)4所封閉的元件形成區(qū)20中，漏極區(qū)段1處在遠離柵多晶硅膜3端部的位置，為的是獲取高的耐壓。此外，溝道分隔區(qū)4外面還配置有元件形成區(qū)外區(qū)段21。
圖4也示出了反向偏壓加在漏極與源極之間時耗盡區(qū)的狀態(tài)。SOI襯底17由第一硅襯底(P-型)14、埋設的氧化層12和第二硅襯底(P-型)15組成，在SOI襯底17的SOI層16上面形成有P溝道MOSFET。SOI層16的各元件為里面埋設有元件分隔氧化膜13的溝道分隔區(qū)4所分隔。n-擴散層11一直延伸到埋設的氧化膜12的表面上形成有P-漏極擴散層10、P+源極擴散層6和n+背柵擴散層7,P-漏極擴散層10的表面上還形成有P+漏極擴散層。此外，通過柵氧化膜9還形成有多晶硅膜3，跨在區(qū)段氧化膜8上。此外，橫跨溝道分隔區(qū)4在第一硅襯底14表面外還形成有外P+擴散層22。
下面說明上述構成的MOSFET的工作過程。通過往接到漏極區(qū)段1的P+漏極擴散層5的漏極(圖中未示出)和接到元件形成外區(qū)段21的外P+擴散層22的外電極(圖中未示出)上加地電位，并往接到源極區(qū)段2的P+源極擴散層6的源極(圖中未示出)和接到柵多晶硅膜了的柵極(圖中未示出)上加正電位，耗盡層就在P-漏極擴散層10與n-擴散層11的p-n結中擴展開，且在埋設的氧化膜12上的n-擴散層11中擴展開。此外，通過提高源極和柵極的電位，兩耗盡區(qū)就連接起來，于是形成耗盡區(qū)18。在現(xiàn)有技術中，通過各耗盡層的這種連接，通過與往SOI襯底背面加地電位的方法中相同的作法和效果，減弱了P-漏極擴散層10與n-漏擴散層11之間p-n結中的電場，從而使耐壓高于p-n結的耐壓。
下面進一步說明這種現(xiàn)象。由于源極(圖中未示出)的正電位高，因而n-擴散層11的元件分隔氧化膜13附近也出現(xiàn)高的正電位，于是電位隨其與n+背柵擴散層7的間距成比例地下降。由于外電極(圖中未示出)處于地電位，因而由元件分隔氧化膜13分隔成多個元件的部位外的第一硅襯底(P-型)14的整個襯體也處在地電位，于是元件分隔氧化膜13兩面存在大的電位差。此外，由于二氧化硅的比介電常數(shù)約等于1/3或小于硅的介電常數(shù)，在此情況下，元件分隔氧化膜13是影響電位差電壓的主要因素。另一方面，由于處在浮動電位狀態(tài)，電極不接SOI襯底17的背面19，但第二硅襯底(P-型)15接源極(圖中未示出)的n+背柵擴散層7正下方的埋設氧化膜12附近，通過埋設的氧化膜12的靜電感應產生一個接近地電位的電位。這是因為埋設的氧化膜12與元件分隔氧化膜13串聯(lián)耦合，且埋設的氧化膜12和元件分隔氧化膜13一樣也是影響出現(xiàn)在兩面的電位差的主要因素。這樣就形成了SOI襯底表面19取地電位時同樣的耗盡區(qū)18，從而提高了各元件的耐壓。
圖5是本發(fā)明第二實施例為介電區(qū)所分隔的MOSFET的平面圖。圖5中，各與圖3和圖4中相同的組成部分用同樣的編號表示，這里對它們就不再詳細說明了。漏極區(qū)段1、源極區(qū)段2和柵多晶硅膜3配置在溝道分隔區(qū)4所封閉的元件形成區(qū)20中，漏極區(qū)段1在遠離柵多晶硅膜3端部的位置配置，為的是獲取高的耐壓。此外，溝道分隔區(qū)4外還形成有其它溝道分隔區(qū)23，以便將溝道分隔區(qū)4封閉住。在該兩溝道分隔區(qū)之間配置著元件形成區(qū)外周邊分隔區(qū)24。在此元件形成區(qū)外周邊分隔區(qū)24中配置著元件形成區(qū)外區(qū)段21。
在此實施例如此構成的MOSFET中，當通過外電極(圖中未示出)接到元件形成區(qū)外區(qū)段21中形成的P+擴散層(圖中未示出)而提供一個地電位時，與第一實施例的情況不同，溝道分隔區(qū)23的外部區(qū)域并不取地電位，因而第一硅襯底(P-)的整個襯體不處在地電位。
綜上所述，按照本發(fā)明，在將多個彼此為介電區(qū)所分隔的元件在SOI襯底上集成化的介質分隔式半導體器件中，無需在SOI襯底背面形成電極使其取地電位，可以獲得與SOI襯底背面設有電極時一樣高的耐壓。這樣，本發(fā)明無需連接硅芯片背面的端子，而且組裝IC時，只要從硅芯片正面抽出各端子就夠了，且擴大了半導體器件組方法的應用范圍。
權利要求
1．一種介質分隔式半導體器件，其特征在于，它包括一個SOI襯底，襯底的正面和反面彼此絕緣，由一埋設的絕緣膜分隔開；和多個元件，在所述SOI襯底表面上集成化，彼此由介電區(qū)分隔開，所述元件包括第一導電類型擴散層，由所述介電區(qū)分隔著；第二導電類型擴散層，更細薄地在所述第一導電類型擴散區(qū)的表面形成；一個電極，設在與所述第一導電類型擴散層相鄰橫跨所述介電區(qū)的區(qū)域；和偏壓施加裝置，用以往所述第二導電類型擴散層的結加反向偏壓，并往所述電極加與所述第二導電類型擴散層相同的電位。
2．如權利要求1所述的介質分隔式半導體器件，其特征在于，與電極相連的區(qū)域由介電區(qū)將其和外區(qū)分隔開。
3．一種介質分隔式半導體器件，其特征在于，它包括一個第二導電類型的SOI層，在SOI襯底的正面，所述SOI襯底由膠合第一和第二第二導電類型的半導體襯底，在兩襯底之間放絕緣膜構成；溝道分隔區(qū)，通過在所述第二導電類型的SOI層中周絕緣膜埋設一溝道而將元件形成區(qū)封閉起來從而分隔各元件；多個半導體元件，其第二導電類型的擴散層在所述元件形成區(qū)中形成；一個電極，在由所述溝道形成區(qū)所封閉的元件形成區(qū)外面形成；用以往所述電極上施加與所述第二導電類型擴散層一樣的電位的裝置。
4．如權利要求3所述的介質分隔式半導體器件，其特征在于，所述半導體元件是一個MOS晶體管，其第一導電類型擴散層在所述元件形成區(qū)中形成，所述第二導電類型擴散區(qū)是一個在所述第一導電類型擴散層的表面形成的漏極擴散層。
5．如權利要求4所述的介質分隔式半導體器件，其特征在于，所述半導體元件的第二導電類型源極擴散層和第一導電類型背柵擴散層在所述第一導電類型擴散層的表面形成，半導體元件的柵極層在所述漏極擴散層與所述源極擴散層之間的襯底上形成。
6．如權利要求3所述的介質分隔式半導體器件，其特征在于，第二導電類型外擴散層在第二導電類型SOI層橫跨所述元件形成區(qū)的溝道分隔區(qū)的表面形成，且所述電極連接到所述第二導電類型外部擴散層。
7．如權利要求6所述的介質分隔式半導體器件，其特征在于，它還有一個第二溝道分隔區(qū)將連接有溝道分隔區(qū)外的所述電極的區(qū)域封閉起來，其中所述連接所述電極的區(qū)域還由一介電區(qū)將其與外區(qū)分隔開。
全文摘要
將第一和第二P
文檔編號H01L31/0392GK1218296SQ9812233
公開日1999年6月2日 申請日期1998年11月12日 優(yōu)先權日1997年11月12日
發(fā)明者小林研也 申請人:日本電氣株式會社