專利名稱：具有改善了注入劑的場(chǎng)效應(yīng)晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般來(lái)說(shuō)涉及金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，更具體地說(shuō)，涉及具有經(jīng)過(guò)改善了的注入劑的MOSFET。
場(chǎng)效應(yīng)晶體管(FET)是目前集成電路的基本構(gòu)成體。這種晶體管可在常規(guī)的襯底(例如硅襯底)中或在絕緣體上的硅襯底中形成。在這兩種情況下，將所謂的深注入劑引入到襯底中來(lái)改善晶體管的性能，以便提供對(duì)于互補(bǔ)金屬-氧化物(CMOS)集成電路的重?fù)诫s隔離，減少寄生垂直晶體管的電流增益，以及減少寄生閂鎖(latch up)效應(yīng)，這里只是提到為什么使用深注入劑的一些原因。
在CMOS技術(shù)中，將這些深注入劑稱為p阱或n阱深注入劑。如果要在同一個(gè)和相同的襯底內(nèi)形成NMOS晶體管(p阱)和PMOS晶體管(n阱)，就需要這些p阱或n阱深注入劑。
除了這些深注入劑之外，一般也使用閾值調(diào)節(jié)注入劑(VT調(diào)節(jié)注入劑)和穿通注入摻雜劑來(lái)對(duì)每個(gè)晶體管設(shè)置合適的閾值電壓(VT)和防止穿通。
在

圖1A中示出常規(guī)的MOSFET10。一般這種MOSFET在硅襯底11中形成，并包括被配置在柵導(dǎo)體13的左側(cè)和右側(cè)的摻雜的源區(qū)14和摻雜的漏區(qū)12。該柵導(dǎo)體13由柵氧化層15從溝道17分離開(kāi)，該溝道17位于源區(qū)14和漏區(qū)12之間。一般用STI、LOCOS或多晶硅緩沖LOCOS隔離(未示出)來(lái)提供鄰近晶體管的隔離。
在圖1B中示出摻雜劑濃度作為距離的函數(shù)(切線HPA-HPA)。請(qǐng)注意，該表示是概略性的，只是為了說(shuō)明已知的MOSFET與本發(fā)明的MOSFET的基本區(qū)別而示出的。為了界定源和漏區(qū)12、14，使用了As注入劑。這些摻雜劑的濃度約為1×1021/cm3。由于柵柱13的傾斜側(cè)壁16的緣故，即，As濃度作為距離的函數(shù)而減少(在界面18處的緩變濃度)，與溝道17的界面18沒(méi)有被很好地界定。在常規(guī)的MOSFET中，深注入劑(例如，硼，p型)和閾值調(diào)節(jié)注入劑(例如，銦，p型)在晶體管的整個(gè)長(zhǎng)度上延伸。可使用常規(guī)的技術(shù)來(lái)形成深注入劑。這些注入劑一般在形成實(shí)際的FET之前在制備襯底時(shí)被形成。B+In的合在一起的濃度約為2×1017/cm3。
請(qǐng)注意，采用常規(guī)的技術(shù)不可能提供只位于溝道17之下的閾值調(diào)節(jié)注入劑和穿通注入劑。
目前沒(méi)有已知的能實(shí)現(xiàn)閾值調(diào)節(jié)注入劑和穿通注入劑被很好地界定的并只位于溝道之下的FET制造方案。
目前有與注入的摻雜劑的各種不同的方面有關(guān)的背景技術(shù)。兩個(gè)例子是美國(guó)專利4,471,523和美國(guó)專利5,547,894，該兩個(gè)專利目前被轉(zhuǎn)讓給本發(fā)明的受讓人。
本專利申請(qǐng)與下述的兩個(gè)專利有關(guān)美國(guó)專利申請(qǐng)系列號(hào)No.09/026,261，題目是“制造具有亞光刻?hào)挪⒕哂写怪眰?cè)壁的場(chǎng)效應(yīng)晶體管的方法”，以及美國(guó)專利中請(qǐng)系列號(hào)No.09/026,093，題目是“具有垂直側(cè)壁的場(chǎng)效應(yīng)晶體管及其制造方法”，這兩個(gè)申請(qǐng)?jiān)谕惶焯峤?，目前已轉(zhuǎn)讓給本申請(qǐng)的受讓人。將這兩個(gè)專利申請(qǐng)的公開(kāi)內(nèi)容結(jié)合在這里供參考。
本發(fā)明的一個(gè)目的是提供一種具有只位于溝道之下的閾值調(diào)節(jié)注入劑和/或穿通注入劑的FET。
本發(fā)明的另一個(gè)目的是提供一種具有被很好地界定的閾值調(diào)節(jié)注入劑和/或穿通注入劑的FET。
本發(fā)明的又一個(gè)目的是提供一種具有只位于溝道之下的閾值調(diào)節(jié)注入劑和/或穿通注入劑的FET的形成方法。
本發(fā)明的又一個(gè)目的是提供一種具有被很好地界定的閾值調(diào)節(jié)注入劑和/或穿通注入劑的FET的形成方法。
以上的目的已通過(guò)提供一種新的和有創(chuàng)造性的形成FET的方法來(lái)完成，該方法可制造閾值調(diào)節(jié)注入劑和/或穿通注入劑只位于溝道的正下方的FET。
該方法包括下述工序在半導(dǎo)體結(jié)構(gòu)上形成介質(zhì)疊層；在該介質(zhì)疊層上界定具有待形成的柵孔的橫向尺寸和形狀的刻蝕窗；
通過(guò)使用反應(yīng)離子刻蝕(RIE)工藝將該刻蝕窗轉(zhuǎn)移到該介質(zhì)疊層中從而在該介質(zhì)疊層中界定柵孔；穿過(guò)該柵孔注入閾值調(diào)節(jié)注入劑和/或穿通注入劑；淀積柵導(dǎo)體，使其充填該柵孔；除去覆蓋該柵孔周圍的半導(dǎo)體結(jié)構(gòu)部分的柵導(dǎo)體；以及除去該介質(zhì)疊層的至少一部分。
本發(fā)明的方法取代通常用于形成柵導(dǎo)體和形成閾值調(diào)節(jié)注入劑的常規(guī)的MOS或CMOS工藝工序的一部分。
如將在詳細(xì)的描述提到的那樣，上述工藝可以不同方式被修正。
本發(fā)明的工藝的一些優(yōu)點(diǎn)是閾值調(diào)節(jié)注入劑和/或穿通注入劑只位于溝道的正下方；閾值調(diào)節(jié)注入劑和/或穿通注入劑自動(dòng)地相對(duì)于在柵孔中待形成的柵導(dǎo)體進(jìn)行對(duì)準(zhǔn)；閾值調(diào)節(jié)注入劑區(qū)域和/或穿通注入劑區(qū)域的擴(kuò)展被很好地界定并可精確地控制(請(qǐng)注意，總會(huì)有一些橫向和縱向的擴(kuò)散)。
之所以有這些優(yōu)點(diǎn)，主要是由于穿過(guò)在介質(zhì)疊層中形成的柵孔來(lái)注入閾值調(diào)節(jié)注入劑和/或穿通注入劑。
按照本發(fā)明的MOSFET具有比常規(guī)的MOSFET低的源/漏結(jié)電容，這導(dǎo)致性能的改善。
下面參照附圖(未按比例畫(huà))對(duì)本發(fā)明加以詳細(xì)說(shuō)明。
圖1A是常規(guī)FET基本結(jié)構(gòu)的示意性剖面圖。
圖1B是常規(guī)FET基本結(jié)構(gòu)的摻雜劑濃度作為距離(沿HPA-HPA)的函數(shù)的簡(jiǎn)圖。
圖2A是按照本發(fā)明FET基本結(jié)構(gòu)的示意性剖面圖。
圖2B是按照本發(fā)明FET的摻雜劑濃度作為距離(沿HPA-HPA)的函數(shù)的簡(jiǎn)圖。
圖3示出按照本發(fā)明的制造序列的關(guān)鍵工序。
圖3A示出被襯墊氧化層和氮化層覆蓋的襯底。
圖3B示出在對(duì)光致抗蝕劑進(jìn)行了用于STI或LOCOS的刻蝕的圖形化處理之后的中間制造工序。
圖3C示出將光致抗蝕劑用作刻蝕STI槽的刻蝕掩模的中間制造工序。
圖3D示出用TEOS層充填了STI槽的中間制造工序。
圖3E示出借助于平面化處理除去了TEOS和一部分氮化層的中間制造工序。
圖3F示出穿過(guò)該氮化層引入深注入劑的中間制造工序。
圖3G示出形成了附加層的中間制造工序。
圖3H示出在涂敷了光致抗蝕劑、進(jìn)行了利用光刻的圖形刻蝕和形成了具有垂直側(cè)壁的柵孔之后的中間制造工序。
圖3I示出將閾值調(diào)節(jié)注入劑和/或穿通注入劑穿過(guò)柵孔引入到襯底中的中間制造工序。
圖3J是在除去了抗蝕劑和刻去了TEOS和柵孔底部的襯墊氧化層之后的柵孔的放大圖。
圖3K示出用多晶硅充填了柵孔的中間制造工序，請(qǐng)注意，在充填柵孔之前在該柵孔的底部形成薄的柵氧化層。
圖3L示出借助于平面化處理除去了多晶硅的中間工序。
圖3M示出除去了由兒層組成的介質(zhì)疊層從而留下具有垂直側(cè)壁的多晶硅柵柱的中間制造工序。
圖3N示出引入摻雜劑以便界定源和漏區(qū)的中間制造工序。
在本文中，n+或p+摻雜半導(dǎo)體意味著重?fù)诫s半導(dǎo)體。在典型情況下它們具有至少1019至1022/cm3的摻雜劑濃度。n或p摻雜區(qū)在典型情況下具有1×1017至1×1018/cm3的摻雜劑濃度，n-或p-摻雜區(qū)具有約1016/cm3的摻雜劑濃度。
當(dāng)在本文中使用詞FET時(shí)，就意味著任何種類的場(chǎng)效應(yīng)晶體管，包括MOSFET、CMOS FET、NMOS、PMOS等。
在圖2A中說(shuō)明了按照本發(fā)明的FET 20。它是在半導(dǎo)體襯底21中形成的。該襯底例如可以是硅襯底。在本實(shí)施例中，通過(guò)n+摻雜來(lái)界定漏區(qū)22和源區(qū)24。很適合于n型摻雜的雜質(zhì)例如是P、As和Sb。在本實(shí)施例中使用As作為摻雜劑。對(duì)于界定p型源和漏區(qū)，可使用B、In和Ga。多晶硅柵23位于薄的SiO2柵氧化層28的頂部上。如圖1A中那樣，未示出用作柵、源和漏的接觸的電極。閾值調(diào)節(jié)和穿通注入?yún)^(qū)71正好位于漏區(qū)22和源區(qū)24之間。該注入?yún)^(qū)71的大小和形狀被很好地界定。該注入?yún)^(qū)71相對(duì)于柵導(dǎo)體23來(lái)對(duì)準(zhǔn)。請(qǐng)注意，閾值調(diào)節(jié)注入劑一般靠近表面而形成，而穿通注入劑稍位于該閾值注入劑之下。閾值注入?yún)^(qū)和穿通注入?yún)^(qū)的位置(深度)主要由注入各種摻雜劑的能量來(lái)控制。利用穿通注入?yún)^(qū)來(lái)防止穿通電流在漏和源區(qū)22、24之間流動(dòng)。該穿通電流平行于溝道流動(dòng)，不能被溝道所控制。
在圖2B中說(shuō)明了摻雜劑濃度作為距離的函數(shù)(切線H1-H1)。請(qǐng)注意，該表示是概略性的，只為了說(shuō)明已知的MOSFET(見(jiàn)圖1B)和按照本發(fā)明的MOSFET的基本區(qū)別而示出。為了界定源和漏區(qū)24、22，使用了As注入劑。這些摻雜劑的濃度約為1×1021/cm3。對(duì)于溝道27的界面29是突變的并很好地被界定。這種很好地被界定的結(jié)可在將柵孔用于形成柵導(dǎo)體23時(shí)形成，如在下面將被描述的那樣。由于柵導(dǎo)體23具有垂直側(cè)壁26，故可這樣將源和漏注入劑引入到襯底31，使得As濃度在跨過(guò)漏/溝道或源/溝道結(jié)29時(shí)突變地減少。按照本發(fā)明，將深注入劑70(例如，硼)穿過(guò)一部分用于形成柵孔的介質(zhì)疊層引入到襯底中。一旦該柵孔被形成，可使閾值調(diào)節(jié)注入劑和/或穿通注入劑71(例如，銦)穿過(guò)該孔注入到溝道27正下方的區(qū)域中。銦是很合適的，這是因?yàn)殂熾x子不象其它摻雜劑那樣容易擴(kuò)散和擴(kuò)散得快。這就是說(shuō)，即使需要其后的熱處理，閾值調(diào)節(jié)注入劑和/或穿通注入?yún)^(qū)71的大小和形狀幾乎保持不變。按照本發(fā)明，在柵孔中形成柵導(dǎo)體之前就作了這一點(diǎn)。如圖2B中所示，界定背景(在CMOS的情況下是阱注入劑)的深注入劑70具有約1×1016/cm3的濃度。在本實(shí)施例中，閾值調(diào)節(jié)注入劑71的濃度約為2×1017/cm3。請(qǐng)注意，這些調(diào)節(jié)注入劑位于溝道27的正下方，即，在溝道之下的摻雜劑濃度急劇增加。
本發(fā)明結(jié)構(gòu)的一個(gè)優(yōu)點(diǎn)是其性能得到改善。另一個(gè)優(yōu)點(diǎn)是有效地防止了穿通而不增加源/漏電阻?？蓪⒋┩ㄗ⑷?yún)^(qū)設(shè)計(jì)成使短溝道效應(yīng)和漏引起的勢(shì)壘降低成為最小而不影響源/漏電容。
以下將結(jié)合一系列工序(在圖3A-3N中說(shuō)明)給出本發(fā)明的更詳細(xì)的描述。要注意的是，不一定必須以所說(shuō)明和描述的順序來(lái)實(shí)施。按照本發(fā)明的制造方案也適合于形成具有非常薄的柵氧化層(＜5nm)的FET和具有亞光刻?hào)诺腇ET。
在以下描述的例子中，按照本發(fā)明的FET的形成開(kāi)始于襯底30。該襯底被襯墊氧化層35和氮化層31覆蓋。該襯底30例如可以是硅襯底。8nm厚的SiO2層35可用作襯墊氧化層。在典型情況下，該襯墊氧化層的厚度在5nm和20nm之間。該氧化層35可用快速熱處理(RTP)或爐處理來(lái)制成。
氮化層31可由Si3N4組成并可具有約90nm的厚度。氮化層31例如可使用高溫低壓化學(xué)汽相淀積(LPCVD)工藝來(lái)制成。也可使用其它的淀積方法，包括等離子體增強(qiáng)化學(xué)汽相淀積(PECVD)。同樣，也可濺射該氮化層。
其次，將單層光致抗蝕劑32旋轉(zhuǎn)涂敷到氮化層31上。然后，如圖3B中所示，通過(guò)常規(guī)的光刻工藝，對(duì)該抗蝕劑層32進(jìn)行圖形刻蝕，以界定下一個(gè)刻蝕工序的刻蝕窗33?？墒褂枚鄬涌刮g劑，或任何其它掩模，例如烘硬的掩模，來(lái)代替使用單層光致抗蝕劑?？涛g窗33的形狀和尺寸界定下面要刻蝕的淺槽隔離(STI)槽的橫向尺寸。這種STI(也稱為場(chǎng)氧化隔離)一般用于MOS和CMOS技術(shù)中，以提供鄰近的晶體管之間的隔離?？墒褂肔OCOS(硅的局部氧化)或多緩沖LOCOS來(lái)代替STI。
如圖3C中所示，現(xiàn)在通過(guò)適當(dāng)?shù)目涛g技術(shù)將抗蝕劑圖形轉(zhuǎn)移到下面的層疊結(jié)構(gòu)中。該工序不是很嚴(yán)格的。STI槽34的深度DSTI可以是100nm或更多。在用適當(dāng)?shù)母綦x劑充填STI槽之前，可在槽34內(nèi)熱生長(zhǎng)一層薄的氧化層46。如果要用本身是淀積氧化層的原硅酸四乙酯(TEOS)來(lái)充填槽34，上述的熱生長(zhǎng)一層薄的氧化層46的方法是特別推薦的。淀積的TEOS一般在與硅襯底30的界面處有表面態(tài)。這種表面態(tài)是不希望有的。
在本例中，除去抗蝕劑32，形成薄的熱氧化層46，然后這樣來(lái)淀積TEOS，使得所有STI槽34被充填到底部，如圖3D中所示。例如可使用低壓化學(xué)汽相淀積(LPCVD)工藝來(lái)淀積TEOS。也可使用很多其它材料來(lái)代替TEOS，只要能保證鄰近的晶體管(在圖3A-3N中未示出)的充分的隔離。
TEOS的一個(gè)優(yōu)點(diǎn)是它對(duì)于任何其后的化學(xué)機(jī)械拋光(CMP)平面化工序提供了非常好的中止層。
如圖3E中示意性地示出的那樣，現(xiàn)在例如使用CMP對(duì)該結(jié)構(gòu)的上表面進(jìn)行平面化。在本實(shí)施例中，該CMP除去多余的TEOS 36并中止于氮化層31。現(xiàn)在，層31的上表面37是完全平的。在CMP之后，將該氮化層31的厚度少量地減少到約75nm。
如圖3F中所示，現(xiàn)在將深注入劑70引入到襯底中。在CMOS技術(shù)中，形成p阱深注入劑和n阱深注入劑，以便能在一個(gè)共同的襯底中集成NMOS和PMOS晶體管。在本實(shí)施例中使用硼作為摻雜劑。穿過(guò)氮化層31注入硼離子。由于該離子注入是高能工藝，故氮化物幾乎對(duì)離子的穿透深度沒(méi)有影響。在常規(guī)的CMOS工藝中，在形成深注入劑之前除去氮化層。但是，按照本發(fā)明，將氮化層用于構(gòu)成介質(zhì)疊層，如在下面將提到的那樣?？稍陔x子注入之前完全除去氮化層，但這樣做將增加附加的和不必要的工藝步驟。
在其后的工序(見(jiàn)圖3G)中，通過(guò)在已平面化的表面37上形成附加層來(lái)完成在襯墊氧化層35的頂部上的介質(zhì)疊層。在本例中，該介質(zhì)疊層包括·Si3N4氮化層31(厚度減少到約75nm)；·Si3N4氮化層38(厚度約為50nm)；以及·TEOS層39(約60nm厚)。
例如可使用LPCVD工藝來(lái)淀積TEOS及氮化物。由于與現(xiàn)有的器件技術(shù)相容性的緣故，優(yōu)先考慮諸如硅或氮和它們各自的氧化物等材料。
TEOS很適合于作為介質(zhì)疊層的最外層，這是因?yàn)樗杀痪_地進(jìn)行RIE刻蝕。經(jīng)過(guò)RIE刻蝕的TEOS具有平滑的表面。因?yàn)榭刮g劑圖形可被精確地轉(zhuǎn)移到TEOS中，故經(jīng)過(guò)RIE刻蝕的TEOS可起到對(duì)于其后的RIE刻蝕的良好的硬掩模的作用。但是，要注意的是，在刻蝕柵孔底部的襯墊氧化層時(shí)TEOS被除去，這一點(diǎn)將與圖3J相聯(lián)系地進(jìn)行討論。介質(zhì)疊層也可由聚合物組成，或者它可包括幾層聚合物?？墒褂萌魏纹渌慕橘|(zhì)疊層，只要能保證該疊層以下述方式進(jìn)行刻蝕，即，能形成具有垂直側(cè)壁的柵孔。下述一點(diǎn)也是重要的，即，高選擇性的刻蝕劑對(duì)于柵孔的刻蝕是有效的，這一點(diǎn)將與圖3H和3I相聯(lián)系地提到。介質(zhì)疊層-以及組成它的一層或多層-應(yīng)與現(xiàn)有的器件技術(shù)相容。
介質(zhì)疊層可只包括氮化層?？煽涛g這種只有氮化層的疊層而不影響硅和襯墊氧化層。
在本實(shí)施例中，在半導(dǎo)體結(jié)構(gòu)的頂部上形成介質(zhì)疊層，該介質(zhì)疊層已包括某些層和結(jié)構(gòu)要素，諸如STI或LOCOS槽。要注意的是，可在任何種類的半導(dǎo)體結(jié)構(gòu)上形成該介質(zhì)疊層，這些半導(dǎo)體結(jié)構(gòu)包括簡(jiǎn)單的襯底、經(jīng)過(guò)預(yù)處理的襯底、包括其它電路的半導(dǎo)體器件等。
術(shù)語(yǔ)“柵柱”在本文中用于描述從半導(dǎo)體結(jié)構(gòu)突出的柵結(jié)構(gòu)。該柱可具有任意形狀和尺寸。
在下一個(gè)工序中，使用光刻工藝來(lái)界定待形成的柵孔的橫向尺寸。不對(duì)該工序進(jìn)行說(shuō)明，這是由于關(guān)于怎樣做到這一點(diǎn)有很多不同的方法。簡(jiǎn)要地說(shuō)，在抗蝕劑掩模48中設(shè)置刻蝕窗40(見(jiàn)圖3H)，該刻蝕窗40的尺寸和形狀大致與待形成的柵孔的橫向尺寸和形狀相同。
以下描述柵孔的形成。使用柵形成RIE工藝，將在抗蝕劑48中設(shè)置的刻蝕窗40轉(zhuǎn)移到介質(zhì)疊層(請(qǐng)注意，該介質(zhì)疊層在本實(shí)施例中包括氮化層31、氮化層38和TEOS層39)中?？蓪?duì)柵形成RIE工藝進(jìn)行優(yōu)化，以便保證對(duì)介質(zhì)疊層的不同層進(jìn)行適當(dāng)?shù)目涛g。可進(jìn)行幾個(gè)RIE工序，其中每一個(gè)工序都對(duì)介質(zhì)疊層各層的刻蝕進(jìn)行優(yōu)化。例如，當(dāng)刻蝕TEOS層39時(shí)，應(yīng)適當(dāng)?shù)剡x擇對(duì)于氮化物的選擇性。對(duì)于氮化物的選擇性為3∶1或更大是很適合的，這意味著TEOS的刻蝕速度比氮化物快三倍。可得到有助于在整個(gè)介質(zhì)疊層上實(shí)現(xiàn)良好的垂直側(cè)壁的RIE工藝。一旦已將刻蝕窗40精確地轉(zhuǎn)移到TEOS層39中，就進(jìn)行第二個(gè)RIE工序。將該第二個(gè)RIE工序設(shè)計(jì)成具有對(duì)襯墊氧化層35的高的選擇性。氮化物對(duì)襯墊氧化層的選擇性為5∶1或更大是適合的。至少為10∶1的選擇性則更好。
在本例中，如圖3I中所示，將柵形成RIE工藝的第二個(gè)工序設(shè)計(jì)成刻蝕介質(zhì)疊層的氮化層38和31，并中止于襯墊氧化層35。該第二個(gè)RIE工序是分別被優(yōu)化的RIE工序序列的最后一個(gè)RIE工序。重要的是對(duì)襯墊氧化層的選擇性是5∶1或更大，這是因?yàn)榉駝t的話襯墊氧化層35可能會(huì)被刻蝕得較多而減少其厚度。柵孔40的深度DGATE(該深度約與圖3G中的介質(zhì)疊層的厚度DSTACK相同)界定包括柵氧化層的柵柱的高度，柵氧化層和柵柱兩者都是待形成的。起到柵的作用的柱的高度(HG)一般在100nm和200nm之間，但也可以更高。將來(lái)的CMOS FET將具有150nm和更小的柵長(zhǎng)度。這樣短的柵可容易地用本發(fā)明的工藝來(lái)制成。常規(guī)柵電極的寬度(從紙面向外)在2微米和50微米之間。
在該介質(zhì)疊層中已界定了柵孔40后，如圖3I中所示，將閾值調(diào)節(jié)摻雜劑和/或穿通摻雜劑引入到襯底30中。要注意的是，按照本發(fā)明，可穿過(guò)柵孔40注入閾值調(diào)節(jié)摻雜劑或穿通摻雜劑，或閾值調(diào)節(jié)摻雜劑和穿通摻雜劑(為了方便起見(jiàn)，不將閾值調(diào)節(jié)注入?yún)^(qū)和穿通注入?yún)^(qū)作為兩個(gè)分離的區(qū)域來(lái)示出)。能以精確的控制方式來(lái)做到這一點(diǎn)，這是因?yàn)闁趴?0可使摻雜劑只在其正下方的區(qū)域中到達(dá)襯底。這樣?xùn)趴?0的形狀和大小就確定了閾值注入?yún)^(qū)和穿通注入?yún)^(qū)71的形狀和大小。但要注意的是，由于橫向和縱向的擴(kuò)散，注入?yún)^(qū)的邊界可能會(huì)鋪開(kāi)一些。使用離子注入工藝來(lái)注入閾值調(diào)節(jié)摻雜劑和穿通摻雜劑，對(duì)于硼的注入電壓是50KeV，對(duì)于銦的注入電壓是150KeV。在閾值調(diào)節(jié)和穿通注入?yún)^(qū)的摻雜劑的濃度一般在1×1017/cm3～1×1018/cm3之間。按照本發(fā)明，閾值調(diào)節(jié)注入?yún)^(qū)的高斯分布的峰位于緊靠柵氧化層28處。穿通注入?yún)^(qū)的峰一般約0.1微米深。
由于通過(guò)穿過(guò)柵孔40注入摻雜劑來(lái)形成閾值調(diào)節(jié)注入?yún)^(qū)和/或穿通注入?yún)^(qū)，故這些區(qū)域可被精確地定位，使其不接觸漏區(qū)和源區(qū)。
可從該孔40的底部除去襯墊氧化層35的剩下部分。可使用HF浸漬來(lái)完成該工序。HF是很適合的，這是因?yàn)樗涛g氧化層35和TEOS39。HF不刻蝕硅襯底30。在除去柵孔40底部的TEOS39和襯墊氧化層之前，除去抗蝕劑。在完全除去TEOS 39和襯墊氧化層35后，見(jiàn)圖3J，可如圖3K那樣形成精確地被界定的柵氧化層49。該柵氧化層49的厚度和質(zhì)量與襯墊氧化層35的厚度和質(zhì)量無(wú)關(guān)。如需要的話，該柵氧化層也可比襯墊氧化層厚。
在形成柵氧化層49之前，可在柵孔40的底部形成犧牲氧化層(未示出)。然后，將該犧牲氧化層刻去，對(duì)該結(jié)構(gòu)加熱。該短的系列工序可使在柵孔40底部的硅30的可能損傷(由形成柵的RIE和離子注入造成的)得到愈合。
在另一個(gè)實(shí)施例中，可將用于形成柵孔的RIE工藝設(shè)計(jì)成刻蝕介質(zhì)疊層以及襯墊氧化層35。在這種情況下，需要第2個(gè)RIE刻蝕工藝對(duì)硅的選擇性合適，這是因?yàn)?，否則的話在柵孔40底部的硅30可能被刻去。一旦硅30在柵孔40底部露出，則如上所述可通過(guò)氧化來(lái)形成柵氧化層49。在形成柵氧化層49之前，注入閾值調(diào)節(jié)摻雜劑。然后，如以上所描述的那樣，可生長(zhǎng)犧牲氧化層。該犧牲氧化層的厚度可約為2nm。
如圖3K中所說(shuō)明的那樣，現(xiàn)在在柵孔40中和在介質(zhì)疊層最外層上淀積多晶硅41。重要的是要保證多晶硅41完全地充填柵孔40?？山柚贚PCVD(例如約在650℃)淀積多晶硅。如上所述，可淀積非晶硅來(lái)代替多晶硅。然后，在較晚的時(shí)刻可將非晶硅轉(zhuǎn)換為多晶硅。
該多晶硅可以是非摻雜或摻雜的。可在多晶硅淀積期間或在其后將摻雜劑引入到多晶硅中。本發(fā)明的工藝的一個(gè)優(yōu)點(diǎn)在于，在對(duì)源和漏區(qū)進(jìn)行注入時(shí)多晶硅柵不一定要被摻雜。該多晶硅柵可在其后的制造工序的一個(gè)工序中被硅化(多硅化物policide)，如認(rèn)為適當(dāng)?shù)脑挘谄浜蟮奶幚碇械矸e頂部介質(zhì)以便保護(hù)柵。
如上所述，可將任何材料-適合于作為柵導(dǎo)體-‘充填’到柵孔40中。本發(fā)明不限于多晶硅柵。
在淀積起到柵導(dǎo)體作用的材料41之后可以進(jìn)行平面化工序。CMP工藝是很適合的。在平面化之后，如圖3L中所示，露出介質(zhì)疊層的最上層38。
最后并且也很重要的是，介質(zhì)疊層必須被除去。使用熱磷酸將氮化層38和31除去。在除去介質(zhì)疊層之后，如圖3M中所示，露出帶有垂直側(cè)壁42的突出的柵柱41。
現(xiàn)在該工藝可按標(biāo)準(zhǔn)的CMOS技術(shù)來(lái)繼續(xù)，該標(biāo)準(zhǔn)的CMOS技術(shù)例如在由RA.Colclaser寫(xiě)的書(shū)“微電子工藝和器件設(shè)計(jì)”的第10章，第266-269頁(yè)，John Wiley&Sohs,1980中作了描述。
在其后的工序中，如圖3N中所示，可通過(guò)注入合適的摻雜劑來(lái)界定源區(qū)43和漏區(qū)44-如果還沒(méi)有做的話。這樣就界定了溝道45(位于柵柱41之下的源43和漏44之間)。因?yàn)槿缫延懻撨^(guò)的那樣，源/溝道和漏/溝道界面是陡峭和突變的(很好地被界定)并使重疊為最小，故溝道長(zhǎng)度大致與柵長(zhǎng)相同。
可通過(guò)來(lái)自待摻雜區(qū)域上形成的多晶硅層的外擴(kuò)散來(lái)形成擴(kuò)散源-漏結(jié)，來(lái)代替通過(guò)注入得到的標(biāo)準(zhǔn)的源區(qū)和漏區(qū)。
為了完成FET，必須設(shè)置電極。合適的電極由導(dǎo)電材料、特別是金屬來(lái)制成，例如通過(guò)蒸發(fā)和刻蝕或其它技術(shù)淀積的Au、Al、Mo、Ta、Ti、Cu、或ITO(氧化銦錫)。再有，現(xiàn)在可形成金屬化圖形來(lái)互連鄰近的FET。
以下給出常規(guī)CMOS工藝的簡(jiǎn)短總結(jié)。概括常規(guī)工藝是為了強(qiáng)調(diào)本發(fā)明工藝和常規(guī)工藝的固有的差別。在形成STI或LOCOS隔離后，將氮化層和襯墊氧化層除去。然后，通常生長(zhǎng)犧牲氧化層?，F(xiàn)在，進(jìn)行p阱和/或n阱深注入劑的注入，繼之以閾值調(diào)節(jié)注入劑工藝。如圖1B中所示，p阱和n阱深注入劑以及閾值調(diào)節(jié)注入劑在整個(gè)晶片上延伸。在離子注入后，除去犧牲氧化層并生長(zhǎng)柵氧化層15。在其后的工序中淀積多晶硅層。然后使用光刻工藝和RIE刻蝕來(lái)界定該多晶硅層。該工藝的結(jié)果是具有如在圖1A中所說(shuō)明的傾斜側(cè)壁16的MOSFET 10。
以上的實(shí)施例和以上提到的可選擇的另外的實(shí)施例能以各種不同的方式繼續(xù)修正，如以下所概述的那樣。
n+摻雜區(qū)例如可被p+摻雜區(qū)所取代。摻雜區(qū)的大小和形狀可以是變化的。襯底可以是p摻雜或n摻雜的硅襯底，或絕緣體上的硅(SOI)襯底，這只是提到一些可能的修正。例如，可使用阱注入劑在n摻雜襯底內(nèi)界定p摻雜區(qū)。這樣就可以在p摻雜區(qū)內(nèi)形成n型FET(也稱為n溝道FET或NMOS)，而在n摻雜襯底內(nèi)可直接形成p型FET(也稱為p溝道FET或PMOS)。在CMOS技術(shù)中，在形成源和漏區(qū)之前進(jìn)行p阱或n阱的擴(kuò)散。
本發(fā)明方法很適合于形成具有接地面的晶體管。通過(guò)穿過(guò)柵孔將高濃度的摻雜劑引入到高摻雜的襯底(～1×1019/cm3)中可做到這一點(diǎn)。對(duì)于器件區(qū)，可使用低濃度外延(～1×1015/cm3)。由于穿過(guò)柵孔來(lái)進(jìn)行摻雜劑的注入，故摻雜劑被精確地定位和對(duì)準(zhǔn)于待形成的柵導(dǎo)體之下。假定摻雜劑的濃度足夠高(約1×1019/cm3)，這些摻雜劑幾乎起到象金屬接地面那樣的作用。
可借助于本發(fā)明工藝來(lái)形成NMOS及PMOS FET?？稍谕粋€(gè)和相同的襯底內(nèi)制成不同溝道型和結(jié)構(gòu)的MOSFET。
按照本發(fā)明的工藝對(duì)于制造亞-半微米器件具有巨大的潛力。請(qǐng)注意，亞-0.1微米的器件是柵長(zhǎng)L＜0.1微米的器件。
也可使用在下述的共同未決的美國(guó)專利申請(qǐng)中描述并要求的方法來(lái)制造亞光刻結(jié)構(gòu)，該專利申請(qǐng)的系列號(hào)為No.09/026,261，題目是“具有垂直側(cè)壁亞光刻?hào)诺木w管的制造方法”，該申請(qǐng)?jiān)谕惶焯峤?，目前已轉(zhuǎn)讓給本申請(qǐng)的受讓人。將該共同未決的專利申請(qǐng)的公開(kāi)內(nèi)容結(jié)合在這里供參考。
通過(guò)在注入閾值調(diào)節(jié)和/或穿通摻雜劑之前形成側(cè)壁隔離層可減少柵孔的寬度和長(zhǎng)度。也可在注入閾值調(diào)節(jié)摻雜劑之前先形成側(cè)壁隔離層，然后在注入穿通摻雜劑之前除去這些隔離物和形成第2隔離物。這樣做可更好地控制各個(gè)注入?yún)^(qū)的大小和形狀。
按照本發(fā)明的FET可用于許多不同種類的電路，諸如高性能的邏輯電路、低功耗的邏輯電路或高密度的存儲(chǔ)器，包括以上所述的高密度的幾千兆位DRAM。本發(fā)明的FET可容易地與其它元件結(jié)合在一起，例如電容器、電阻器、二極管、存儲(chǔ)單元等。由于它們的尺寸小和容易制造，本發(fā)明的FET也適合用于有機(jī)顯示器或液晶顯示器(LCD)。
權(quán)利要求
1.一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，包括·鄰近于溝道區(qū)的漏區(qū)和源區(qū)；·位于溝道區(qū)上的柵氧化層；·位于柵氧化層上的具有垂直側(cè)壁的柵導(dǎo)體；所述晶體管還包括相對(duì)于柵導(dǎo)體來(lái)定位的并限于柵導(dǎo)體之下區(qū)域的閾值調(diào)節(jié)注入?yún)^(qū)和/或穿通調(diào)節(jié)區(qū)。
2．如權(quán)利要求1中所述的晶體管，其特征在于所述閾值調(diào)節(jié)注入?yún)^(qū)和/或穿通調(diào)節(jié)區(qū)被限制于漏區(qū)和源區(qū)之間。
3．如權(quán)利要求1中所述的晶體管，其特征在于所述閾值調(diào)節(jié)注入?yún)^(qū)和/或穿通調(diào)節(jié)區(qū)具有在1×1017/cm3和1×1018/cm3之間的摻雜劑濃度。
4．如權(quán)利要求1中所述的晶體管，其特征在于所述閾值調(diào)節(jié)注入?yún)^(qū)和/或穿通調(diào)節(jié)區(qū)是這樣來(lái)定位的，它們與漏區(qū)和源區(qū)不接觸。
5．如權(quán)利要求1中所述的晶體管，其特征在于所述閾值調(diào)節(jié)注入?yún)^(qū)和/或穿通調(diào)節(jié)區(qū)包括硼(B)。
6．如權(quán)利要求1中所述的晶體管，其特征在于所述閾值調(diào)節(jié)注入?yún)^(qū)和/或所述穿通調(diào)節(jié)區(qū)包括銦(In)。
7．如權(quán)利要求1中所述的晶體管，其特征在于將p阱深注入劑引入到該晶體管的襯底中。
8．如權(quán)利要求1中所述的晶體管，其特征在于將n阱深注入劑引入到該晶體管的襯底中。
9．如權(quán)利要求1中所述的晶體管，其特征在于漏區(qū)和源區(qū)兩者都與溝道形成突變結(jié)。
10．如權(quán)利要求1中所述的晶體管，其特征在于漏區(qū)和源區(qū)是p型摻雜的。
11．如權(quán)利要求1中所述的晶體管，其特征在于漏區(qū)和源區(qū)是n型摻雜的。
12．如權(quán)利要求1中所述的晶體管，其特征在于所述柵導(dǎo)體包括多晶硅。
13．如權(quán)利要求1中所述的晶體管，其特征在于所述柵導(dǎo)體包括鎢。
14．如權(quán)利要求1中所述的晶體管，其特征在于該晶體管是柵長(zhǎng)L小于0.1微米的亞-0.1微米器件。
15．如權(quán)利要求1中所述的晶體管，其特征在于柵氧化層的厚度在幾個(gè)納米的范圍內(nèi)。
16．如權(quán)利要求1中所述的晶體管，其特征在于該晶體管是PMOS、NMOS或CMOS晶體管。
17．如權(quán)利要求1中所述的晶體管，其特征在于所述溝道區(qū)包括非摻雜硅。
18．如權(quán)利要求1中所述的晶體管，其特征在于所述閾值調(diào)節(jié)注入?yún)^(qū)和/或所述穿通調(diào)節(jié)區(qū)包括B和In。
19．如權(quán)利要求1中所述的晶體管，其特征在于在源區(qū)和溝道區(qū)之間以及漏區(qū)和溝道區(qū)之間的界面被很好地界定。
20．如權(quán)利要求1中所述的晶體管，其特征在于在源區(qū)和溝道區(qū)之間以及漏區(qū)和溝道區(qū)之間的界面的斜率是陡峭的。
21．一種制造金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的方法，包括下述工序在半導(dǎo)體結(jié)構(gòu)上形成介質(zhì)疊層；在該介質(zhì)疊層上界定具有待形成的柵孔的橫向尺寸和形狀的刻蝕窗；通過(guò)使用反應(yīng)離子刻蝕(RIE)工藝將該刻蝕窗轉(zhuǎn)移到該介質(zhì)疊層中從而在該介質(zhì)疊層中界定柵孔；穿過(guò)該柵孔注入閾值調(diào)節(jié)摻雜劑或穿通調(diào)節(jié)摻雜劑；淀積柵導(dǎo)體，使其充填該柵孔；除去覆蓋該柵孔周圍的半導(dǎo)體結(jié)構(gòu)部分的柵導(dǎo)體；除去該介質(zhì)疊層的至少一部分。
22．如權(quán)利要求21中所述的方法，其特征在于穿過(guò)該柵孔注入該閾值調(diào)節(jié)摻雜劑和該穿通調(diào)節(jié)摻雜劑。
23．如權(quán)利要求21中所述的方法，其特征在于半導(dǎo)體結(jié)構(gòu)至少包括襯墊氧化層。
24．如權(quán)利要求21中所述的方法，其特征在于該介質(zhì)疊層包括氮化層，最好是Si3N4層。
25．如權(quán)利要求21中所述的方法，其特征在于該介質(zhì)疊層包括原硅酸四乙酯(TEOS)層。
26．如權(quán)利要求23中所述的方法，其特征在于該襯墊氧化層的厚度在5nm和20nm之間。
27．如權(quán)利要求21中所述的方法，其特征在于用抗蝕劑和其后的光刻工藝來(lái)界定該刻蝕窗。
28．如權(quán)利要求21中所述的方法，其特征在于使用一系列反應(yīng)離子刻蝕(RIE)工序?qū)⒃摽涛g窗轉(zhuǎn)移到該介質(zhì)疊層中。
29．如權(quán)利要求28中所述的方法，其特征在于使該一系列反應(yīng)離子刻蝕(RIE)工序中的各個(gè)工序?qū)俣ㄒ涛g的介質(zhì)疊層的各個(gè)層進(jìn)行優(yōu)化。
30．如權(quán)利要求28中所述的方法，其特征在于對(duì)該一系列反應(yīng)離子刻蝕(RIE)工序進(jìn)行優(yōu)化，以便在整個(gè)介質(zhì)疊層中刻蝕具有垂直側(cè)壁的柵孔。
31．如權(quán)利要求15中所述的方法，其特征在于在界定介質(zhì)疊層中的柵孔的工序后除去在該柵孔底部處的襯墊氧化層。
32．如權(quán)利要求31中所述的方法，其特征在于使用濕法刻蝕除去在該柵孔底部處的襯墊氧化層。
33．如權(quán)利要求31中所述的方法，其特征在于在除去襯墊氧化層之前進(jìn)行閾值調(diào)節(jié)摻雜劑的注入或穿通摻雜劑的注入。
34．如權(quán)利要求31中所述的方法，其特征在于在除去襯墊氧化層之后進(jìn)行閾值調(diào)節(jié)摻雜劑的注入或穿通摻雜劑的注入。
35．如權(quán)利要求15中所述的方法，其特征在于在注入閾值調(diào)節(jié)摻雜劑或穿通摻雜劑的工序后在該柵孔的底部形成薄的柵氧化層。
36．如權(quán)利要求35中所述的方法，其特征在于用熱生長(zhǎng)法形成該薄的柵氧化層。
37．如權(quán)利要求35中所述的方法，其特征在于該薄的柵氧化層的厚度小于5nm。
38．如權(quán)利要求21中所述的方法，其特征在于該柵導(dǎo)體包括多晶硅或鎢。
39．如權(quán)利要求21中所述的方法，其特征在于使用化學(xué)機(jī)械拋光(CMP)工藝來(lái)除去覆蓋該柵孔周圍的介質(zhì)疊層部分的柵導(dǎo)體。
40．如權(quán)利要求21中所述的方法，其特征在于該晶體管是柵長(zhǎng)L小于0.1微米的亞-0.1微米器件。
41．如權(quán)利要求21中所述的方法，其特征在于該金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管是PMOS、NMOS或CMOS晶體管。
42．如權(quán)利要求21中所述的方法，其特征在于在界定刻蝕窗之前進(jìn)行注入深注入劑的工序。
43．如權(quán)利要求42中所述的方法，其特征在于該深注入劑具有約1×1016/cm3的摻雜濃度。
44．如權(quán)利要求21中所述的方法，其特征在于閾值調(diào)節(jié)注入?yún)^(qū)和穿通調(diào)節(jié)區(qū)具有在1×1017/cm3和1×1018/cm3之間的摻雜濃度。
45．如權(quán)利要求21中所述的方法，其特征在于在除去介質(zhì)疊層的至少一部分的工序之后通過(guò)注入摻雜劑來(lái)形成源和漏區(qū)，所述源和漏區(qū)各具有相對(duì)于位于該柵柱和柵氧化層的邊緣之下的溝道的突變結(jié)。
46．如權(quán)利要求45中所述的方法，其特征在于在源區(qū)和溝道區(qū)之間以及漏區(qū)和溝道區(qū)之間的結(jié)被很好地界定。
47．如權(quán)利要求45中所述的方法，其特征在于在源區(qū)和溝道區(qū)之間以及漏區(qū)和溝道區(qū)之間的結(jié)的斜率是陡峭的。
48．如權(quán)利要求21中所述的方法，其特征在于有效的柵長(zhǎng)由柵柱的長(zhǎng)度來(lái)界定。
49．如權(quán)利要求21中所述的方法，其特征在于在淀積柵導(dǎo)體之前，在柵孔的底部形成犧牲氧化層；然后刻去該犧牲氧化層；以及對(duì)該金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管進(jìn)行加熱。
50．如權(quán)利要求21中所述的方法，其特征在于穿過(guò)柵孔注入高劑量的摻雜劑，使得這些摻雜劑起到對(duì)于各個(gè)晶體管的接地面的作用。
全文摘要
MOSFET具有垂直側(cè)壁的柵導(dǎo)體并包括相對(duì)于柵導(dǎo)體來(lái)定位并限于柵導(dǎo)體之下區(qū)域的閾值調(diào)節(jié)注入?yún)^(qū)和/或穿通注入?yún)^(qū)。在半導(dǎo)體結(jié)構(gòu)上形成介質(zhì)疊層;在該介質(zhì)疊層上界定具有待形成的柵孔的橫向尺寸和形狀的刻蝕窗;用RIE工藝將該刻蝕窗轉(zhuǎn)移到該介質(zhì)疊層中界定柵孔;穿過(guò)該柵孔注入閾值調(diào)節(jié)摻雜劑和/或穿通摻雜劑;淀積柵導(dǎo)體,使其充填該柵孔;除去覆蓋該柵孔周圍的半導(dǎo)體結(jié)構(gòu)部分的柵導(dǎo)體;除去該介質(zhì)疊層的至少一部分。
文檔編號(hào)H01L29/78GK1226752SQ9812602
公開(kāi)日1999年8月25日 申請(qǐng)日期1998年12月24日 優(yōu)先權(quán)日1998年2月19日
發(fā)明者迪亞尼·C·伯伊德, 斯圖亞特·M·伯恩斯, 侯塞因·I·哈納非, 袁·陶爾, 威廉·C·維爾 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司