專利名稱：半導(dǎo)體集成電路裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路裝置及其制造方法，特別是涉及DRAM(Dynamic Random Access Memory，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)或電可改寫非易失性存儲(chǔ)器的高集成化和高性能化，或者對(duì)混合裝配有邏輯電路和DRAM或電可改寫非易失性存儲(chǔ)器的高集成半導(dǎo)體集成電路裝置適用且有效的技術(shù)。
背景技術(shù)：
作為代表大容量存儲(chǔ)器的半導(dǎo)體存儲(chǔ)器有DRAM。從該DRAM的存儲(chǔ)容量具有日益增長(zhǎng)的傾向，且伴隨著該增長(zhǎng)要使DRAM的存儲(chǔ)單元的集成度提高的觀點(diǎn)來看，就不得不向著使存儲(chǔ)單元的專有面積縮小的方向發(fā)展。
但是，人們知道，DRAM的存儲(chǔ)單元中的信息存儲(chǔ)用電容元件(電容器)的存儲(chǔ)電容值，從考慮DRAM的動(dòng)作容限和軟失效等的觀點(diǎn)來看，需要恒定的量而和產(chǎn)品的世代無關(guān)，一般地說不可能按比例縮小。
于是，人們積極地進(jìn)行在有限的小的占有面積內(nèi)可以確保必要的存儲(chǔ)容量的電容器的構(gòu)造的開發(fā)，作為該構(gòu)造，人們采用通過電容絕緣膜疊層由多晶硅等構(gòu)成的2層的電極構(gòu)成的所謂層積式電容器等這樣的立體式的電容器構(gòu)造。
層積式電容器的構(gòu)造一般說是在存儲(chǔ)單元的選擇MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)的上層配置電容器電極，在這種情況下，具有如下特征可以以小的占有面積確保大的存儲(chǔ)容量的同時(shí)，還可以減小所必要的存儲(chǔ)容量。
作為這樣的層積式電容器構(gòu)造，例如有如下構(gòu)造把電容器配置于位線的上方的所謂位線上邊的電容器(Capacitor Over Bitline，以下縮寫為COB)構(gòu)造，和把電容器配置在位線的下方的位線下邊的電容器(Capacitor Under Bitline，以下，縮寫為CUB)構(gòu)造。
在這些COB、CUB構(gòu)造的DRAM中，由于必須形成其連接孔，使得其電容器用連接孔內(nèi)的導(dǎo)體膜或位線不與字線短路，故考慮到連接孔的位置對(duì)準(zhǔn)偏離等因素，必須使相互鄰近的字線的間隔某種程度地展寬，從而將妨礙器件集成度的提高和芯片尺寸的縮小。因此，為了實(shí)現(xiàn)高集成化，就需要高級(jí)的對(duì)準(zhǔn)技術(shù)和工序管理。
于是，為了避免這樣的問題，有這樣的技術(shù)采用用與氮化膜等之類的層間絕緣膜不同種類的絕緣材料把字線的上表面和側(cè)壁被覆起來的辦法，借助于進(jìn)行刻蝕處理，對(duì)字線自匹配性地形成電容器用連接孔和位線連接孔。
在該技術(shù)的情況下，在借助于刻蝕處理進(jìn)行電容器用連接孔和位線連接孔的穿孔的情況下，由于即便是該連接孔平面性地與字線重疊，字線周圍的氮化膜也可以作為刻蝕阻擋層起作用，故可以形成連接孔而字線不會(huì)從該連接孔中露出來。
另外，關(guān)于對(duì)于字線自匹配性地形成電容器用連接孔和位線連接孔的技術(shù)，在特開平9-55479號(hào)公報(bào)中有所記載。
然而，本發(fā)明者對(duì)于對(duì)字線自匹配性地形成上述電容器用連接孔或位線連接孔的技術(shù)進(jìn)行了探討。以下所說的不是眾所周知的技術(shù)，而是本發(fā)明者所探討的技術(shù)，其概要如下。
上述DRAM用以下的工藝流程形成。
首先，在半導(dǎo)體襯底上邊，通過柵極絕緣膜形成導(dǎo)體層。在該導(dǎo)體層上邊淀積第1氮化膜。采用用同一掩模使第1氮化膜和導(dǎo)體膜圖形化的辦法，形成存儲(chǔ)單元選擇用MISFET的柵極電極和外圍電路用MISFET的柵極電極。在這里，在存儲(chǔ)單元的行方向上配置的多個(gè)存儲(chǔ)單元的柵極電極，一體地形成，起著DRAM的字線的作用。其次，對(duì)于存儲(chǔ)單元選擇用MISFET的柵極電極和外圍電路用MISFET的柵極電極自匹配性地形成存儲(chǔ)單元選擇用MISFET和外圍電路用MISFET的低濃度半導(dǎo)體區(qū)域。其次，在半導(dǎo)體襯底上邊淀積第2氮化膜，并采用對(duì)第2氮化膜施行各向異性刻蝕的辦法，在存儲(chǔ)單元選擇用MISFET的柵極電極和外圍電路用MISFET的柵極電極的側(cè)壁上，形成氮化膜的側(cè)壁隔板(side wall spacer)。相對(duì)側(cè)壁隔板自匹配性地形成外圍電路用MISFET的高濃度半導(dǎo)體區(qū)域。在半導(dǎo)體襯底上邊，淀積氧化膜系的層間絕緣膜，在存儲(chǔ)單元區(qū)域上，對(duì)于字線自匹配性地形成位線連接孔和電容器用連接孔。由于這一對(duì)層間絕緣膜的位線連接孔和電容器用連接孔的開口工序，在構(gòu)成側(cè)壁的氮化膜和構(gòu)成層間絕緣膜的氧化膜之間的刻蝕選擇比變大的條件下進(jìn)行，故可以形成位線連接孔和電容器用連接孔而不會(huì)使字線露出來。
另一方面，要想提高DRAM的存儲(chǔ)單元的集成度，就必須連字線間隔也要縮小。如果在該字線間隔變小后的字線上邊淀積超過規(guī)定的膜厚的上述第2氮化膜，則在存儲(chǔ)單元區(qū)域中，字線之間完全被第2氮化膜填埋，即便是為了形成側(cè)壁隔板施行各向異性刻蝕，半導(dǎo)體襯底表面也不會(huì)露出來?；蛘呗冻雒娣e非常小，存在著與位線或電容器電極之間的接觸電阻增大的問題。
此外，在存儲(chǔ)單元選擇用MISFET的柵極電極和外圍電路用MISFET的柵極電極的側(cè)壁上形成的側(cè)壁隔板，決定LDD構(gòu)造的外圍電路用MISFET的低濃度半導(dǎo)體區(qū)域的長(zhǎng)度，當(dāng)該側(cè)壁隔板的寬度減小時(shí)，就存在著或者外圍電路用MISFET的短溝效應(yīng)變得顯著，或者源/漏間的穿通耐壓降低的問題。因此，必須使用來形成側(cè)壁隔板的第2氮化膜的膜厚變成為規(guī)定的厚度以上。
就是說，為了確保MISFET的規(guī)定的性能，必須使LDD構(gòu)造最佳化。在用DRAM的存儲(chǔ)單元選擇用MISFET的微細(xì)化，減小側(cè)壁隔板的寬度時(shí)，為了防止外圍電路用MISFET的高濃度半導(dǎo)體區(qū)域越過低濃度半導(dǎo)體區(qū)域進(jìn)行擴(kuò)散，就必須使側(cè)壁隔板的寬度超過規(guī)定的寬度。即側(cè)壁隔板的寬度存在著下限。
另一方面，當(dāng)存儲(chǔ)器陣列進(jìn)入微細(xì)化后，柵極電極的間隔，就是說，相鄰的存儲(chǔ)單元的選擇MISFET間的間隔必然變窄，進(jìn)行自匹配連接的部分的寬度也將變窄。由于連接面積的狹小化，將帶來接觸電阻的顯著的增加，故產(chǎn)生了要使側(cè)壁隔板的寬度盡可能地小的要求。這樣的要求與用來實(shí)現(xiàn)最佳化的LDD構(gòu)造的要求是背道而馳的，在極端的情況下，如果想要實(shí)現(xiàn)最佳化的LDD構(gòu)造，在存儲(chǔ)器陣列區(qū)域中相鄰的側(cè)壁隔板就要重疊，還會(huì)產(chǎn)生不能實(shí)現(xiàn)自匹配連接的狀況。
本發(fā)明的目的是，提供一種在裝配有DRAM的半導(dǎo)體集成電路裝置中，在使DRAM的存儲(chǔ)單元微細(xì)化，因而實(shí)現(xiàn)高集成化的同時(shí)，還可以高速動(dòng)作的半導(dǎo)體集成電路技術(shù)。
本發(fā)明的另外一個(gè)目的是，提供一種在除了DRAM之外，還裝配有電可改寫的非易失性存儲(chǔ)器的半導(dǎo)體集成電路裝置中，在使存儲(chǔ)單元元微細(xì)化，因而實(shí)現(xiàn)高集成化的同時(shí)，還可以高速動(dòng)作的半導(dǎo)體集成電路技術(shù)。
本發(fā)明的再一個(gè)目的是，提供一種使DRAM的刷新特性優(yōu)良的同時(shí)，還具有高性能的半導(dǎo)體集成電路技術(shù)。
本發(fā)明的再一個(gè)目的是提供一種可以防止形成連接孔時(shí)的半導(dǎo)體襯底的器件隔離區(qū)域的過刻蝕，因而可靠性高的半導(dǎo)體集成電路技術(shù)。
本發(fā)明的再一個(gè)目的是提供一種在也裝配有DRAM和電可改寫的非易失性存儲(chǔ)器的半導(dǎo)體集成電路裝置中，可以使其制造工序簡(jiǎn)化的技術(shù)。
本發(fā)明的再一個(gè)目的是提供一種裝配有DRAM的半導(dǎo)體集成電路裝置中，在可以使DRAM的存儲(chǔ)單元微細(xì)化，因而實(shí)現(xiàn)高集成化的同時(shí)，還可以提高外圍電路用MISFET的可靠性的半導(dǎo)體集成電路技術(shù)。
本發(fā)明的目的是，提供一種即便是在高集成化的DRAM的存儲(chǔ)單元區(qū)域中，也可以在自匹配性地形成連接孔的同時(shí)，防止連接孔底部的器件隔離區(qū)域的過刻蝕的技術(shù)。
此外，本發(fā)明的另一個(gè)目的是，提供一種在自匹配性地形成連接孔的同時(shí)防止連接孔底部的器件隔離區(qū)域的過刻蝕的情況下，可以提高該連接孔的加工容限的技術(shù)。
此外，本發(fā)明的另一個(gè)目的是，提供一種在自匹配性地形成連接孔的同時(shí)防止連接孔底部的器件隔離區(qū)域的過刻蝕的情況下，可以抑制工序的增加的技術(shù)。
此外，本發(fā)明的另一個(gè)目的是，提供一種可以實(shí)現(xiàn)半導(dǎo)體集成電路的高集成化的同時(shí)，還可以提高DRAM的刷新特性，提高存儲(chǔ)單元區(qū)域的晶體管特性的技術(shù)。
本發(fā)明的上述以及其它的目的和新穎的特征，將會(huì)通過閱讀本說明書的講述和附圖了解清楚。
發(fā)明的公開在本申請(qǐng)中所公開的發(fā)明之內(nèi)，簡(jiǎn)單地說來，代表性的內(nèi)容如下所述。
(1)本發(fā)明的半導(dǎo)體集成電路裝置，是一種具有下述部分的半導(dǎo)體集成電路裝置含有在半導(dǎo)體襯底的主面上邊通過柵極絕緣膜形成的柵極電極和與柵極電極下部的半導(dǎo)體襯底主面的溝道區(qū)域接連的半導(dǎo)體區(qū)域的第1MISFET；含有在半導(dǎo)體襯底的主面上邊通過柵極絕緣膜形成的柵極電極和與柵極電極下部的半導(dǎo)體襯底主面的溝道區(qū)域接連的低濃度半導(dǎo)體區(qū)域和在低濃度半導(dǎo)體區(qū)域外側(cè)設(shè)置的高濃度半導(dǎo)體區(qū)域的第2MISFET，其特征是在第1和第2MISFET的柵極電極的上面形成頂層(cap)絕緣膜，在第2MISFET的柵極電極的側(cè)面，用第1絕緣膜形成的第1側(cè)壁，和在其外側(cè)形成用由與第1絕緣膜不同的構(gòu)件構(gòu)成的第2絕緣膜形成的第2側(cè)壁，連接第1MISFET的半導(dǎo)體區(qū)域和在第1MISFET的上層形成的構(gòu)件的導(dǎo)體部分，相對(duì)用第1絕緣膜形成的第3側(cè)壁自匹配性地形成，第2MISFET的高濃度半導(dǎo)體區(qū)域，以相對(duì)于用第2絕緣膜形成的第2側(cè)壁自匹配性地形成。
倘采用這樣的半導(dǎo)體集成電路裝置，由于在柵極電極側(cè)面上形成第1和第2絕緣膜，對(duì)于第1MISFET來說，相對(duì)用第1絕緣膜形成的第3側(cè)壁，自匹配性地形成與在其上層形成的構(gòu)件之間的連接部分，對(duì)第2MISFET來說，相對(duì)用第2絕緣膜形成的第2側(cè)壁自匹配性地形成高濃度半導(dǎo)體區(qū)域，故可以在提高半導(dǎo)體集成電路裝置的集成度的同時(shí)還可以改善其性能。
就是說，借助于用第1絕緣膜形成的第3側(cè)壁，可以確保連接第1MISFET的半導(dǎo)體區(qū)域和在第1MISFET的上層形成的構(gòu)件的導(dǎo)體部分的自匹配性，借助于用第2絕緣膜形成的第2側(cè)壁，可以使形成第2MISFET的所謂的LDD所必須的高濃度半導(dǎo)體區(qū)域的位置最佳化，以便使第2MISFET保持高性能。即，作為第1絕緣膜，可以使用對(duì)于本身為一般性的層間絕緣材料的硅氧化膜具有刻蝕選擇比的材料，例如硅氮化膜；作為第2絕緣膜，可以使用能阻止具有形成LDD所必須的注入離子的硅氧化膜，對(duì)于第1MISFET來說，第2絕緣膜不會(huì)構(gòu)成用來進(jìn)行自我整和接合的障礙，另一方面，對(duì)于第2MISFET來說，可以使第1和第2絕緣膜起著用來形成LDD的有效的隔板(spacer)的作用。因此，對(duì)于第1絕緣膜來說，不需要考慮到形成LDD構(gòu)造所需要的隔板后進(jìn)行設(shè)計(jì)，只要形成對(duì)實(shí)現(xiàn)自匹配連接充分的膜厚即可，所以可以減小其膜厚，可以高集成度地形成第1MISFET，另一方面，對(duì)第2絕緣膜來說，不需要考慮在第1MISFET形成區(qū)域中的柵極電極布線間的間隔，就可以形成保持第2MISFET的性能所需要的充分的膜厚的側(cè)壁隔板，就可以使第2MISFET的性能變成為高性能。
另外，第1絕緣膜可以當(dāng)作由在柵極電極的側(cè)面形成的硅氮化膜構(gòu)成的第1和第3側(cè)壁隔板，第2絕緣膜可以當(dāng)作由把第1側(cè)壁隔板夾在中間在柵極電極的側(cè)面形成的硅氧化膜構(gòu)成的第2側(cè)壁隔板。
此外，第1絕緣膜還可以當(dāng)作在含有柵極電極的側(cè)面的半導(dǎo)體襯底上形成的硅氮化膜，第2絕緣膜還可以當(dāng)作把硅氮化膜夾在中間由在柵極電極的側(cè)面形成的硅氧化膜構(gòu)成的側(cè)壁隔板。在這種情況下，在形成用來連接到MISFET上的連接孔的開口之際，可以把刻蝕工序分成用于刻蝕硅氧化膜的第1刻蝕工序，和用于刻蝕硅氮化膜的第2刻蝕工序這么兩個(gè)階段的刻蝕工序，且可以把硅氮化膜用作第1刻蝕工序的刻蝕阻擋層。采用這樣地把刻蝕工序分成2個(gè)階段的辦法，可以確實(shí)地對(duì)第1刻蝕工序進(jìn)行開口的同時(shí)，還可以在第2刻蝕工序中防止過刻蝕。
此外，本發(fā)明的半導(dǎo)體集成電路裝置，可以作成為在第2MISFET中含有N溝MISFET，具有C(互補(bǔ))MISFET構(gòu)造的裝置。倘采用這樣的半導(dǎo)體集成電路裝置，則可以借助于CMISFET構(gòu)造，使之變成為高性能且低功耗的半導(dǎo)體集成電路裝置，不僅可以用第2MISFET構(gòu)成DRAM的外圍電路，還可以構(gòu)成邏輯電路，也可以構(gòu)成存儲(chǔ)器和邏輯電路混合裝配式的半導(dǎo)體集成電路裝置。
(2)本發(fā)明的半導(dǎo)體集成電路裝置，是上述(1)所述的半導(dǎo)體集成電路裝置，是把第1MISFET當(dāng)作配置在DRAM單元的存儲(chǔ)器陣列區(qū)域中的DRAM的選擇MISFET，把在第1MISFET的上層形成的構(gòu)件當(dāng)作DRAM的存儲(chǔ)電容或位線的裝置。
倘采用這樣的半導(dǎo)體集成電路裝置，則可以提高-DRAM存儲(chǔ)單元的集成度的同時(shí)，還可以提高用上述第2MISFET形成的外圍電路的性能，且可以制成可以進(jìn)行高速動(dòng)作的高性能的DRAM集成電路裝置。
此外，假定可以向選擇MISFET的半導(dǎo)體區(qū)域摻入的雜質(zhì)為磷，可以向第2MISFET之內(nèi)N溝MISFET的低濃度半導(dǎo)體區(qū)域或高濃度半導(dǎo)體區(qū)域中，至少摻入砷。此外，N溝MISFET包括第1N溝MISFET和第2N溝MISFET，第1N溝MISFET可以含有摻有砷的低濃度半導(dǎo)體區(qū)域和摻有砷的高濃度半導(dǎo)體區(qū)域，第2N溝MISFET則可以含有摻有磷的低濃度半導(dǎo)體區(qū)域和摻有砷的高濃度半導(dǎo)體區(qū)域。此外，第1N溝MISFET可以含有向與低濃度半導(dǎo)體區(qū)域的下部的高濃度半導(dǎo)體區(qū)域接連的區(qū)域內(nèi)摻有硼的半導(dǎo)體區(qū)域，第2N溝MISFET則可以不含摻有硼的半導(dǎo)體區(qū)域。
這樣一來，采用把向MISFET的半導(dǎo)體區(qū)域中摻入的雜質(zhì)定為磷的辦法，就可以提高選擇MISFET的耐壓，就可以減少源、漏間的漏泄電流從而提高DRAM的刷新特性。另外，采用向第1N溝MISFET的低濃度半導(dǎo)體區(qū)域和高濃度半導(dǎo)體區(qū)域雙方摻入砷的辦法，就可以縮短第1N溝MISFET的溝道長(zhǎng)度，采用向第2N溝MISFET的低濃度半導(dǎo)體區(qū)域中摻入磷向高濃度半導(dǎo)體區(qū)域摻入砷的辦法，就可以使第2N溝MISFET變成為高耐壓的MISFET。此外，采用在第1N溝MISFET中形成摻有將成為穿通阻擋層的硼的半導(dǎo)體區(qū)域的辦法，還可以進(jìn)一步縮短溝道長(zhǎng)度，采用在第2N溝MISFET的半導(dǎo)體區(qū)域的表面上不設(shè)置硅化物層的辦法，就可以抑制溝道間的漏泄以形成刷新特性優(yōu)良的DRAM，采用在高濃度半導(dǎo)體區(qū)域的表面上設(shè)置硅化物層的辦法，就可以降低在第2MISFET的連接孔中的連接電阻和半導(dǎo)體區(qū)域的面電阻，使之變成為可以高速動(dòng)作的MISFET，可以提高半導(dǎo)體裝置的性能。
另外，選擇MISFET的柵極絕緣膜的膜厚，與第1MISFET的柵極絕緣膜的膜厚比較，可以作成為厚的膜厚。采用使第2MISFET的柵極絕緣膜的膜厚變薄的辦法，可以縮短第2MISFE-T的溝道長(zhǎng)度，采用加厚選擇MISFET的柵極絕緣膜的膜厚的辦法則可以制作成耐壓優(yōu)良的MISFET，可以形成刷性特性優(yōu)良的DRAM。另外，縮短第2MISFET的溝道長(zhǎng)度還具有增加MISFET的驅(qū)動(dòng)電流的作用，具有可以使之變成為高性能的即可以高速動(dòng)作的半導(dǎo)體集成電路裝置的效果。
(3)本發(fā)明的半導(dǎo)體集成電路裝置，是上述(1)所述的半導(dǎo)體集成電路裝置，第1MISFET，其柵極絕緣膜是隧道絕緣膜，是一種配置在含有在柵極電極上形成的浮置柵極和通過絕緣膜在浮置柵極電極上邊形成的控制柵極電極的非易失性存儲(chǔ)單元區(qū)域上的浮置柵極式MISFET。
倘采用這樣的半導(dǎo)體集成電路裝置，則與上述(2)所述的DRAM一樣，在可以使非易失性存儲(chǔ)單元的存儲(chǔ)器陣列區(qū)域高集成化的同時(shí)，可以使用第2MISFET構(gòu)成的非易失性存儲(chǔ)器的外圍電路的MISFET高性能化。
另外，第2MISFET的柵極絕緣膜的膜厚可以變成為比第1MISFET的柵極絕緣膜的膜厚還厚。這樣一來，就可以采用加厚第2MISFET的柵極絕緣膜的膜厚的辦法使一般地說用高的電壓驅(qū)動(dòng)的非易失性存儲(chǔ)器的外圍電路用MISFET變成為高耐壓MISFET。
(4)本發(fā)明的半導(dǎo)體集成電路裝置，是含有上述(2)和(3)中所述的DRAM和非易失性存儲(chǔ)器這兩方的裝置。就是說，在第1MISFET中，含有選擇MISFET和浮置柵極式MISFET這兩方。
倘采用這樣的半導(dǎo)體集成電路裝置，則在DRAM和非易失性存儲(chǔ)器的存儲(chǔ)單元區(qū)域中，可以實(shí)現(xiàn)高集成化，可以在它們的外圍電路或邏輯電路區(qū)域中形成高性能化的半導(dǎo)體集成電路裝置。
另外，DRAM的位線和在浮置柵極式MISFET的上層形成的布線，變成為可以在同一工序中形成。因此，可以縮短工序。
此外，選擇MISFET、浮置柵極式MISFET、驅(qū)動(dòng)DRAM的外圍電路或邏輯電路的MISFET和驅(qū)動(dòng)浮置柵極式MISFET的外圍電路的MISFET的各個(gè)柵極絕緣膜的膜厚互不相同，可以使驅(qū)動(dòng)浮置柵極式MISFET外圍電路的MISFET的柵極絕緣膜的膜厚，比浮置柵極式MISFET的柵極絕緣膜的膜厚厚，浮置柵極式MISFET的柵極絕緣膜的膜厚，比選擇MISFET的柵極絕緣膜的膜厚厚，選擇MISFET的柵極絕緣膜的膜厚比驅(qū)動(dòng)DRAM的外圍電路或邏輯電路的MISFET的柵極絕緣膜的膜厚厚。因此，可以形成對(duì)于選擇MISFET、浮置柵極式MISFET、驅(qū)動(dòng)DRAM的外圍電路或邏輯電路的MISFET和驅(qū)動(dòng)浮置柵極式MISFET的各個(gè)MISFET最合適的柵極絕緣膜的膜厚。
另外，在上述(1)～(4)中所述的半導(dǎo)體集成電路裝置，可以在形成了第2MISFET的區(qū)域內(nèi)形成覆蓋第2MISFET和半導(dǎo)體襯底的硅氮化膜。
倘采用這樣的半導(dǎo)體集成電路裝置，由于在外圍電路或邏輯電路區(qū)域中，在半導(dǎo)體襯底上邊形成有硅氮化膜，故即便是在半導(dǎo)體襯底的器件隔離區(qū)域上形成了連接孔的情況下，也不會(huì)過刻蝕器件隔離區(qū)域，不會(huì)發(fā)生器件間漏泄。其結(jié)果是可以防止發(fā)生半導(dǎo)體集成電路裝置的不合格，從而提高其可靠性和性能。
(5)本發(fā)明的半導(dǎo)體集成電路裝置的制造方法，具備下述工序(a)在半導(dǎo)體襯底的主面上形成柵極絕緣膜的工序；(b)在柵極絕緣膜上邊，形成柵極電極和頂層絕緣膜的工序；(c)用相對(duì)柵極電極自匹配的辦法形成第1和第2MISFET的低濃度半導(dǎo)體區(qū)域的工序；(d)在柵極電極的側(cè)面形成第1側(cè)壁隔板的工序；(e)在第1側(cè)壁隔板的外側(cè)形成第2側(cè)壁隔板的工序；(f)相對(duì)于第2MISFET的第2側(cè)壁隔板自匹配地形成高濃度半導(dǎo)體區(qū)域的工序；(g)在半導(dǎo)體區(qū)域的整個(gè)面上淀積由硅氧化膜構(gòu)成的層間絕緣膜的工序；(h)對(duì)于硅氮化膜自匹配地刻蝕層間絕緣膜和側(cè)壁隔板形成連接孔開口的工序；(i)在連接孔內(nèi)形成導(dǎo)體部分的工序。
倘采用這樣的半導(dǎo)體集成電路裝置的制造方法，則可以形成上述(1)所述的半導(dǎo)體集成電路裝置。
(6)本發(fā)明的半導(dǎo)體集成電路裝置的制造方法，可以在上述(c)工序中，向第1MISFET的半導(dǎo)體區(qū)域注入磷，向第2MISFET的低濃度半導(dǎo)體區(qū)域之內(nèi)至少一個(gè)以上的低濃度半導(dǎo)體區(qū)域注入砷。倘采用這樣的半導(dǎo)體集成電路裝置的制造方法，則可以提高第1MISFET的耐壓，至于向第2MISFET的低濃度半導(dǎo)體區(qū)域注入砷的器件則可以縮短溝道長(zhǎng)度。
此外，在上述(a)工序中，第1MISFET的柵極絕緣膜和第2MISFET的柵極絕緣膜，可以在同一工序中形成。
在這種情況下，可以縮短?hào)艠O絕緣膜的形成工序，從而簡(jiǎn)化工序。
此外，在(a)工序中，可以把絕緣膜的形成規(guī)定為含有下述工序在將要形成第1和第2 MISFET的區(qū)域內(nèi)形成第1柵極絕緣膜的工序；選擇性地除去將要形成第2MISFET的區(qū)域的第1柵極絕緣膜的工序；在將要形成第2MISFET的區(qū)域上形成第2柵極絕緣膜的工序。在這種情況下，可以使第1和第2MISFET的柵極絕緣膜的膜厚互不相同，由于在形成了第1柵極絕緣膜之后才形成第2柵極絕緣膜，故可以使第2柵極絕緣膜形成得比第1柵極絕緣膜薄。
(7)本發(fā)明的半導(dǎo)體集成電路裝置的制造方法，是上述(5)所述的半導(dǎo)體集成電路裝置的制造方法，把柵極絕緣膜當(dāng)作構(gòu)成非易失性存儲(chǔ)器的浮置柵極式MISFET的隧道絕緣膜，且在柵極電極的形成中，可以含有在隧道絕緣膜上邊形成浮置柵極式MISFET的浮置柵極電極的工序和在浮置柵極電極上邊通過絕緣膜形成浮置柵極式MISFET的控制柵極電極的工序。倘采用這樣的半導(dǎo)體集成電路裝置的制造方法，則可以形成在存儲(chǔ)單元區(qū)域中進(jìn)行高集成化，在外圍電路區(qū)域中實(shí)現(xiàn)高性能化的非易失性存儲(chǔ)器。
(8)本發(fā)明的半導(dǎo)體集成電路裝置的制造方法，是上述(5)或(6)所述的半導(dǎo)體集成電路裝置的制造方法，在(a)工序之前，具有在半導(dǎo)體襯底的主面上邊，形成構(gòu)成非易失性存儲(chǔ)器的浮置柵極式MISFET的隧道絕緣膜，在隧道絕緣膜上邊形成浮置柵極式MISFET的浮置柵極電極的工序。
倘采用這樣的半導(dǎo)體集成電路裝置的制造方法，則可以制造在存儲(chǔ)器陣列區(qū)域中進(jìn)行高集成化，在外圍電路區(qū)域中實(shí)現(xiàn)高性能化的DRAM和非易失性存儲(chǔ)器混合裝配的半導(dǎo)體集成電路裝置。
另外，還可以在同一個(gè)工序中形成(b)工序中的柵極電極形成和浮置柵極式MISFET的控制柵極，以簡(jiǎn)化工序。
再者，還可以使隧道絕緣膜的膜厚形成得比(a)工序中的柵極絕緣膜的膜厚還厚。
(9)本發(fā)明的半導(dǎo)體集成電路裝置的制造方法，是上述(5)～(8)所述的半導(dǎo)體集成電路裝置的制造方法，在(g)工序之前，還具有下述工序在將要形成第2MISFET的區(qū)域上，淀積第2硅氮化膜，在對(duì)于第2硅氮化膜可以使用刻蝕選擇比的條件下刻蝕連接第2MISFET和在其上層形成的構(gòu)件的導(dǎo)電部分以形成開口，再刻蝕開口底部的第2硅氮化膜形成連接孔的開口，形成導(dǎo)電部分。
倘采用這樣的半導(dǎo)體集成電路裝置的制造方法，則由于可以用第2硅氮化膜阻擋層間絕緣膜的刻蝕，然后再刻蝕與層間絕緣膜比較可以作得極其之薄的第2硅氮化膜。所以，刻蝕的過刻蝕相當(dāng)于第2硅氮化膜的膜厚的1/2左右是充分的，即便是在連接孔與半導(dǎo)體襯底的器件隔離區(qū)域重疊的情況下，器件隔離區(qū)域也不會(huì)被過刻蝕。結(jié)果，可以確?？涛g工序的工藝容限的同時(shí)，還可以確保器件隔離區(qū)域的器件隔離率，可以確保半導(dǎo)體集成電路裝置的性能和可靠性。
另外，第2硅氮化膜可以用與作為第1絕緣膜形成的硅氮化膜同一個(gè)工序形成。
在以上所公開的發(fā)明之內(nèi)，對(duì)用代表性的發(fā)明得到的效果，簡(jiǎn)單歸納起來說明如下。
(1)在裝配有DRAM或非易失性存儲(chǔ)器的半導(dǎo)體集成電路裝置中，可以提供使DRAM或非易失性存儲(chǔ)器的存儲(chǔ)單元微細(xì)化從而進(jìn)行高集成化的同時(shí)，且可使之高速動(dòng)作的半導(dǎo)體集成電路技術(shù)。
(2)在裝配有DRAM或電可改寫存儲(chǔ)器的半導(dǎo)體集成電路裝置中，可以提供使存儲(chǔ)單元微細(xì)化從而進(jìn)行高集成化的同時(shí)，且可使之高速動(dòng)作的半導(dǎo)體集成電路技術(shù)。
(3)可以提供刷新特性優(yōu)良，同時(shí)高性能DRAM的半導(dǎo)體集成電路技術(shù)。
(4)可以提供防止形成連接孔的開口時(shí)的半導(dǎo)體襯底的器件隔離區(qū)域過刻蝕，且可靠性高的半導(dǎo)體集成電路技術(shù)。
(5)在裝配有DRAM和電可改寫非易失性存儲(chǔ)器的半導(dǎo)體集成電路裝置中，可以簡(jiǎn)化其制造工序。
附圖的簡(jiǎn)單說明

圖1的剖面圖示出了本發(fā)明的實(shí)施例1的半導(dǎo)體集成電路裝置一個(gè)例子。圖2的平面圖示出了實(shí)施例1的半導(dǎo)體集成電路裝置中DRAM的存儲(chǔ)單元區(qū)域。
圖3是實(shí)施例1的半導(dǎo)體集成電路裝置的框圖。圖4是實(shí)施例1的半導(dǎo)體集成電路裝置中含有的DRAM的等效電路圖。圖5～圖25的剖面圖或平面圖示出了實(shí)施例1的半導(dǎo)體集成電路裝置的制造方法的一個(gè)例子。圖48和圖49的剖面圖按工序順序示出了實(shí)施例1的半導(dǎo)體集成電路裝置的制造方法的另一個(gè)例子。
此外，圖26的剖面圖就其關(guān)鍵部分示出了作為本發(fā)明的實(shí)施例2的半導(dǎo)體集成電路裝置的一個(gè)例子。圖27～圖29的剖面圖按其工序順序示出了實(shí)施例2的半導(dǎo)體集成電路裝置的制造方法。
此外，圖30的剖面圖就其關(guān)鍵部分示出了作為本發(fā)明的實(shí)施例3的半導(dǎo)體集成電路裝置的一個(gè)例子。圖31～圖33的剖面圖按其工序順序示出了實(shí)施例3的半導(dǎo)體集成電路裝置的制造方法。
此外，圖34的剖面圖就其關(guān)鍵部分示出了作為本發(fā)明的實(shí)施例4的半導(dǎo)體集成電路裝置的一個(gè)例子。圖35示出了圖34中的區(qū)域C和區(qū)域D的擴(kuò)大剖面圖。圖36是在實(shí)施例4的半導(dǎo)體集成電路裝置中含有的電可改寫一攬子消去式非易失性存儲(chǔ)器即所謂的閃速存儲(chǔ)器的存儲(chǔ)器陣列區(qū)域的平面圖。圖37是閃速存儲(chǔ)器的局部的等效電路圖。圖38～圖46按其工序順序示出了實(shí)施例3的半導(dǎo)體集成電路裝置的制造方法。
圖47的剖面圖就其關(guān)鍵部分示出了作為本發(fā)明的實(shí)施例5的半導(dǎo)體集成電路裝置的一個(gè)例子。
此外，圖50(a)的剖面圖就其存儲(chǔ)單元區(qū)域示出了作為本發(fā)明的實(shí)施例6的半導(dǎo)體集成電路裝置的一個(gè)例子。圖50(b)的剖面圖示出了實(shí)施例6的外圍電路區(qū)域。圖51是實(shí)施例6的DRAM的存儲(chǔ)單元區(qū)域的平面圖。圖52(a)是圖51的IIIa-IIIa線剖面，圖52(b)是圖51的IIIb-IIIb線剖面。圖35～圖79的剖面圖是按工序順序示出的實(shí)施例6的DRAM的制造方法的一個(gè)例子。
此外，圖80和圖81的剖面圖示出了作為本發(fā)明的實(shí)施例7的DRAM的制造方法的一個(gè)例子。圖82～圖84的剖面圖示出了作為本發(fā)明的實(shí)施例8的DRAM的制造方法的一個(gè)例子。
優(yōu)選實(shí)施例以下，根據(jù)附圖詳細(xì)說明本發(fā)明的實(shí)施例。另外，在用來說明實(shí)施例的所有的圖中，對(duì)于具有同一功能的構(gòu)件賦予同一個(gè)標(biāo)號(hào)，免予反復(fù)地對(duì)其進(jìn)行說明。
實(shí)施例1圖1的關(guān)鍵部分剖面圖示出了本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體集成電路裝置的一個(gè)例子。圖2是本實(shí)施例1的半導(dǎo)體集成電路裝置中含有的DRAM的存儲(chǔ)單元區(qū)域。圖3是本實(shí)施例1的半導(dǎo)體集成電路裝置的框圖。圖4是本實(shí)施例1的半導(dǎo)體集成電路裝置中所含的DRAM的等效電路圖。
本實(shí)施例1的半導(dǎo)體集成電路裝置，如圖1的區(qū)域A所示，具備構(gòu)成DRAM的存儲(chǔ)單元的信息存儲(chǔ)用存儲(chǔ)電容元件C2、C3，和連接到其上邊的選擇MISFET Qs2、Qs3和與它們相鄰的字線WL1、WL4。示于圖1的DRAM的剖面示出了圖2的DRAM的存儲(chǔ)單元區(qū)域的平面圖的I-I線剖面。此外，本實(shí)施例1的半導(dǎo)體集成電路裝置，如圖1的區(qū)域B所示，還具備除用來構(gòu)成DRAM的存儲(chǔ)單元以外的外圍電路或別的邏輯電路的N溝MISFET Qn1、P溝MISFETQp1和第2N溝MISFET Qn2。
此外，本實(shí)施例的半導(dǎo)體集成電路裝置，如圖3所示，是一種在同一半導(dǎo)體襯底1上形成有信息處理部分CPU、輸入輸出部分PORT、模擬數(shù)字電路部分ADC、定時(shí)器等其它的邏輯電路LG、OS等的數(shù)據(jù)存儲(chǔ)用的ROM和DRAM的微處理器(microcomputer)，每一電路都用總線BUS相互連接。因此，N溝MISFET Qn1和P溝MISFET Qp1可以在信息處理部分CPU等的邏輯構(gòu)成中使用。
此外，如圖4的等效電路所示，1位的存儲(chǔ)單元用信息存儲(chǔ)用存儲(chǔ)電容元件C和選擇MISFET Qs(Qs2，Qs3)構(gòu)成，信息存儲(chǔ)用存儲(chǔ)電容元件C和MISFET Qs(Qs2，Qs3)串聯(lián)連接。選擇MISFET Qs的柵極電極電連到字線WL(WL0、WL1、WLn)上，而且，構(gòu)成一體。字線WL連接到字線驅(qū)動(dòng)器WD上。選擇MISFET Qs的源或漏區(qū)域的一方，與信息存儲(chǔ)用存儲(chǔ)電容元件C的一方的電極電連。此外選擇MISFET Qs的源或漏區(qū)域的另一方連接到位線BL上，位線BL則連接到讀出放大器SA上。這樣，1位的存儲(chǔ)單元就被配置在字線WL和位線BL之間的交點(diǎn)上。如后所述，字線WL向第1方向延伸，位線BL在垂直于第1方向的第2方向上延伸。
另外，讀出放大器SA沒有什么特別限定，可以用上述N溝MISFET Qn1和P溝MISFET Qp1構(gòu)成。構(gòu)成字線驅(qū)動(dòng)器WD的N溝MOSFET，如后所述，可以用低濃度的半導(dǎo)體區(qū)域的雜質(zhì)與N溝MISFET Qn1不同的N溝MISFET Qn2構(gòu)成。再有，該N溝MISFETQn2在電荷泵電路或根據(jù)需要在輸入輸出部分PORT等中，在用比N溝MISFET Qn1還高的電壓進(jìn)行動(dòng)作的電路部分中使用。
其次，用圖1的關(guān)鍵部分剖面圖說明各部分的構(gòu)成。
1位的存儲(chǔ)單元由信息存儲(chǔ)用存儲(chǔ)電容元件C(C2，C3)和選擇MISFET Qs(Qs2，Qs3)構(gòu)成。選擇MISFET Qs在形成于P型半導(dǎo)體襯底1的主面上的P型阱區(qū)域5內(nèi)形成。存儲(chǔ)單元的P型阱區(qū)域5用N型的N型半導(dǎo)體區(qū)域3與P型的半導(dǎo)體襯底1電隔離。借助與此，為了防止來自在同一半導(dǎo)體襯底1上裝配的別的電路的噪聲和降低DRAM的位線存儲(chǔ)電容，可以對(duì)作為選擇MISFET Qs的溝道區(qū)域的P型阱區(qū)域5加上基板偏置電壓。
選擇MISFET Qs形成于在P型阱區(qū)域5中用場(chǎng)絕緣膜2限定的有源區(qū)域5b內(nèi)，由P型阱區(qū)域5(溝道形成區(qū)域)、柵極絕緣膜6、柵極電極7和構(gòu)成源漏區(qū)域的一對(duì)低濃度地?fù)饺肓穗s質(zhì)的低濃度N型半導(dǎo)體區(qū)域9構(gòu)成。為了實(shí)現(xiàn)低電阻，柵極電極7可以制作成在含有由磷(P)等構(gòu)成的雜質(zhì)的硅膜或硅膜上部形成了鎢硅化物(WSi)等的硅化物或鎢(W)等的金屬膜的多層構(gòu)造。
柵極電極7的上部被氮化硅膜8覆蓋，在柵極電極7和氮化硅膜8的側(cè)面，形成有由氮化硅構(gòu)成的第1側(cè)壁隔板14和由氧化硅膜構(gòu)成的第2側(cè)壁隔板15。另外，氮化硅膜8構(gòu)成為在柵極電極7上邊具有相同的圖形。
作為雜質(zhì)例如可以向低濃度N型半導(dǎo)體區(qū)域9內(nèi)摻入磷。借助于此，可以減弱在柵極電極7的端部和P型阱區(qū)域5之間的電場(chǎng)強(qiáng)度(在漏極端部的電場(chǎng)強(qiáng)度)，此外還可以防止在雜質(zhì)注入時(shí)發(fā)生的晶體缺陷的發(fā)生以減小漏泄電流，從而可以使刷新時(shí)間變長(zhǎng)。
此外，如后述圖6所示，選擇MISFET Qs以2個(gè)存儲(chǔ)單元為一個(gè)單位用場(chǎng)絕緣膜2與存儲(chǔ)單元進(jìn)行電隔離，有源區(qū)域則由場(chǎng)絕緣膜2限定。
選擇MISFET Qs的一方的低濃度N型半導(dǎo)體區(qū)域9通過連接孔19連接到導(dǎo)體20上，導(dǎo)體20則連接到信息存儲(chǔ)用電容元件C的一方的電極上。
導(dǎo)體20相對(duì)由氮化硅構(gòu)成的第1側(cè)壁隔板14自匹配地形成。就是說，連接孔19相對(duì)在柵極電極7的側(cè)面形成的氮化硅構(gòu)成的第1側(cè)壁隔板14自匹配地形成。導(dǎo)體20之所以可以象這樣地相對(duì)第1側(cè)壁隔板14自匹配地與低濃度N型半導(dǎo)體區(qū)域9連接，是因?yàn)榈?側(cè)壁隔板15用與后邊要說明的絕緣膜18是同一種材料的氧化硅形成，而且，第2側(cè)壁隔板15和絕緣膜18用與第1側(cè)壁隔板14刻蝕速率不同的材料形成的緣故。就是說，在刻蝕絕緣膜18和第2側(cè)壁隔板15時(shí)，第1側(cè)壁隔板14在與氧化硅比難于進(jìn)行刻蝕的條件下進(jìn)行。借助于此，在用刻蝕形成連接孔的時(shí)候，導(dǎo)體20由于相對(duì)第1側(cè)壁隔板14自匹配地進(jìn)行連接，故可以加大連接孔19的開口，由于容限可以取得大，故可以減小柵極電極7的間隔提高集成度。就是說，如用圖18后述的那樣，即便是減小與第2方向相鄰的字線WL間的間隔，即柵極電極7間的間隔來提高集成度，也可以把連接孔19的開口形成得大，也可以降低接觸電阻。此外，在用光刻技術(shù)形成連接孔19之際，由于可以減小在第2方向上的對(duì)準(zhǔn)余量，故可以縮小第2方向上的間隔。
另外，在本實(shí)施例1中，雖然連接孔19被形成為不位于柵極電極7的上部，但是即便是在柵極電極7的上部也可以形成氮化硅膜8，所以也可以開孔為使連接孔19位于柵極電極7上。因此，還可以進(jìn)一步增大容限。
選擇MISFET Qs的另一方的低濃度N型半導(dǎo)體區(qū)域9通過連接孔21與位線BL構(gòu)成一體連接到導(dǎo)體22上。
導(dǎo)體22與導(dǎo)體20一樣，相對(duì)在柵極電極7的側(cè)面形成的由氮化硅形成的第1側(cè)壁隔板自匹配地形成。此外，與上述連接孔9一樣，連往位線BL的連接孔21也可以延伸并位于柵極電極7的上部。因此，由于與連接孔9一樣可以加大連接孔21的開口，可以把容限定得大，故可以減小柵極電極7間的間隔(字線WL的間隔)來提高集成度。就是說，如用圖20后述的那樣，即便是減小與第2方向相鄰的存儲(chǔ)單元的選擇MISFET Qs的間隔，即柵極電極間的間隔來提高集成度，連接孔21的開口也可以形成得大，可以降低接觸電阻。此外，在用光刻技術(shù)形成連接孔19之際，由于可以減小在第2方向上的對(duì)準(zhǔn)余量，故可以縮小第2方向上的間隔。
此外，為了使導(dǎo)體20和導(dǎo)體22低電阻化，也可以使用含有由磷等構(gòu)成的雜質(zhì)的硅或WSi等的硅化物。
信息存儲(chǔ)用電容元件C由構(gòu)成一方的電極(下部電極)的導(dǎo)體25和導(dǎo)體27、電介質(zhì)膜28和構(gòu)成另一方的電極的上部電極29構(gòu)成。如用圖22后述的那樣，導(dǎo)體25和導(dǎo)體27通過連接孔24連接到導(dǎo)體20上，并和另一個(gè)信息存儲(chǔ)用存儲(chǔ)電容元件C的一方的電極逐個(gè)進(jìn)行電隔離，各個(gè)一方的電極連接到與此之對(duì)應(yīng)的一個(gè)MISFET Qs的一方的低濃度N型半導(dǎo)體區(qū)域9上。信息存儲(chǔ)用存儲(chǔ)電容元件C的另一方的電極在多個(gè)存儲(chǔ)單元之間進(jìn)行電連，在圖中沒有畫出來的區(qū)域中，連接到例如電位為電源電壓的1/2的極板電位的發(fā)生電路上。
為了實(shí)現(xiàn)低電阻化，導(dǎo)體25、導(dǎo)體27和上部電極29由含有由磷等構(gòu)成的雜質(zhì)的硅膜形成。電介質(zhì)膜28例如由氮化硅膜和氧化硅膜構(gòu)成的疊層膜或氧化鉭膜形成。
N溝MISFET Qn1在P型阱區(qū)域5內(nèi)形成，由P型阱區(qū)域5(溝道形成區(qū)域)、柵絕緣膜6、柵電極7、構(gòu)成源和漏的一對(duì)低濃度N型半導(dǎo)體區(qū)10及高濃度N型半導(dǎo)體區(qū)16構(gòu)成。在低濃度N型半導(dǎo)體區(qū)域10的下部，為了縮短N(yùn)溝MISFET Qn1的柵極長(zhǎng)度得到短溝MISFET，形成P型半導(dǎo)體區(qū)域11。P型半導(dǎo)體區(qū)域11起著MISFET的穿通阻擋層的作用。
與DRAM的選擇MISFET Qs一樣，在柵極電極7的上部，形成氮化硅膜8，在柵極電極7的側(cè)面形成由氮化硅構(gòu)成的第1側(cè)壁隔板14和氧化硅構(gòu)成的第2側(cè)壁隔板15。接著，如后所述，高濃度N型半導(dǎo)體區(qū)域16相對(duì)由氧化硅構(gòu)成的第2側(cè)壁隔板15自匹配地形成。由于象這樣地使高濃度N型半導(dǎo)體區(qū)域16相對(duì)第2側(cè)壁隔板15自匹配地形成，故可以使第2側(cè)壁隔板15的厚度最佳化以提高N溝MISFET Qn1的性能。
為了得到長(zhǎng)柵短溝道N溝MISFET，低濃度N型半導(dǎo)體區(qū)域10，作為雜質(zhì)，可以注入砷(As)，由于砷與磷比熱擴(kuò)散系數(shù)小，橫向的擴(kuò)散擴(kuò)散得短，故可以得到長(zhǎng)柵短溝道N溝MISFET。此外由于熱擴(kuò)散系數(shù)小，故可以使N型半導(dǎo)體區(qū)域10的濃度形成得高，其結(jié)果是寄生電阻也可以減小，所以可以得到高性能的N溝MISFET。另外，低濃度N型半導(dǎo)體區(qū)域10可以對(duì)于柵極電極7和氮化硅膜8自匹配地形成。
在低濃度N型半導(dǎo)體區(qū)域10的下部，作為雜質(zhì)注入硼(B)形成作為穿通阻擋層起作用的P型半導(dǎo)體區(qū)域11。由于設(shè)有P型半導(dǎo)體區(qū)域11，故可以抑制耗盡層的延展，還可以良好地形成短溝特性。
P溝MISFET Qp1形成于N型阱區(qū)域4內(nèi)，由N型阱區(qū)域4(溝道形成區(qū)域)、柵極絕緣膜6、柵極電極7和構(gòu)成源和漏的一對(duì)低濃度N型半導(dǎo)體區(qū)域12和高濃度N型半導(dǎo)體區(qū)域17構(gòu)成。低濃度P型半導(dǎo)體區(qū)域12在溝道形成區(qū)域和高濃度P型半導(dǎo)體區(qū)域17之間形成。在低濃度P型半導(dǎo)體區(qū)域12的下部，為了使P溝MISFET Qp1的溝道長(zhǎng)度縮短以得到短溝的P溝MISFET，形成有N型半導(dǎo)體區(qū)域13。N型半導(dǎo)體區(qū)域13起著所謂的MISFET的穿通阻擋層的作用。與DRAM的選擇MISFET Qs一樣，在柵極電極的上部，形成氮化硅膜8，在柵極電極7和氮化硅膜8的側(cè)面形成有由氮化硅構(gòu)成的第1側(cè)壁隔板14和由氧化硅構(gòu)成的第2側(cè)壁隔板15。接著，如后所述，高濃度N型半導(dǎo)體區(qū)域17相對(duì)由氧化硅構(gòu)成的第2側(cè)壁隔板15自匹配地形成。由于象這樣地使高濃度P型半導(dǎo)體區(qū)域17相對(duì)第2側(cè)壁隔板15自匹配地形成，故可以使第2側(cè)壁隔板15的厚度最佳化以提高P溝MISFET Qn1的性能。借助于此，高濃度P型半導(dǎo)體區(qū)域17得以不越過低濃度P型半導(dǎo)體區(qū)域12進(jìn)行擴(kuò)散。
低濃度P型半導(dǎo)體區(qū)域17作為雜質(zhì)注入硼。在低濃度P型半導(dǎo)體區(qū)域12的下部，作為雜質(zhì)注入砷或磷形成作為穿通阻擋層起作用的N型半導(dǎo)體區(qū)域13。由于設(shè)置有該N型半導(dǎo)體區(qū)域13，故得以抑制耗盡層的延展，此外還可以良好地形成短溝特性。
N溝MISFET Qn2形成于P型阱區(qū)域5內(nèi)，由P型阱區(qū)域5(溝道形成區(qū)域)、柵極絕緣膜6、柵極電極7和構(gòu)成源和漏的一對(duì)低濃度N型半導(dǎo)體區(qū)域10b和高濃度N型半導(dǎo)體區(qū)域16b構(gòu)成。低濃度N型半導(dǎo)體區(qū)域10b在溝道形成區(qū)域和高濃度N型半導(dǎo)體區(qū)域16b之間形成。與DRAM的選擇MISFET Qs一樣，在柵極電極7的上部形成氮化硅膜8，接著，低濃度N型半導(dǎo)體區(qū)域10b對(duì)于柵極電極7和氮化硅膜8自匹配地形成，如后所述，高濃度N型半導(dǎo)體區(qū)16b對(duì)于由氧化硅構(gòu)成的第2側(cè)壁隔板15自匹配地形成。象這樣地對(duì)于第2側(cè)壁隔板15自匹配地形成高濃度N型半導(dǎo)體區(qū)域16b使高濃度N型半導(dǎo)體區(qū)域16b不得越過低濃度N型半導(dǎo)體區(qū)域10b擴(kuò)散，而且，還可以用低濃度N型半導(dǎo)體區(qū)域10b緩和電場(chǎng)強(qiáng)度，同時(shí)，使第2側(cè)壁隔板15的厚度最佳化以使得具有規(guī)定的電阻，因而可以提高N溝MISFET Qn2的性能。就是說，為了提高N溝MISFETQn2的性能，即便是已使第2側(cè)壁隔板15的厚度最佳化，在存儲(chǔ)單元陣列中，第2方向上的字線WL間即選擇MISFET Qs的柵極電極7間的間隔也可以縮小，同時(shí)，連接孔19、21的開口也可以加大，容限也可以取得大，所以可以降低接觸電阻。
作為雜質(zhì)，向低濃度N型半導(dǎo)體區(qū)域10b中注入例如磷，在其下部不設(shè)置P型半導(dǎo)體區(qū)域的穿通阻擋層。由于這樣地用磷形成N溝MISFET Qn2的低濃度N型半導(dǎo)體區(qū)域10b的雜質(zhì)，故可以使同樣的低濃度N型半導(dǎo)體區(qū)域10比用砷形成的N溝MISFET Qn1的耐壓高。此外，由于不設(shè)置穿通阻擋層，故可以提高耐壓。該N溝MISFET Qn2可以在DRAM的字線驅(qū)動(dòng)器WD和電荷泵電路或輸入輸出部分PORT等以需要在比N溝MISFET Qn1還高的電壓下動(dòng)作的電路中使用。
構(gòu)成N溝MISFET Qn1、N溝MISFET Qn2、P溝MISFET Qp1的各個(gè)源和漏的半導(dǎo)體區(qū)域，通過連接孔30連接到將被連接到第1布線32上的連接構(gòu)件31上。連接構(gòu)件31可以根據(jù)需要對(duì)于在MISFET的柵極電極7的側(cè)面形成的由氮化硅構(gòu)成的第1側(cè)壁隔板14自匹配地形成。在圖1中，相當(dāng)于P溝MISFET Qp1的左側(cè)的連接區(qū)域。
此外，各個(gè)第1布線32通過連接孔34連接到與第2布線36連接的連接構(gòu)件35上，各個(gè)第2布線36則通過連接孔38連接到與第2布線40連接的連接構(gòu)件39上。然后，在其上部形成鈍化膜41，在鈍化膜41上形成鍵合區(qū)域42。
連接上下布線的連接構(gòu)件31、35、39沒有什么特別限制，可以使用鎢。布線32、36、40沒有什么特別限制，可以用氮化鈦(TiN)和含有銅的鋁(Al)的疊層膜形成。
各個(gè)布線32、36、40用絕緣膜18、23、33、37絕緣，絕緣膜18、32、37可以用氧化硅膜或含有硼、磷中的一方或兩方的摻雜后的氧化硅膜形成。鈍化膜41可以用氧化硅膜或含有硼、磷中的一方或兩方的摻雜后的氧化硅膜或在其上部形成的氮化硅膜形成。
其次，用圖5～圖25說明本實(shí)施例1的半導(dǎo)體集成電路裝置的制造方法。圖5～圖25的剖面圖或平面圖按其工序順序示出了本實(shí)施例1的半導(dǎo)體集成電路裝置的制造方法。
首先，如圖5和圖6所示，在P型半導(dǎo)體襯底1的規(guī)定區(qū)域上形成場(chǎng)絕緣膜2。場(chǎng)絕緣膜2可以用眾所周知的氮化硅進(jìn)行的選擇氧化法LOCOS(local Oxidation of Silicon)或者下邊要說明其概要的淺溝隔離法等方法形成。
淺溝隔離法在P型半導(dǎo)體襯底1的主面上順次形成圖中未畫出的氧化硅膜和氮化硅膜。然后，在用光刻膠等除去了場(chǎng)絕緣膜2的形成區(qū)域的上述氧化硅膜和氮化硅膜之后，在P型半導(dǎo)體襯底1的深度方向上形成例如0.3-0.4微米的溝。其次，以上述氮化硅膜為氧化掩模，在上述溝的側(cè)面和底面上形成熱氧化硅。然后，用CVD(Chemical Vapor Deposition，化學(xué)汽相淀積)法在整個(gè)面上淀積了氧化硅膜之后，用CMP(Chemical Mechanical Polishing，化學(xué)機(jī)械研磨)法或干蝕法除去溝以外的區(qū)域的用上述CVD法形成的氧化硅膜，向溝內(nèi)選擇埋入氧化硅。在氧化性氣氛中進(jìn)行用上述CVD法進(jìn)行的氧化硅膜的致密化處理。然后，采用除去上述氮化硅膜的辦法，就可以形成用淺溝隔離法形成的場(chǎng)絕緣膜2。剩下的部分形成有源區(qū)域5b。
其次，如圖7所示，形成N型半導(dǎo)體區(qū)域3。N型半導(dǎo)體區(qū)域3，例如可以以光刻膠為掩模，用離子注入法，在加速能為500～1000keV，劑量約1×1012atom/cm2的條件下，采用1次或改變條件進(jìn)行數(shù)次注入磷的辦法形成。之后，用1000℃左右的熱處理進(jìn)行雜質(zhì)的激活化。在這種情況下，可以在含有1％左右的氧的氮?dú)鈿夥罩羞M(jìn)行20～30分鐘左右。理想的是可以用使用紅外線加熱的RTA(Rapid Thermal Annealing，快速熱退火)法進(jìn)行短時(shí)間熱處理，進(jìn)行雜質(zhì)分布的控制。
其次形成N型阱區(qū)域4和P型阱區(qū)域5。N型阱區(qū)域4例如可以以光刻膠為掩模，用離子注入法，在加速能為300～500keV，劑量約1×1013atom/cm2的條件下，采用1次或改變條件進(jìn)行數(shù)次注入磷的辦法形成。P型阱區(qū)域5，例如可以以光刻膠為掩模，用離子注入法，在加速能為200～300keV，劑量約1×1013atom/cm2的條件下，采用1次或改變條件進(jìn)行數(shù)次注入硼的辦法形成。之后，用1000℃左右的熱處理進(jìn)行雜質(zhì)的激活化。在這種情況下，可以在含有1％左右的氧的氮?dú)鈿夥罩羞M(jìn)行20～30分鐘左右。理想的是可以用使用紅外線加熱的RTA法進(jìn)行短時(shí)間熱處理，進(jìn)行雜質(zhì)分布的控制。
其次，如圖8和圖9所示，除去P型半導(dǎo)體襯底1上邊的氧化硅膜重新形成干凈的柵極絕緣膜6。柵極絕緣膜6在用700～800℃的熱處理法形成了氧化硅膜之后，采用在由NO或N2O構(gòu)成的氧化氮?dú)夥罩羞M(jìn)行熱處理的辦法，形成由含有氮的氧化硅膜構(gòu)成的柵極絕緣膜。氧化氮?dú)夥盏臒崽幚?，在NO氣氛的情況下，可以在900～1000℃，在N2O氣氛的情況下，可以在1000～1100℃下進(jìn)行約20～30分鐘?；蛘哂肦TA法進(jìn)行1000～1100℃的短時(shí)間熱處理。借助于該熱處理，柵極絕緣膜6和P型半導(dǎo)體襯底1的界面將變得良好，可以抑制因MISFET的動(dòng)作發(fā)生的熱載流子所引起的柵極絕緣膜6的劣化。該界面之所以變得良好，人們認(rèn)為是因在為柵極絕緣膜6和半導(dǎo)體襯底1之間的界面上形成了具有比Si-O結(jié)合還強(qiáng)的Si-N結(jié)合的緣故。
柵極絕緣膜6的厚度設(shè)定為使得在動(dòng)作時(shí)的最大電場(chǎng)變成為5MeV/cm以下。例如，在3.3V動(dòng)作的情況下，可以設(shè)定為7～9nm，在2.5V進(jìn)行動(dòng)作的情況下則可以設(shè)定為4～5nm。
其次，順次形成柵極電極7和氮化硅膜8。柵極電極7由于是低電阻，故可以用在含有由磷等構(gòu)成的雜質(zhì)的硅膜或硅膜的上部形成了WSi等的硅化物或W等的金屬的多層構(gòu)造構(gòu)成。在用CVD法或?yàn)R射法在整個(gè)面上淀積這些導(dǎo)體膜，其次，用CVD法或等離子體CVD法在整個(gè)面上淀積了氮化硅膜8之后，例如，以光刻膠為掩模順次用規(guī)定的圖形使氮化硅膜和導(dǎo)體膜圖形化。借助于此，形成DRAM的存儲(chǔ)單元的選擇MISFET Qs、N溝MISFET Qn1、N溝MISFET Qn2、和P溝MISFET Qp1等的柵極電極7和在第1方向上延伸的字線WL。柵極電極7的溝道長(zhǎng)度形成為約0.2～0.4微米。在該柵極電極7、字線WL的上部，形成氮化硅膜8，使之具有相同的平面圖形。
另外，控制MISFET的閾值(Vth)的溝道雜質(zhì)的注入，可以在柵極絕緣膜6形成前或柵極電極7形成后，用離子注入法形成。
其次，如圖10和圖11所示，以光刻膠為掩模，選擇形成選擇MISFET Qs的低濃度N型半導(dǎo)體區(qū)域9和N溝MISFET Qn2的低濃度N型半導(dǎo)體區(qū)域10b。低濃度N型半導(dǎo)體區(qū)域9、10b，用例如離子注入法，在加速能為20～40keV，劑量約5×1013atom/cm2的條件下，采用注入磷的辦法形成。這樣地低濃度N型半導(dǎo)體區(qū)域9、10b，可以柵極電極7和氮化硅膜8自匹配性地導(dǎo)入雜質(zhì)的辦法形成。就是說，低濃度N型半導(dǎo)體區(qū)域9、10b，相對(duì)柵極電極7和氮化硅膜8自匹配性地形成。
其次，以光刻膠為掩模，選擇形成N溝MISFET Qn1的低濃度N型半導(dǎo)體區(qū)域10及其下部的P型半導(dǎo)體區(qū)域11。低濃度N型半導(dǎo)體區(qū)域10，用例如離子注入法，在加速能為20～40keV，劑量約1×1014atom/cm2的條件下，注入砷的辦法形成。在這種情況下，雖然沒有特別限定，但是可以對(duì)于柵極電極7的側(cè)面傾斜30～50度(對(duì)于P型半導(dǎo)體區(qū)域的垂線傾斜30～50度)進(jìn)行注入。借助于此，由于在柵極電極7的下部也可以形成低濃度N型半導(dǎo)體區(qū)域10，故可以改善抗熱載流子性。如上所述，低濃度N型半導(dǎo)體區(qū)域10采用相對(duì)柵極電極7和氮化硅膜8自匹配性地導(dǎo)入雜質(zhì)的辦法形成。就是說，低濃度N型半導(dǎo)體區(qū)域10，相對(duì)柵極電極7和氮化硅膜8自匹配性地形成。
P型半導(dǎo)體區(qū)域11，用例如離子注入法，在加速能為10～20keV，劑量約1×1013atom/cm2的條件下，注入硼的辦法形成。在這種情況下，雖然沒有特別限定，但是可以對(duì)于柵極電極7的側(cè)面傾斜30～50度(對(duì)于P型半導(dǎo)體區(qū)域的垂線傾斜30～50度)進(jìn)行注入。借助于此，由于可以充分地埋入低濃度N型半導(dǎo)體區(qū)域10的下部，故可以得到良好的短溝特性。
其次，形成P溝MISFET Qp1的低濃度P型半導(dǎo)體區(qū)域12及其下部的N型半導(dǎo)體區(qū)域13。低濃度P型半導(dǎo)體區(qū)域12，用例如離子注入法，在加速能為5～10keV，劑量約5×1013atom/cm2的條件下，注入硼的辦法形成。在這種情況下，雖然沒有特別限定，但是可以對(duì)于柵極電極7的側(cè)面傾斜30～50度(對(duì)于P型半導(dǎo)體區(qū)域的垂線傾斜30～50度)進(jìn)行注入。N型半導(dǎo)體區(qū)域13，用例如離子注入法，在加速能為50～80keV，劑量約1×1013atom/cm2的條件下，注入磷的辦法形成。在這種情況下，雖然沒有特別限定，但是可以對(duì)于柵極電極7的側(cè)面傾斜30～50度(對(duì)于P型半導(dǎo)體區(qū)域的垂線傾斜30～50度)進(jìn)行注入。借助于此，由于可以充分地埋入低濃度P型半導(dǎo)體區(qū)域12的下部，故可以得到良好的短溝特性。
然后，借助于850℃的熱處理進(jìn)行雜質(zhì)的激活化。在這種情況下，可以在含有1％左右的氧的氮?dú)鈿夥罩羞M(jìn)行20～30分鐘左右。理想的是可以用使用RTA法進(jìn)行1000℃左右的短時(shí)間熱處理，進(jìn)行雜質(zhì)分布的控制。
另外，理想的是在形成上述各個(gè)低濃度半導(dǎo)體區(qū)域之前，可以在700～800℃左右，在氧化性氣氛中進(jìn)行熱處理。借助于此，可以增強(qiáng)柵極電極7圖形化時(shí)變薄的柵極電極7的端部，因此，可以提高柵極耐壓。
其次，如圖12和圖13所示，在柵極電極7和氮化硅膜8的側(cè)面形成由氮化硅構(gòu)成的第1側(cè)壁隔板14。第1側(cè)壁隔板14可以采用在用CVD法或等離子體CVD法整個(gè)面地淀積了氮化硅膜之后，用各向異性干蝕法進(jìn)行刻蝕的辦法形成。由氮化硅構(gòu)成的第1側(cè)壁隔板14的厚度，形成為使得在柵極電極7的下部在溝道長(zhǎng)度方向上的厚度t1變成為0.04～0.08微米左右。借助于此，結(jié)果變成為柵極電極7，上部被氮化硅膜8覆蓋，側(cè)面被由氮化硅膜構(gòu)成的第1側(cè)壁隔板14覆蓋，在進(jìn)行后邊要說明的連接孔19、21的開口之際，可以實(shí)現(xiàn)自匹配的連接孔的開口。此外，由于可以把第1側(cè)壁隔板14的厚度t1形成為薄到0.04～0.08微米左右，所以可以使在第2方向上的選擇MISFET Qs的柵極電極7間的間隔減小以實(shí)現(xiàn)半導(dǎo)體集成電路裝置的高集成化。
另外，也可以把由氮化硅膜構(gòu)成的第1側(cè)壁隔板14形成得薄，并在該第1側(cè)壁隔板14形成之后再形成上述低濃度的半導(dǎo)體區(qū)域。在這種情況下，可以得到更好的短溝特性。就是說，如圖48所示，在形成了第1側(cè)壁隔板14之后，如圖49所示，低濃度N型半導(dǎo)體區(qū)域9、10、10b和低濃度P型半導(dǎo)體區(qū)域12，可以采用對(duì)于第1側(cè)壁隔板14自匹配性地形成的辦法，對(duì)于第1側(cè)壁隔板14自匹配性地形成。
其次，如圖14和圖15所示，在第1側(cè)壁隔板14的側(cè)面形成由氧化硅構(gòu)成的第1側(cè)壁隔板15。第2側(cè)壁隔板15可以在用CVD法或等離子體CVD法在整個(gè)面上淀積了氧化硅膜之后，采用用各向異性刻蝕法進(jìn)行刻蝕的辦法形成。第2側(cè)壁隔板15，其厚度(寬度)要變成為比第1側(cè)壁隔板的厚度大。使第1側(cè)壁隔板14和第2側(cè)壁隔板15合在一起的厚度t2，形成為使得在柵極電極7的下部在溝道方向上的厚度變成為約0.1～0.15微米。這時(shí)，即便是在第2方向上，選擇MISFET Qs的2個(gè)柵極電極7的間隔被由氧化硅構(gòu)成的第2側(cè)壁隔板15填埋，如后所述，也不會(huì)有問題。就是說，只要存在由氮化硅構(gòu)成的第1側(cè)壁隔板14的間隙(間隔)t3即可。就是說，由于連接孔19、21可以相對(duì)第1側(cè)壁隔板14自匹配地形成開口，故如圖13所示，在第2方向上的第1側(cè)壁隔板14的間隔t3將變成連接孔19、21的開口。就是說，可以使第1側(cè)壁隔板14的厚度t1充分小，在第2方向上使厚度t1微細(xì)化的同時(shí)，使第1側(cè)壁隔板14間的間隔t3減小到可以得到規(guī)定的電阻的大小為止。
其次，如圖16所示，形成N溝MISFET Qn1的高濃度N型半導(dǎo)體區(qū)域16和N溝MISFET Qn2的高濃度N型半導(dǎo)體區(qū)域16b。高濃度N型半導(dǎo)體區(qū)域16、16b，用例如離子注入法，在加速能為20～60keV，劑量約1～5×1015atom/cm2的條件下，注入砷的辦法形成。這時(shí)，在選擇MISFET Qs中不形成高濃度的半導(dǎo)體區(qū)域。借助于此，可以抑制因形成高濃度的半導(dǎo)體區(qū)域時(shí)的離子注入所產(chǎn)生的晶體缺陷，可以防止因增加PN結(jié)的漏泄電流而縮短DRAM的刷新時(shí)間這種缺點(diǎn)的發(fā)生。
此外，高濃度P型半導(dǎo)體區(qū)域17，用例如離子注入法，在加速能為10～20keV，劑量約1～5×1015atom/cm2的條件下，注入硼的辦法形成。之后，用850℃的熱處理使雜質(zhì)激活化。在這種情況下，可以在含有1％左右的氧的氮?dú)鈿夥罩羞M(jìn)行20～30分鐘左右。理想的是可以用使用RTA法進(jìn)行1000℃左右的短時(shí)間熱處理，進(jìn)行雜質(zhì)分布的控制。
如上所述，由于設(shè)置第2側(cè)壁隔板15，且可以用最佳的側(cè)壁隔板的長(zhǎng)度t2形成高濃度的半導(dǎo)體區(qū)域，所以可以得到高性能的N溝MISFET Qn1、Qn2和P溝2MISFET Qp1。另一方面，在存儲(chǔ)器陣列中，由于可以減小第2側(cè)壁隔板14的厚度t1，同時(shí)可以減小第1側(cè)壁隔板14間的間隔t3，故可以實(shí)現(xiàn)在第2方向上的微細(xì)化，而且，可以加大連接孔19、21的開口容限，降低接觸電阻。
其次，如圖17和圖18所示，形成由氧化硅膜或含有硼和磷中的兩方或一方的摻雜后的氧化硅膜構(gòu)成的絕緣膜18。絕緣膜18，用CVD法或等離子體CVD法在整個(gè)面上淀積了氧化硅膜或含有硼和磷中的兩方或一方的摻雜后的氧化硅膜之后，用回流法或CMP法進(jìn)行平坦化使得在整個(gè)面上距襯底表面的高度變成為均一。
此外，在DRAM的存儲(chǔ)單元的信息存儲(chǔ)用存儲(chǔ)電容元件C的一方的電極上，形成用來進(jìn)行連接的連接孔19。連接孔19用干蝕法進(jìn)行，且在柵極電極7上部的氮化硅膜8和由氮化硅構(gòu)成的第1側(cè)壁隔板14、由氧化硅構(gòu)成的第2側(cè)壁隔板15和由氧化硅構(gòu)成的絕緣膜18之間的選擇比加大的條件下進(jìn)行。即，在氮化硅的刻蝕速度(刻蝕量)小，氧化硅的刻蝕速度(刻蝕量)變快的條件下進(jìn)行。這樣的刻蝕，可以采用在例如C4F8和O2的混合氣體中一并使用氬氣濺射物的辦法實(shí)現(xiàn)。采用在這樣的條件下進(jìn)行刻蝕的辦法，可以對(duì)第1側(cè)壁隔板14自匹配地形成連接孔19的開口。就是說，由于用光刻技術(shù)形成連接孔19，故在第2方向上的對(duì)準(zhǔn)余量就可以小，從而可以在第2方向上實(shí)現(xiàn)微細(xì)化。
此外，在半導(dǎo)體襯底1的整個(gè)面上形成含有用于低電阻化的磷等的雜質(zhì)的多晶硅膜。然后，用各向異性刻蝕法除去連接孔19以外的上述多晶硅膜，在連接孔19內(nèi)形成導(dǎo)體20。
其次，淀積圖中未畫出的絕緣膜(硅氧化膜)，把導(dǎo)體20被覆起來。
其次，如圖19和圖20所示，形成用來連接到DRAM的存儲(chǔ)單元的位線BL上的連接孔21。連接孔21用于蝕法進(jìn)行，而且，與上述連接孔19的情況下一樣，在加大氮化硅膜和氧化硅之間的選擇比的條件下進(jìn)行。借助于此，可以對(duì)第1側(cè)壁隔板14自匹配地形成連接孔21的開口。借助于此，與連接孔19一樣，在用光刻技術(shù)形成連接孔21之際，可以使在第2方向上的對(duì)準(zhǔn)余量小，在第2方向上可以實(shí)現(xiàn)微細(xì)化。
另外，形成用來形成低電阻化的含有磷等的硅膜或WSi等的硅化物膜。然后，以光刻膠為掩模在連接孔21內(nèi)形成導(dǎo)體22，同時(shí)，進(jìn)行圖形化使得在和字線WL垂直的方向(第2方向)上延伸變成位線BL。
其次，如圖21和圖22所示，形成由氧化硅膜或含有硼和磷中的兩方或一方的摻雜后的氧化硅膜構(gòu)成的絕緣膜23。絕緣膜23，例如與上述絕緣膜18同樣，用CVD法或等離子體CVD法，在整個(gè)面上淀積了由氧化硅膜或含有硼和磷中的兩方或一方的摻雜后的氧化硅膜之后，用回流法或CMP法進(jìn)行平坦化使得在整個(gè)面上距襯底表面的高度變成為均一。在DRAM的存儲(chǔ)單元的信息存儲(chǔ)用存儲(chǔ)電容元件C的一方的電極上，形成用來進(jìn)行連接的連接孔24。連接孔24用干蝕法進(jìn)行，形成到達(dá)導(dǎo)體20的孔。這樣的刻蝕，可以采用在例如C4F8和O2的混合氣體中一并使用氬氣濺射物的辦法實(shí)現(xiàn)。
其次，形成將成為DRAM的存儲(chǔ)單元的信息存儲(chǔ)用存儲(chǔ)電容元件C的一方的電極的導(dǎo)體25。導(dǎo)體25用含有用來實(shí)現(xiàn)低電阻的磷等的雜質(zhì)的多晶硅膜或WSi等的硅化物膜形成。其次形成例如油氧化硅構(gòu)成的絕緣膜26，然后，以光刻膠為掩模在連接孔24內(nèi)形成導(dǎo)體25，同時(shí)，使絕緣膜26和上述導(dǎo)體25圖形化使得變成為信息存儲(chǔ)用存儲(chǔ)電容元件C的一方的電極。
其次，如圖23所示，形成用來實(shí)現(xiàn)低電阻的磷等的雜質(zhì)的多晶硅膜或WSi等的硅化物膜。然后，采用進(jìn)行各向異性的干蝕的辦法，在絕緣膜26的側(cè)面形成連接到導(dǎo)體25上的導(dǎo)體27。用導(dǎo)體25和導(dǎo)體27形成信息存儲(chǔ)用電容元件C的一方的電極。
其次，如圖24所示，在除去了絕緣膜26之后，順次形成信息存儲(chǔ)用電容元件C的電介質(zhì)膜28和上部電極29。電介質(zhì)膜28用由氧化硅和氮化硅構(gòu)成的疊層膜，或者由氧化鉭(Ta2O3)膜形成。上部電極29形成含有用來實(shí)現(xiàn)低電阻化的磷等的雜質(zhì)的多晶硅膜或WSi等的硅化物膜。
其次，如圖25所示，形成用來連接第1布線32和柵極電極或半導(dǎo)體區(qū)域的連接孔30。連接孔30與上述連接孔19、21的形成時(shí)一樣，在氮化硅膜8和由氮化硅構(gòu)成的第1側(cè)壁隔板14、由氧化硅構(gòu)成的第2側(cè)壁隔板15和由氧化硅構(gòu)成的絕緣膜18之間的選擇比加大的條件下進(jìn)行。然后，在連接孔30內(nèi)形成連接構(gòu)件31。連接構(gòu)件31例如用濺射法形成10～50nm厚度的鈦(Ti)膜和約100nm的氮化鈦(TiN)膜后，用CVD法形成鎢(W)膜，用于蝕法或CMP法除去連接孔30以外的上述鎢膜。
接著，形成第1布線32。第1布線32可以用濺射法用氮化鈦(TiN)和含有銅的鋁(Al)膜的疊層膜形成。
最后，順次形成絕緣膜33、連接孔34、連接構(gòu)件35、第2布線36、絕緣膜37、連接孔38、連接構(gòu)件39和第2布線40。絕緣膜33和37，與上述絕緣膜23同樣地形成。連接孔34和38與上述連接孔30同樣地形成。連接構(gòu)件35和39及第2布線36和第23布線40與上述連接構(gòu)件31和第1布線32同樣地形成。接著，在用等離子體CVD法形成了氮化硅或在其下部形成了由氧化硅構(gòu)成的疊層的鈍化膜41之后，形成鍵合區(qū)域，大體上完成圖1所示的半導(dǎo)體集成電路裝置。
實(shí)施例2圖26的剖面圖，就其關(guān)鍵部分示出了本發(fā)明的另一實(shí)施例的半導(dǎo)體集成電路裝置的一個(gè)例子。
本實(shí)施例2的半導(dǎo)體集成電路裝置與上述實(shí)施例1的半導(dǎo)體集成電路裝置的不同之處是在N溝MISFET Qn1、N溝MISFET Qn2和P溝MISFET Qp1的上部，形成氮化硅膜104，并把該氮化硅膜104用作形成連接孔30時(shí)的刻蝕阻擋層。因此，其它的構(gòu)成與實(shí)施例1是相同的，故免予說明。在本實(shí)施例2的半導(dǎo)體集成電路裝置中，由于設(shè)有氮化硅膜104，故例如在圖26中P溝MISFET Qp1的右側(cè)所示，即便是連接孔30的一部分重疊到場(chǎng)絕緣膜2上，在進(jìn)行連接孔30的開口之際，也不會(huì)對(duì)場(chǎng)絕緣膜2進(jìn)行過刻蝕，不會(huì)發(fā)生起因于過刻蝕的漏泄電流等，因而可以保持半導(dǎo)體集成電路裝置的性能和可靠性。
用圖27～圖29說明本實(shí)施例2的半導(dǎo)體集成電路裝置的制造方法的一個(gè)例子。圖27～圖29的剖面圖按其工序順序示出了本實(shí)施例2的半導(dǎo)體集成電路裝置的制造方法的一個(gè)例子。
與實(shí)施例1的制造方法一樣，在形成了圖16所示的選擇MISFETQs、N溝MISFET Qn1、Qn2和P溝MISFET Qp1之后，在N溝MISFET Qn1、Qn2和P溝MISFET Qp1的上層淀積約50nm的膜厚的氮化硅膜104。其次，以光刻膠等為掩模，至少除去將形成DRAM的存儲(chǔ)單元的連接孔19、21的區(qū)域的氮化硅膜104(圖27)。
然后，到形成絕緣膜18、位線BL、信息存儲(chǔ)用存儲(chǔ)電容元件C為止，與實(shí)施例1是相同的。然后在形成連接孔30的開口時(shí)，首先，進(jìn)行第1階段的刻蝕(圖28)。在第1階段的刻蝕中，在氧化硅的刻蝕速度高的所謂刻蝕選擇比變大的條件下對(duì)氮化硅進(jìn)行刻蝕。借助于此，連接孔30可以確實(shí)地開口為達(dá)到氮化硅膜104的上表面為止。此外，在進(jìn)行該第1階段的刻蝕之際，由于氮化硅膜104作為刻蝕阻擋層起作用，故沒必要考慮過刻蝕的危險(xiǎn)，可以進(jìn)行充分時(shí)間的刻蝕，可以把工藝容限取得大。
其次，進(jìn)行第2階段的刻蝕，刻蝕連接孔30的底面的氮化硅膜104(圖29)。該第1階段的條件規(guī)定為可以刻蝕氮化硅的條件，但不需要對(duì)氧化硅選取刻蝕選擇比。使這時(shí)的刻蝕量?jī)H僅比氮化硅膜104的膜厚有若干增多。例如，使之成為氮化硅膜104的膜厚的110～130％。這樣的刻蝕，可以采用在CF4和CHF3的混合氣體中并用氬氣濺射物的辦法實(shí)現(xiàn)。結(jié)果是場(chǎng)絕緣膜幾乎不受刻蝕。借助于此，結(jié)果就變成為刻蝕后的連接孔30的底面到達(dá)比構(gòu)成源和漏的半導(dǎo)體區(qū)域還深的位置。就是說，氮化硅膜104的膜厚可以作成為場(chǎng)絕緣膜2的膜厚足夠薄的膜厚，即便是假定為了充分地刻蝕氮化硅膜104進(jìn)行了過刻蝕，場(chǎng)絕緣膜2的被刻蝕量也頂多是氮化硅膜104的膜厚的一半以下，這樣的過刻蝕在工藝上幾乎不會(huì)成為問題。
如上所述，采用用氮化硅膜104進(jìn)行2階段刻蝕的辦法就可以以確實(shí)且充分的工藝容限形成開口，就可以保持半導(dǎo)體集成電路裝置的性能和可靠性。
另外，之后的制造方法與實(shí)施例1一樣，故省略說明。
實(shí)施例3圖30的剖面圖就其關(guān)鍵部分示出了本發(fā)明的另一實(shí)施例的半導(dǎo)體集成電路裝置的一個(gè)例子。
本實(shí)施例3的半導(dǎo)體集成電路裝置與上述實(shí)施例1和實(shí)施例2的半導(dǎo)體集成電路裝置的不同之處是除構(gòu)成至少是DRAM的存儲(chǔ)單元的選擇MISFET Qs的源和漏的低濃度N型半導(dǎo)體區(qū)域9之外的半導(dǎo)體區(qū)域的上部，形成有硅化物層105。此外在本實(shí)施例3中，與實(shí)施例2一樣，也設(shè)有氮化硅膜104。借助于此，可以降低構(gòu)成MISFET Qn1、Qn2、Qp1的源和漏的半導(dǎo)體區(qū)域的寄生電阻使MISFET Qn1、Qn2、Qp1高性能化而不會(huì)增加DRAM的存儲(chǔ)單元的漏泄電流。
其次，用圖31～圖33說明本實(shí)施例3的半導(dǎo)體集成電路裝置的制造方法的一個(gè)例子。圖31～圖33的剖面圖按其工序順序示出了本實(shí)施例3的半導(dǎo)體集成電路裝置的制造方法的一個(gè)例子。
首先，與實(shí)施例1一樣，形成圖16所示的高濃度N型半導(dǎo)體區(qū)域16、16b和高濃度P型半導(dǎo)體區(qū)域17。其次，在形成了絕緣膜106之后，以光刻膠等為掩模，至少除去DRAM的存儲(chǔ)單元以外的絕緣膜106(圖31)。另外，在形成絕緣膜106之前，在半導(dǎo)體區(qū)域的上部有絕緣膜的情況下，則可以不形成絕緣膜106而代之以選擇除去上述絕緣膜。
其次，用濺射法等在整個(gè)面上淀積由鈦(Ti)或鈷(Co)構(gòu)成的金屬膜107(圖32)。其次，在約500℃的惰性氣氛中進(jìn)行第1硅化物反應(yīng)之后，除去半導(dǎo)體區(qū)域以外的未反應(yīng)的金屬膜107。其次，在700～900℃的惰性氣氛中，進(jìn)行第2硅化物反應(yīng)使之低電阻化，形成硅化物層105(圖33)。借助于此，在構(gòu)成除DRAM的存儲(chǔ)單元的MISFET Qs的源和漏的低濃度N型半導(dǎo)體區(qū)域9之外的MISFET Qn1、Qn2、Qp1的源和漏的半導(dǎo)體區(qū)域上形成硅化物層105。另外，在構(gòu)成輸出電路的輸出MISFET、輸入保護(hù)用MISFET的源和漏的半導(dǎo)體區(qū)域上，可以不設(shè)置硅化物層105。
其后的工序和實(shí)施例2中的圖27以后的工序是一樣的，故省略說明。
實(shí)施例4圖34的剖面圖就其關(guān)鍵部分示出了本發(fā)明的另一實(shí)施例的半導(dǎo)體集成電路裝置的一個(gè)例子。
本實(shí)施例4的半導(dǎo)體集成電路裝置是在實(shí)施例1的圖3的框圖中，作為ROM使用閃速存儲(chǔ)器的情況下的例子，在圖34中，區(qū)域A和區(qū)域B分別與實(shí)施例1的A和區(qū)域B是一樣的。因此省略該部分的說明。
圖35是圖34中的區(qū)域C和區(qū)域D的擴(kuò)大圖。此外，圖36是在本實(shí)施例4的半導(dǎo)體集成電路裝置中含有的電可改寫一攬子消去型非易失性存儲(chǔ)器即所謂閃速存儲(chǔ)器的存儲(chǔ)器陣列區(qū)域的平面圖，圖37是閃速存儲(chǔ)器的局部的等效電路圖。
浮置柵極式MISFET Qf的源由與實(shí)施例1中的N溝MISFETQn1同樣的低濃度N型半導(dǎo)體區(qū)域10、其下部的P型半導(dǎo)體區(qū)域11和高濃度N型半導(dǎo)體區(qū)域16形成。浮置柵極式MISFET Qf的漏由高濃度N型半導(dǎo)體區(qū)域205形成。隧道絕緣膜202的膜厚設(shè)定為9～10nm。高濃度N型半導(dǎo)體區(qū)域205具有比低濃度N型半導(dǎo)體區(qū)域10高的雜質(zhì)濃度，而且，在信息寫入時(shí)在浮置柵極電極203的下邊，具有濃度高到可以使高濃度N型半導(dǎo)體區(qū)域205的表面耗盡化減少的那種程度高雜質(zhì)濃度。
浮置柵極式MISFET Qf的漏通過連接孔30連接到第1布線32上。第1布線32在本實(shí)施例4中構(gòu)成子位線subBL。16位～64位的存儲(chǔ)單元通過選擇MISFET Qsf連接到子位線subBL和由第2布線36構(gòu)成的主位線BL上。就是說，本實(shí)施例4的閃速存儲(chǔ)器變成為用選擇MISFET Qsf分割成塊的構(gòu)成。塊選擇線tWL1、tWL2和選擇MISFETsf的柵極電極203構(gòu)成一個(gè)整體。
此外存儲(chǔ)單元的源通過連接孔21連接到源極線SL上，每一個(gè)上述分割后的單位都連接到塊公用源極線BSL上。
塊的選擇用選擇MISFET Qsf進(jìn)行。就是說，主位線BL的電位向存儲(chǔ)單元的供給，通過主位線BL的電位選擇MISFET Qsf進(jìn)行。如圖36所示，字線MWL(7)、塊選擇線tWL1、tWL2和源極線SL在第1方向上延伸，子位線subBL(32)在第2方向上延伸。
選擇MISFET Qsf由柵極絕緣膜201、與浮置柵極電極203同層的柵極電極203、構(gòu)成源和漏的高濃度N型半導(dǎo)體區(qū)域205構(gòu)成。在圖34中，柵極電極變成為2層構(gòu)造，在沒有畫出來的區(qū)域中與字線一體性地構(gòu)成的控制柵極電極7連接到第12布線32上，然后再用第3位線40進(jìn)行分流。柵極絕緣膜201的膜厚被設(shè)定為約20nm。
用來連往浮置柵極式MISFET Qf的源和漏的連接孔21、30，如后述的圖45、圖46所示，與實(shí)施例1的連接孔19、21一樣，相對(duì)由氮化硅構(gòu)成的第1側(cè)壁隔板14自匹配地形成。此外，這些存儲(chǔ)單元用下邊要講的用來進(jìn)行寫入和消去動(dòng)作的N型半導(dǎo)體區(qū)域3進(jìn)行隔離。
本發(fā)明的閃速存儲(chǔ)器的寫入采用從浮置柵極電極203放出電子使閾值(Vth)降低的辦法進(jìn)行。就是說，給控制柵極電極7加上約9V的負(fù)電壓。然后，采用給漏極加上約7V的正電壓的辦法，借助于通過隧道絕緣膜的FN(Fowler Nordheim)隧道從浮置柵極電極203向本身為漏極的高濃度N型半導(dǎo)體區(qū)域205放出電子使閾值(Vth)降低。
消去采用向浮置柵極電極203注入電子使閾值提高的辦法進(jìn)行。就是說，給控制柵極電極7加上約9V的正電壓。然后，采用給漏極加上約7V的負(fù)電壓的辦法，借助于通過隧道絕緣膜的FN隧道，從在溝道區(qū)域中形成的反型層向浮置柵極電極注入電子使閾值升高。
N溝MISFET Qn3和P溝MISFET Qp2是在進(jìn)行閃速存儲(chǔ)器的寫入和消去的電路中使用的MISFET。
采用這樣的半導(dǎo)體集成電路裝置，即便是在裝配有閃速存儲(chǔ)器的情況下，也可以形成第1側(cè)壁隔板14和第2側(cè)壁隔板15，使其存儲(chǔ)單元區(qū)域微細(xì)化形成對(duì)外圍電路區(qū)域的MISFET Qn1、Qn2、Qp1、Qp2最佳的LDD構(gòu)造，還可以同時(shí)實(shí)現(xiàn)半導(dǎo)體集成電路裝置的微細(xì)化和性能提高。
其次，用圖38～圖46說明本實(shí)施例4的半導(dǎo)體集成電路裝置的制造方法的一個(gè)例子。圖38～圖46的剖面圖或平面圖，按其工序順序示出了本實(shí)施例4的半導(dǎo)體集成電路裝置的制造方法的一個(gè)例子。
首先，與實(shí)施例1一樣，形成場(chǎng)絕緣膜2、N型半導(dǎo)體區(qū)域3、N型阱區(qū)域4和P型阱區(qū)域5。圖38示出了形成了場(chǎng)絕緣膜2之后的閃速存儲(chǔ)區(qū)域的平面圖。其次，如圖39和圖40所示，用熱氧化法形成柵極絕緣膜201。然后，在除去了選擇MISFEQsf、N溝MISFET Qn3和P溝MISFET Qp2以外的柵極絕緣膜201之后，用熱氧化法重新形成隧道絕緣膜202。采用象這樣地除去了柵極絕緣膜201之后形成隧道絕緣膜202的辦法，可以容易地形成膜厚比柵極絕緣膜201的膜厚還薄的隧道絕緣膜202。接著，形成將成為閃速存儲(chǔ)器的浮置柵極電極203、選擇MISFET Qsf、NMISFET Qn3he P溝MISFET Qp2的浮置柵極電極203的導(dǎo)體206。導(dǎo)體206用為了低電阻化而注入了磷等的雜質(zhì)的硅膜形成。之后，以光刻膠為掩模，進(jìn)行圖形化。
其次，如圖41所示，形成閃速存儲(chǔ)器的浮置柵極上電極103和控制柵極電極7間的層間絕緣膜204。層間絕緣膜204用順次疊層氧化硅膜和氮化硅膜的多層膜形成。其次，選擇除去將要形成DRAM存儲(chǔ)單元的選擇MISFET Qs、N溝MISFET Qn1、N溝MISFET Qn2和P溝MISFETp1的區(qū)域的層間絕緣膜204。然后，把層間絕緣膜104的上部的氮化硅膜用作耐氧化掩模，與實(shí)施例一樣地形成柵極絕緣膜6。
其次，如圖42和圖43所示，形成控制柵極電極7及其上部的氮化硅膜8，以光刻膠為掩模進(jìn)行圖形化。借助于此，形成閃速存儲(chǔ)器的浮置柵極電極203和控制柵極電極7。
此后的工序與實(shí)施例1中的圖10以后的工序大體上是一樣的。就是說，如圖44所示，在DRAM的存儲(chǔ)單元區(qū)域內(nèi)形成第1側(cè)壁隔板14和第2側(cè)壁隔板15的同時(shí)，還形成閃速存儲(chǔ)器的存儲(chǔ)單元區(qū)域。借助于此，可以縮短工序。
其次，在與實(shí)施例1一樣地形成了絕緣膜18后，如圖45所示，形成連接孔21。
其次，在形成了絕緣膜23之后，如圖46所示，形成連接孔30。
由于連接孔21、30可以和實(shí)施例1的連接孔19、21一樣地對(duì)于由氮化硅構(gòu)成的第1側(cè)壁隔板14自匹配性地形成，故可以縮小在第2方向上的字線WL(柵極電極7)的間隔t3、字線WL(柵極電極7)和塊選擇線tWL1、tWL2之間的間隔t3、塊選擇線tWL1、tWL2間的間隔t3、從而可以在第2方向上進(jìn)行微細(xì)化。
此外，由于可以減小在第2方向上的對(duì)準(zhǔn)余量，故可以在第2方向上進(jìn)行微細(xì)化。就是說，可以縮小第2方向上的存儲(chǔ)單元間的間隔，可以使之高集成化。
其次，與實(shí)施例1一樣地形成第1布線32。借助于此，由于可以用同一工序形成DRAM存儲(chǔ)單元的位線BL和閃速存儲(chǔ)器的源極線SL，故可以縮短工序。
倘采用本實(shí)施例4的半導(dǎo)體集成電路裝置，則可以與實(shí)施例1一樣地制造裝配有閃速存儲(chǔ)器的半導(dǎo)體集成電路裝置，在閃速存儲(chǔ)器中可以使存儲(chǔ)單元陣列高集成化。此外還可以根據(jù)MISFET的要求改變柵極絕緣膜的厚度。
另外，不言而喻，在本實(shí)施例4的半導(dǎo)體集成電路裝置和制造方法中，可以把在實(shí)施例2～3中所說明的氮化硅膜104或硅化物層105組合起來。此外，在本實(shí)施例4中，雖然說明的是具有DRAM和閃速存儲(chǔ)器這雙方的半導(dǎo)體集成電路裝置，但是，本發(fā)明當(dāng)然對(duì)于僅僅具有閃速存儲(chǔ)器的半導(dǎo)體集成電路裝置也可以適用。
實(shí)施例5圖47的剖面圖就其關(guān)鍵部分示出了本發(fā)明的另一實(shí)施例的半導(dǎo)體集成電路裝置的一個(gè)例子。
本實(shí)施例5的半導(dǎo)體集成電路裝置與實(shí)施例1的半導(dǎo)體集成電路裝置的不同之處是不形成第1側(cè)壁隔板14而代之以形成氮化硅膜(第1側(cè)壁隔板)207。因此，由于除此之外的構(gòu)成與實(shí)施例1一樣，故省略說明。在本實(shí)施例5的半導(dǎo)體集成電路裝置中，由于設(shè)有厚度為t1的氮化硅膜(第1側(cè)壁隔板)207，故可以與實(shí)施例1一樣，在提高存儲(chǔ)單元區(qū)域的集成度的同時(shí)，還可以用第2側(cè)壁隔板15使存儲(chǔ)單元區(qū)域以外的MISFET的LDD構(gòu)造最佳化，提高半導(dǎo)體集成電路裝置的性能。
另外，本實(shí)施例5的半導(dǎo)體集成電路裝置的制造方法，可以不用實(shí)施例1中的圖12的第1側(cè)壁隔板14的形成工序，而代之以采用置換在半導(dǎo)體襯底1的整個(gè)面上淀積氮化硅膜207的工序的辦法進(jìn)行。因此，就可以省略各向異性刻蝕等工序，可以簡(jiǎn)化工序。但是，在連接孔19、21的開口工序中，在實(shí)施例2中說明的那種2階段的刻蝕是必須的。為此，盡管工序要增加，但不會(huì)對(duì)連接孔19、21的底面的半導(dǎo)體襯底1進(jìn)行過刻蝕，因而得以以高可靠性進(jìn)行接觸。
以上雖然根據(jù)發(fā)明的實(shí)施例具體地說明了本發(fā)明者的發(fā)明，但是，本發(fā)明并不受限于上述實(shí)施例，在不脫離其要旨的范圍內(nèi)，不用說有可能有種種的變更。
例如，在上述實(shí)施例1～5中，雖然說明的是用互補(bǔ)型MISFET構(gòu)成外圍電路或邏輯電路的例子，但是，也可以僅僅用N溝MISFET或P溝MISFET構(gòu)成外圍電路等。
此外，在上述實(shí)施例1～5中，雖然示出的是把DRAM的存儲(chǔ)單元區(qū)域的選擇MISFET Qs的柵極絕緣膜的膜厚規(guī)定為與N溝MISFET Qn1、Qn2和P溝MISFET Qp1的柵極絕緣膜的膜厚相同的例子，但是，這些柵極絕緣膜的膜厚也可以互相不同。特別是當(dāng)使N溝MISFET Qn1、Qn2和P溝MISFET Qp1的柵極絕緣膜的膜厚變得比選擇MISFET Qs的柵極絕緣膜的膜厚還薄時(shí)，還可以使N溝MISFET Qn1、Qn2和P溝MISFET Qp1進(jìn)一步短溝化，可以使半導(dǎo)體集成電路裝置的性能進(jìn)一步提高。這時(shí)的柵極絕緣膜的制造方法，可以用在實(shí)施例4中說明的在別的工序中形成閃速存儲(chǔ)區(qū)域DRAM區(qū)域的柵極絕緣膜的方法同樣的制造方法。
此外，上述實(shí)施例1～5的存儲(chǔ)單元，雖然用本身為DRAM或非易失性存儲(chǔ)器的閃速存儲(chǔ)器進(jìn)行說明，但是并不限定于此，也可以適用到SRAM(Static RAM，靜態(tài)存儲(chǔ)器)、掩模ROM等，例如在字線間用側(cè)壁隔板自匹配性地把導(dǎo)體對(duì)連接到MISFET的源或漏區(qū)域上的存儲(chǔ)單元構(gòu)造中去，這是理所當(dāng)然的。
實(shí)施例6
圖50(a)的剖面圖就其存儲(chǔ)單元區(qū)域示出了本發(fā)明的一個(gè)實(shí)施例DRAM的一個(gè)例子，(b)的剖面圖示出了其外圍電路區(qū)域。此外圖51是本實(shí)施例6的DRAM的存儲(chǔ)單元區(qū)域的平面圖。圖52是本實(shí)施例6的DRAM的存儲(chǔ)單元區(qū)域的剖面圖，(a)示出了圖51中的IIIa-IIIa線剖面，(b)示出了圖51中的IIIb-IIIb線剖面。另外，在圖51中，為了易于觀看，對(duì)于一部分構(gòu)件加上了陰影線，或者用虛線表示，圖51中的Ia-Ia線示出了圖50(a)的剖面圖的剖開部分。
在本實(shí)施例6的DRAM的存儲(chǔ)單元區(qū)域中，形成有構(gòu)成外圍電路的n型MISFET Qn。另外，也可以在外圍電路中形成p型MISFET(未畫出來)并用n型MISFET Qn和p型MISFET構(gòu)成CMISFET。
此外，除n型MISFET Qn外還可以形成高耐壓用的n型MISFET(未畫出來)。
半導(dǎo)體襯底301，由例如p-型的硅(Si)單晶構(gòu)成，在其主面上形成有淺溝302a。此外，向淺溝302a中埋入例如由二氧化硅(SiO2)構(gòu)成的器件隔離用絕緣膜302b，形成淺溝器件隔離區(qū)。
在半導(dǎo)體襯底301的上部，形成有p阱303。向p阱303中導(dǎo)入例如p型雜質(zhì)硼。此外，在將要形成存儲(chǔ)單元的選擇用MISFET Qt的區(qū)域的p阱303的下部形成有深阱303b?？梢韵蛏钰?03b中導(dǎo)入n型雜質(zhì)磷，使選擇用MISFET Qt與基板電位絕緣，提高抗噪聲性。
另外，在要形成p型MISFET的情況下，形成向要形成p型NISFET的區(qū)域內(nèi)導(dǎo)入例如磷的n阱(來畫出來)。此外，也可以在p阱303和它存在的情況下，在n阱內(nèi)形成MISFET的閾值控制層。
存儲(chǔ)單元的選擇用MISFET Qt形成于被器件隔離用絕緣膜302b圍起來的有源區(qū)域上邊，在1個(gè)有源區(qū)域內(nèi)形成2個(gè)選擇用MISFETQt。此外，選擇用MISFET Qt具有由通過在p阱303的有源區(qū)域上邊形成的柵極絕緣膜304在半導(dǎo)體襯底301上邊形成的由多晶硅膜305a和鎢硅化物(WSi2)膜構(gòu)成的柵極電極305，和在柵極電極305的兩側(cè)的p阱303中互相隔離開來形成的一對(duì)n型半導(dǎo)體區(qū)域306a、306h。
柵極電極305起著DRAM的字線WL的作用。此外，向n型半導(dǎo)體區(qū)域306a、306b中導(dǎo)入n型雜質(zhì)，不論是導(dǎo)入磷或砷(As)中的哪一種都可以。但是，為了提高選擇用MISFET Qt的溝道間耐壓以提高DRAM的刷新特性，理想的是導(dǎo)入磷。
n型半導(dǎo)體區(qū)域306a為2個(gè)選擇用MISFET Qt共有，此外，在n型半導(dǎo)體區(qū)域306a、306b之間形成選擇用MISFET Qt的溝道區(qū)域。柵極絕緣膜304例如由SiO2構(gòu)成，也可以形成為比后邊要說明的外圍電路區(qū)域的n型MISFET Qn的柵極絕緣膜304還厚以提高選擇用MISFET Qt的絕緣耐壓。在這樣的情況下，可以提高選擇用MISFET Qt的絕緣耐壓，可以提高DRAM的刷新特性。
柵極電極305(也是字線WL)的上表面，通過由例如SiO2構(gòu)成的絕緣膜307，形成由氮化硅構(gòu)成的頂層絕緣膜307b，頂層絕緣膜307b，在后邊要說明的連接孔31a、31b的開口工序中，起著用來相對(duì)柵極電極305自匹配性地形成連接孔的開口的阻擋膜的作用，用來防止栓(plug)等的連接構(gòu)件與柵極電極305之間的短路。
頂層絕緣膜307b的上表面和柵極電極305的側(cè)面以及半導(dǎo)體襯底301的主面，除了連接孔311a、311b外，用例如由氮化硅膜構(gòu)成的自匹配加工用絕緣膜309進(jìn)行被覆。自匹配加工用絕緣膜309起著對(duì)于字線自匹配性地形成連接孔311a、311b的開口之際的刻蝕阻擋層的作用的同時(shí)，還具有防止連接孔311a、311b的形成開口之際的半導(dǎo)體襯底301特別是器件隔離用絕緣膜302b的過刻蝕的作用。
另外，在柵極電極305的側(cè)面和自匹配加工用絕緣膜309之間的界面上還可以形成由例如SiO2構(gòu)成的絕緣膜(未畫出來)。這樣的絕緣膜和絕緣膜307，被設(shè)置為用來防止在形成頂層絕緣膜307b和自匹配加工用絕緣膜309時(shí)構(gòu)成WSi膜305b的金屬所產(chǎn)生的成膜處理裝置的污染和緩和加往頂層絕緣膜307b和自匹配加工用絕緣膜309上的熱應(yīng)力。
自匹配加工用絕緣膜309用例如由SOG(Spin On Glass，旋涂玻璃)構(gòu)成的層間絕緣膜310a被覆起來。層間絕緣膜310a也可以是BPSG(Boro Phospho Silicate Glass，硼磷硅酸鹽玻璃)，但是規(guī)定為是對(duì)于氮化硅膜可以確?？涛g選擇比的氮化硅膜。這樣一來，就可以在層間絕緣膜310as上形成使半導(dǎo)體襯底301的上層部分n型半導(dǎo)體區(qū)域306a露出來的那種連接孔310a和使半導(dǎo)體襯底301的上層部分的n型半導(dǎo)體區(qū)域306b露出來的那種連接孔311b。
另外，可以使頂層絕緣膜307b和自匹配加工用絕緣膜309起著自匹配性地形成連接孔311a和311b的開口時(shí)的刻蝕阻擋層的作用的理由如前所述。此外，形成自匹配加工用絕緣膜309，并如后所述，為了用在層間絕緣膜310a易于刻蝕(刻蝕量，刻蝕速度大)自匹配加工用絕緣膜309難于刻蝕(刻蝕量，刻蝕速度小)的第1刻蝕工序和自匹配加工用絕緣膜309易于刻蝕，層間絕緣膜310a或硅襯底或器件隔離用絕緣膜302b難于刻蝕的條件下的第2刻蝕工序這兩個(gè)階段的刻蝕，形成連接孔311a、311b的開口，即便是如圖52(a)和圖52(b)所示，在連接孔311a、311b的底部偏離半導(dǎo)體襯底301的有源區(qū)，重疊到器件隔離用絕緣膜302b的一部分上的情況下，也可以防止重疊到這樣的連接孔311a、311b的底部的器件隔離用絕緣膜302b的過刻蝕，連接孔311a、311b的底部也不會(huì)達(dá)到器件隔離用絕緣膜302b的深的區(qū)域。就是說，即便是假定器件隔離用絕緣膜302b被過刻蝕，也可以把抑制為在工藝上不會(huì)成為問題的那種程度，例如相當(dāng)于自匹配加工用絕緣膜309的膜厚以下的過刻蝕。
在連接孔311b中，形成有例如由高濃度地導(dǎo)入磷的多晶硅構(gòu)成的栓314。栓314的底面雖然在對(duì)器件隔離用絕緣膜302b進(jìn)行過刻蝕的區(qū)域內(nèi)也可以形成，但其深度如前所述是在工藝上不會(huì)成為問題的那種程度的刻蝕，故在DRAM的刷性特性等的性能上幾乎不會(huì)產(chǎn)生問題。
在層間絕緣膜310a和栓314的上邊形成有層間絕緣膜310b。層間絕緣膜310b例如可以形成為用TEOS(四乙氧基硅烷)用熱CVD法淀積的硅氧化膜。
在層間絕緣膜310b上邊，形成位線BL。該位線BL由多晶硅膜312和WSi2膜313構(gòu)成，并通過連接孔311a與n型半導(dǎo)體區(qū)域306a電連。多晶硅膜312的底面，與前邊說過的栓314一樣，雖然也可以在器件隔離用絕緣膜302b被過刻蝕的區(qū)域上形成，但其深度如前所述是在工藝上不會(huì)成為問題的那種程度的刻蝕，故在DRAM的性能上幾乎不會(huì)產(chǎn)生問題。
該位線BL被用由TEOS(四乙氧基硅烷)用熱CVD法淀積的硅氧化膜構(gòu)成的層間絕緣膜310c覆蓋，此外，在層間絕緣膜310c的上層上，形成用例如CMP法研磨平坦化后的層間絕緣膜310d。層間絕緣膜310d是用CMP法研磨例如用TEOS并用等離子體CVD法淀積的硅氧化膜后的膜。另外，層間絕緣膜310d還可以使用SOG或BPSG等，其平坦化還可以用刻蝕法等。
在層間絕緣膜301d的上邊形成有由例如硅氮化膜構(gòu)成的層間絕緣膜310e。層間絕緣膜310e將變成在形成后邊要說的冠狀的存儲(chǔ)電容SN之際的阻擋膜。
在層間絕緣膜310d的上層上形成具有圓筒形的冠狀的存儲(chǔ)電容SN。存儲(chǔ)電容SN，用由通過連接孔311c連接到n型半導(dǎo)體區(qū)域306b上的第1電極320a和設(shè)立為對(duì)半導(dǎo)體襯底301垂直的第2電極320b構(gòu)成的電容器電極320、電容器絕緣膜321、與規(guī)定的布線電連的板極電極322構(gòu)成。第1電極320a和第2電極320b可以制作成例如高濃度地導(dǎo)入了磷的多晶硅膜。電容器絕緣膜321可以作成為例如在氮化硅膜上邊淀積上SiO2膜的疊層膜，但也可以使用氧化鉭等的高介電系數(shù)的薄膜。板極電極322例如可以制作成高濃度地導(dǎo)入了磷的多晶硅膜，但也可以使用鎢硅化物等的金屬化合物。
另外，在第1電極320a的下部形成由多晶硅膜320c和多晶硅構(gòu)成的側(cè)壁320d，變成為電容器電極320的一部分。多晶硅膜320c和側(cè)壁320d起著形成連接孔311c的開口之際的硬掩模的作用，連接孔311c的開口直徑可以規(guī)定為光刻技術(shù)的分辨率以下的微小的開口直徑。
另一方面，外圍電路區(qū)域的n型MISFET Qn在被器件隔離用絕緣膜圍起來的有源區(qū)上邊形成，具有由通過在p阱301的有源區(qū)上邊形成的柵極絕緣膜304在半導(dǎo)體襯底301上邊形成的多晶硅膜305a和WSi2膜305b構(gòu)成的柵極電極305、和在柵極電極305的兩側(cè)的p阱303內(nèi)相互分離開來形成的一對(duì)n型半導(dǎo)體區(qū)域306c。
柵極電極305可以與字線WL同時(shí)形成。n型半導(dǎo)體區(qū)域306c具備低濃度n型半導(dǎo)體區(qū)域306c-1，和相對(duì)后邊要說明的第2側(cè)壁323b自匹配性地形成的高濃度n型半導(dǎo)體區(qū)域306c-2(與低濃度n型半導(dǎo)體區(qū)域306c-1比為高濃度)。就是說，n型半導(dǎo)體區(qū)域306c具有所謂的LDD(Lightly Doped Drain，輕摻雜漏區(qū))構(gòu)造。此外，在低濃度n型半導(dǎo)體區(qū)域306c-1的下部的高濃度n型半導(dǎo)體區(qū)域306c-2和溝道區(qū)域之間，形成有作為穿通阻擋層起作用的p型半導(dǎo)體區(qū)域306d。向n型半導(dǎo)體區(qū)域中導(dǎo)入例如磷或砷。但是，為了縮短n型MISFET Qn的溝道長(zhǎng)度以實(shí)現(xiàn)其高性能化，理想的是導(dǎo)入砷。另外，在形成高耐壓n型MISFET的情況下，理想的是向低濃度n型半導(dǎo)體區(qū)域306c-1中導(dǎo)入磷。借助于此，就可以提高溝道間的耐壓。
柵極絕緣膜304，由于與前邊說過的選擇用MISFET Qt的柵極絕緣膜相同，故不予說明。
通過絕緣膜307a在柵極電極絕緣膜305的上表面上形成頂層絕緣膜307b，也與前邊說過的選擇用MISFET Qt相同，故不予說明。
在柵極電極305的側(cè)面形成第1側(cè)壁323a，在其外側(cè)形成第2側(cè)壁323b。
第1側(cè)壁323a如后所述是對(duì)自匹配加工用絕緣膜309進(jìn)行各向異性刻蝕形成的，例如由硅氮化膜構(gòu)成。該第1側(cè)壁323a，還可以起著在在外圍電路區(qū)域中形成連接孔之際，用來對(duì)于柵極電極305自匹配性地形成連接孔的開口的側(cè)壁的作用。
第2側(cè)壁323b，例如由硅氧化膜構(gòu)成，可以起著在進(jìn)行離子注入用來形成高濃度n型半導(dǎo)體區(qū)域306c-2的雜質(zhì)時(shí)的掩模作用，可以用來自匹配性地形成高濃度n型半導(dǎo)體區(qū)域306c-2。
采用控制該第2側(cè)壁323b的膜厚的辦法，可以使LDD構(gòu)造最佳化，可以提高n型MISFET Qn的性能。
另外，如前所述，半導(dǎo)體襯底301上邊的自匹配加工用絕緣膜309用各向異性刻蝕法除去，在外圍電路區(qū)域內(nèi)不設(shè)置自匹配加工用絕緣膜309。借助于此，可以容易地進(jìn)行進(jìn)行外圍電路區(qū)域的連接孔的開口，而不需要用2個(gè)階段。此外，外圍電路區(qū)域的柵極電極305和上層的布線進(jìn)行連接的情況下，其連接孔的開口也可以容易地進(jìn)行。之所以象這樣地沒必要在外圍電路區(qū)域內(nèi)設(shè)置自匹配加工用絕緣膜309，是因?yàn)樵谄渑渲瞄g隔上有余量，故在有源區(qū)的形成方面也有余量并考慮到連接孔的偏離后進(jìn)行設(shè)計(jì)的緣故。因此，在外圍電路區(qū)域內(nèi)也要求高的集成度的情況下，當(dāng)然也可以在第2側(cè)壁323b形成之后在外圍電路區(qū)域內(nèi)選擇性地形成在實(shí)施例2中說明的穿通阻擋層104。
此外，在要形成p型MISFET的情況下，不言而喻可以用與上述n型MISFET Qn的情況下導(dǎo)電性反過來的構(gòu)成，同樣地構(gòu)成。
此外，還可以在柵極電極305的側(cè)面和第1側(cè)壁323a之間的界面上，形成例如由SiO2構(gòu)成的絕緣膜(未畫出來)，這樣的絕緣膜和絕緣膜307，被設(shè)置為用來防止在形成頂層絕緣膜307b和第1側(cè)壁323a時(shí)構(gòu)成WSi2膜305b的金屬所產(chǎn)生的成膜處理裝置的污染和緩和加往頂層絕緣膜307b和第1側(cè)壁323a上的熱應(yīng)力。
n型MISFET Qn被例如用TEOS用熱CVD法淀積的硅氧化膜構(gòu)成的層間絕緣膜310f覆蓋，在層間絕緣膜310f的上層，還形成有例如用CMP法平坦化后的層間絕緣膜310g。層間絕緣膜310g可以使用SOG或BPSG等，其平坦化還可以用刻蝕法等。
在層間絕緣膜310g上邊，形成前邊所述的層間絕緣膜310b，在層間絕緣膜310b上邊形成前邊所述的位線BL。此外，位線BL被上述層間絕緣膜310c覆蓋，在層間絕緣膜310c上邊還形成有前邊所述的層間絕緣膜310d。
在層間絕緣膜310d和板極電極322的上層形成有由例如BPSG構(gòu)成的層間絕緣膜324。層間絕緣膜324用回流法進(jìn)行平坦化。
在外圍電路區(qū)域的層間絕緣膜324上邊，形成有第1布線層325。第1布線層325通過連接孔326連接到n型MISFET Qn的高濃度n型半導(dǎo)體區(qū)域306c-2上。第1布線層325可以作成為氮化鈦、鈦或鋁等金屬膜的疊層膜，可以用例如濺射法進(jìn)行淀積。另外，在連接孔326內(nèi)，也可以形成由鎢構(gòu)成的栓。鎢栓可以用鎢CVD法形成。這時(shí)，理想的是以氮化鈦為粘接層預(yù)先在連接孔326內(nèi)形成。
第1布線層325被層間絕緣膜327覆蓋，在層間絕緣膜27上邊形成第3布線層331。第3布線層331通過連接孔23連接到第2布線層328上。層間絕緣膜330可以作成為與層間絕緣膜327一樣的構(gòu)成，第3布線層331可以作成與第1布線層同樣的構(gòu)成。
第3布線層331被鈍化膜333覆蓋起來。鈍化膜333可以作成為硅氧化膜與硅氮化膜的疊層膜。
其次，用圖53～圖79說明上述DRAM的制造方法。圖53～圖79的剖面圖按工序順序示出了本實(shí)施例6的DRAM的制造方法的一個(gè)例子。另外，圖53～圖79，除了圖63、圖65、圖67、圖69、圖71之外，在(a)中示出的是相當(dāng)于圖51中的Ia-Ia線剖面的部分，在(b)中示出的是外圍電路區(qū)域的剖面。此外，圖63、圖65、圖67、圖69、圖71，在(a)中示出的是相當(dāng)于圖51中的IIIa-IIIa線剖面的部分，在(b)中示出的是相當(dāng)于圖51中的IIIb-IIIb線剖面的部分。
首先，如圖53所示，在半導(dǎo)體襯底301的規(guī)定區(qū)域內(nèi)形成淺溝器件隔離區(qū)域。淺溝器件隔離區(qū)域在半導(dǎo)體襯底301的主面上順次形成圖中未畫出來的氧化硅膜和氮化硅膜。然后，在用光刻膠等除去了淺溝302a的形成區(qū)域和上述氧化硅膜和氮化硅膜之后在半導(dǎo)體襯底301中在深度方向上形成例如0.3～0.4微米的溝，其次，以上述氮化硅膜為氧化掩模，在上述溝的側(cè)面和底面上形成熱氧化膜(未畫出來)。然后，在用CVD(Chemical Vapor Deposition，化學(xué)汽相淀積)法在半導(dǎo)體襯底301的整個(gè)面上淀積了氧化硅膜后，用CMP(Chemical Mechanical Polishing，見前文)法或干蝕法除去淺溝302a以外的區(qū)域的上述硅氧化膜，向淺溝302a內(nèi)選擇性地埋入硅氧化膜。
另外，理想的是在氧化性氣氛中進(jìn)行器件隔離用絕緣膜302b的致密化處理，然后，用熱磷酸除去上述氮化硅膜，形成器件隔離用絕緣膜302b。這時(shí)，器件隔離用絕緣膜302b也會(huì)因被熱磷酸進(jìn)行若干刻蝕而使得其位置變得比半導(dǎo)體襯底301的有源區(qū)還低。借助于此，柵極電極305的圖形得到改善，從而得以提高M(jìn)ISFET的性能。
其次，如圖54所示，以光刻膠為掩模用離子注入法向半導(dǎo)體襯底301的存儲(chǔ)單元陣列的形成區(qū)域?qū)雗型雜質(zhì)例如磷，接著，在除去了上述光刻膠之后，用離子注入法向半導(dǎo)體襯底301的存儲(chǔ)單元陣列形成區(qū)域和將要形成n型MISFET Qn的區(qū)域內(nèi)導(dǎo)入p型雜質(zhì)例如硼。在除去了上述光刻膠之后，采用對(duì)半導(dǎo)體襯底301施行熱擴(kuò)散處理的辦法，形成深阱303b和p阱303。另外，在要形成p型MISFET的情況下，則向該區(qū)域內(nèi)導(dǎo)入例如磷，形成n阱。
另外，為了使在溝道區(qū)域中的雜質(zhì)濃度最佳化，得到所希望的存儲(chǔ)單元選擇用MISFET Qt或n型MISFET Qn的閾值電壓，可以向p阱303的有源區(qū)的主面上離子注入p型雜質(zhì)例如硼。
其次，如圖55所示，在半導(dǎo)體襯底301的表面上形成柵極絕緣膜304。該柵極絕緣膜304可以用熱氧化法形成，其膜厚約7nm。此外，在半導(dǎo)體襯底301的整個(gè)面上，順次淀積已導(dǎo)入了磷的多晶硅膜305a和WSi2膜305b。多晶硅膜305a和多晶硅膜305a和WSi2膜305b可以用CVD法形成，它們的膜厚例如分別為40nm和100nm。其次，在WSi2膜305b上邊，順次淀積由氧化硅膜構(gòu)成的絕緣膜307a和由氮化硅膜構(gòu)成的頂層絕緣膜307b。絕緣膜307a和頂層絕緣膜307b可以用CVD法形成，它們的膜厚，例如分別為10nm和160nm。
其次，如圖56所示，采用以光刻膠為掩模，順次刻蝕由頂層絕緣膜307b、絕緣膜307a、WSi2膜305b和多晶硅膜305a構(gòu)成的疊層膜的辦法，形成由多晶硅膜305a和WSi2膜305b構(gòu)成的存儲(chǔ)單元的選擇用MISFET Qt和外圍電路用MISFET Qn的柵極電極305。
其次，在除去了上述光刻膠之后，采用對(duì)半導(dǎo)體襯底301施行熱氧化處理的辦法，就可以在構(gòu)成柵極電極305的多晶硅膜305a和WSi2膜305b的側(cè)壁上形成薄的氧化硅膜。
其次，如圖57所示，以上述疊層膜和光刻膠為掩模，向外圍電路區(qū)域的將要形成n型MISFET Qn的區(qū)域的p阱303的主面，離子注入p型雜質(zhì)例如硼，接著，離子注入n型雜質(zhì)例如磷。在除去了上述光刻膠之后，以上述疊層膜和光刻膠為掩模向?qū)⒁纬蛇x擇用MISFET Qt的p阱303的主面離子注入n型雜質(zhì)例如磷。采用使這些雜質(zhì)伸展擴(kuò)散的辦法，形成n型MISFET Qn的低濃度n型半導(dǎo)體區(qū)域306c-1和p型半導(dǎo)體區(qū)域306d以及選擇用MISFET Qt的n型半導(dǎo)體區(qū)域306a、306b。另外，在要形成高耐壓用的n型MISFET的情況下就向相應(yīng)區(qū)域注入磷。而在要形成p型MISFET的情況下，則向該相應(yīng)區(qū)域注入穿通阻擋層用的砷和低濃度半導(dǎo)體區(qū)域用的硼(BF2)。外圍電路用的MISFET Qn的低濃度n型半導(dǎo)體區(qū)域306c-1和存儲(chǔ)單元選擇用MISFET Qt的n型半導(dǎo)體區(qū)域306a、306b則相對(duì)柵極電極自匹配性地形成。
其次，如圖58所示，淀積硅氮化膜334。硅氮化膜334的膜厚可以定為例如80nm。接著，淀積SOG膜335，然后，用光刻膠以存儲(chǔ)器陣列為掩模，刻蝕SOG膜335和硅氮化膜334。上述刻蝕可以使用RIE(Reactive Ion Etching，反應(yīng)性離子刻蝕)等的各向異性刻蝕，借助于此，除去外圍電路區(qū)域的SOG膜335和硅氮化膜334，在存儲(chǔ)器陣列內(nèi)形成自匹配加工用絕緣膜309和層間絕緣膜310a。由于層間絕緣膜310a由SOG構(gòu)成，故可以填埋由柵極電極305、頂層絕緣膜307b形成的表面的凹凸使之平坦化。此外，由于刻蝕使用各向異性刻蝕，故將在外圍電路區(qū)域的n型MISFET Qn的柵極電極305和頂層絕緣膜307b的側(cè)面上形成由硅氮化膜構(gòu)成的第1側(cè)壁323a。
其次，如圖59所示，在半導(dǎo)體襯底301的整個(gè)面上，形成硅氧化膜(未畫出來)，用各向異性刻蝕對(duì)之進(jìn)行刻蝕，在第1側(cè)壁323a的側(cè)面形成第2側(cè)壁323b。第2側(cè)壁323b的膜厚(寬度)定為比第1側(cè)壁323a的膜厚大。借助于此，可以實(shí)現(xiàn)存儲(chǔ)單元的微細(xì)化和外圍電路用MISFET的特性提高。
其次，如圖60所示，以柵極電極305、頂層絕緣膜307b和第2側(cè)壁323b以及光刻膠為掩模，向外圍電路區(qū)域的將要形成n型MISFET Qn的區(qū)域內(nèi)離子注入n型雜質(zhì)例如砷或磷。在除去了上述光刻膠之后，采用使雜質(zhì)伸展擴(kuò)散的辦法，形成n型MISFET Qn的高濃度n型半導(dǎo)體區(qū)域306c-2。而在要形成p型MISFET的情況下，則向相應(yīng)區(qū)域注入高濃度半導(dǎo)體區(qū)域用的硼(BF2)。該高濃度n型半導(dǎo)體區(qū)域306c-2可以對(duì)于第2側(cè)壁323b自匹配地形成。
其次，如圖61所示，淀積TEOS硅氧化膜，形成層間絕緣膜310f。然后用等離子體CVD法用TEOS淀積硅氧化膜，用CMP法(研磨)使上述硅氧化膜平坦化形成層間絕緣膜310g。存儲(chǔ)單元部分保持剩下SOG膜335不變地淀積TEOS硅氧化膜310f和氧化硅膜，并用CMP法平坦化。平坦化后，在存儲(chǔ)單元部分上剩下SOG膜335、TEOS硅氧化膜310f和研磨后的氧化硅膜。把該3層的絕緣膜叫做層間絕緣膜310g。
其次，如圖62～65所示，以光刻膠為掩?？涛g層間絕緣膜310a，形成連接孔311b。連接孔311b的開口用2階段的刻蝕進(jìn)行。
首先，作為第1刻蝕工序，在易于刻蝕硅氧化膜難于刻蝕硅氮化膜的條件下進(jìn)行刻蝕。這樣的刻蝕例如可以用把含有C4F8和氬氣的混合氣體作為原料的各向異性刻蝕實(shí)現(xiàn)。在該第1刻蝕工序中，由于刻蝕條件是難于刻蝕硅氧化膜，故由硅氧化膜構(gòu)成的層間絕緣膜310a的刻蝕，將進(jìn)行到使由硅氮化膜構(gòu)成的自匹配加工用絕緣膜309露出來的階段為止。在圖62和圖63中示出了該工序。就是說，自匹配加工用絕緣膜309起著在第1刻蝕工序中的刻蝕阻擋層的作用。
其次，作為第2刻蝕工序，在硅氮化膜被刻蝕的條件下進(jìn)行刻蝕。這樣的刻蝕，可以用例如用把含有CHF3、CF4和氬氣的混合氣體作為原料的各向異性刻蝕實(shí)現(xiàn)。在該第2刻蝕工序中，由于已經(jīng)用第1刻蝕工序除去了層間絕緣膜310a，故結(jié)果變成為只要僅僅刻蝕薄的自匹配加工用絕緣膜309即可。就是說，可以在抑制對(duì)自匹配加工用絕緣膜309的基底的過刻蝕，工藝容限可以取得足夠大的條件下實(shí)施刻蝕。即，由于在硅氧化膜被刻蝕的條件下，不能得到硅氮化膜和硅氧化膜之間的選擇刻蝕比，結(jié)果變成為在刻蝕硅氮化膜的同時(shí)，硅氧化膜被刻蝕凈盡，所以，如圖65所示，在連接孔311b的底部與器件隔離用絕緣膜302b重疊的情況下，結(jié)果變成為連由硅氧化膜構(gòu)成的器件隔離用絕緣膜302b也被刻蝕凈盡。理想地說，變成為僅僅刻蝕自匹配加工用絕緣膜309并在剛剛除去了自匹配加工用絕緣膜309之后就結(jié)束刻蝕的恰到好處的刻蝕是理想的，但是，由于刻蝕速度的襯底內(nèi)的分布等的存在，在襯底面內(nèi)所有的區(qū)域中確實(shí)地進(jìn)行連接孔311b的開口，而且，要變成為恰到好處的刻蝕，一般說是困難的。為此，需要某種程度的過刻蝕。因此，在連接孔311b的底部從有源區(qū)中突出出來重疊到器件隔離用絕緣膜302b上的情況下，雖然有器件隔離用絕緣膜302b被刻蝕的危險(xiǎn)，但是，在本方法中，由于自匹配加工用絕緣膜309薄到80nm左右，而且，僅僅刻蝕器件隔離用絕緣膜309即可，故過刻蝕的量是自匹配加工用絕緣膜309的膜厚的30～50％左右就足夠了，多說著相當(dāng)于自匹配加工用絕緣膜309的膜厚的量就足夠了。為此，可以把器件隔離用絕緣膜302b的過刻蝕量抑制到最小限度，結(jié)果是可以提高DRAM的刷新特性等從而提高DRAM的性能。
此外，在第2刻蝕工序中，如圖64所示，由于柵極電極305變成為被自匹配加工用絕緣膜309和頂層絕緣膜307b覆蓋起來的狀態(tài)，故即便是連接孔311b被設(shè)計(jì)為重疊到柵極電極305上，柵極電極305也不會(huì)露出來，因此連接孔311b可以自匹配性地形成開口。就是說，自匹配加工用絕緣膜309，具有使連接孔311b對(duì)于柵極電極305自匹配性地形成開口的功能的同時(shí)，還具有抑制器件隔離用絕緣膜302b的過刻蝕的功能。
這樣的用自匹配加工用絕緣膜309進(jìn)行2階段刻蝕的方法，在提高集成度，柵極電極305的間隔變窄的DRAM中，特別有效。就是說，在柵極電極305的側(cè)面形成了對(duì)于柵極電極305進(jìn)行自匹配性的開口的側(cè)壁的情況下，如果還想形成用來抑制器件隔離用絕緣膜302b的過刻蝕的阻擋層膜，則或者是完全填埋應(yīng)當(dāng)形成連接孔311b的柵極電極305的間隔，或者是即便是不填埋也要使連接孔311b的底面面積極端地小且要確保足夠的連接導(dǎo)電性是困難的。然而，若用本實(shí)施例6的制造方法，由于不形成用來對(duì)于柵極電極305形成自匹配性的開口的側(cè)壁，具有用來對(duì)于柵極電極305形成自匹配性的開口的功能，故可以在柵極電極305之間確保足夠的間隔，在可以保持用來形成連接孔311b的開口的工藝容限的同時(shí)，還可以得到足夠的連接可靠性。
其次，如圖66和圖67所示，在連接孔311b中形成栓314。栓314可以作成為已導(dǎo)入了磷的多晶硅，可以采用在半導(dǎo)體襯底301的整個(gè)面上淀積了多晶硅膜之后，對(duì)之進(jìn)行深刻蝕的辦法形成。另外，由于連接孔311b的底部不會(huì)形成為達(dá)到器件隔離用絕緣膜302b的深的部分，故即便是連接孔311b重疊到器件隔離用絕緣膜302b上的區(qū)域中，栓314的底面也可以在淺的區(qū)域中形成，因而可以提高DRAM的可靠性。
其次，如圖68和圖69所示，在半導(dǎo)體襯底301的整個(gè)面上形成了由TEOS硅氧化膜構(gòu)成的層間絕緣膜310b之后，形成連接孔311a。連接孔311a的形成與連接孔311b一樣，用2階段的刻蝕工序進(jìn)行。即便是在連接孔311b中，也和連接孔311b一樣，不會(huì)在器件隔離用絕緣膜302b的深的部分上形成。
其次，如圖70和圖71所示，用CVD法順次淀積已經(jīng)導(dǎo)入了磷的多晶硅膜312和WSi2膜313，并使之圖形化，形成位線BL。位線BL通過連接孔311b連接到存儲(chǔ)單元選擇用MISFET Qt的一方的n型半導(dǎo)體區(qū)域306a上。多晶硅膜312也與栓314一樣，即便是連接孔311a重疊到器件隔離用絕緣膜302b上的區(qū)域中，其底面也可以在淺的區(qū)域中形成，因而可以提高DRAM的可靠性。
其次，如圖72所示，用CVD法在半導(dǎo)體襯底301上邊淀積由氧化硅膜構(gòu)成的層間絕緣膜310c和層間絕緣膜310d之后，用例如CMP法使該層間絕緣膜310d的表面平坦化，接著，在半導(dǎo)體襯底301上邊形成由硅氮化膜構(gòu)成的層間絕緣膜310e。
其次，如圖73所示，在淀積了硅氧化膜336之后，淀積多晶硅膜320c，以光刻膠為掩模使多晶硅膜320c圖形化。然后再淀積多晶硅膜(未畫出來)，用刻蝕法對(duì)之進(jìn)行刻蝕，形成側(cè)壁320d。象這樣地采用形成側(cè)壁320d的辦法，就可以得到具有比用光刻技術(shù)的最小分辨率圖形化后的多晶硅膜320c的開口還小的直徑的開口。
其次，如圖74所示，以多晶硅膜320c和側(cè)壁320d為掩模對(duì)連接孔311c進(jìn)行開口。
其次，如圖75所示，在半導(dǎo)體襯底301上邊用CVD法順次淀積第1電極320a和硅氧化膜337。上述第1電極320a在連接孔311c內(nèi)淀積，并連接到栓314上。
其次，如圖76所示，以光刻膠為掩模，刻蝕硅氧化膜337，接著順次刻蝕第1電極320a和多晶硅膜320c。加工后的第1電極320a和多晶硅膜320c，在存儲(chǔ)單元區(qū)域中形成信息存儲(chǔ)用電容元件的存儲(chǔ)電極的一部分。
其次，在除去了上述光刻膠之后，如圖77所示，用CVD法在半導(dǎo)體襯底301上邊淀積多晶硅膜(未畫出來)，對(duì)之進(jìn)行刻蝕形成第2電極320b。然后，例如用使用氟酸溶液的濕法刻蝕除去硅氧化膜336、337，形成由第1電極320a、第2電極320b、多晶硅膜320c和側(cè)壁320d構(gòu)成的冠狀的電容器電極320。
其次，如圖78所示，在電容器電極320上生長(zhǎng)粒徑約40nm的多晶硅粒，然后，在半導(dǎo)體襯底301上邊用CVD法淀積氮化硅膜(未畫出來)，接著，采用施行氧化處理的辦法，在電容器電極320的表面上，形成由氧化硅膜和氮化硅膜構(gòu)成的電容器絕緣膜321。之后，在半導(dǎo)體襯底301上邊用CVD法淀積多晶硅膜(未畫出來)，以光刻膠為掩模刻蝕該多晶硅膜，以形成板極電極322。
其次，如圖79所示，采用淀積BPSG膜并使之退火的辦法，形成層間絕緣膜324，以光刻膠為掩模，進(jìn)行刻蝕，以形成連接孔326的開口。在形成連接孔326的開口之際，可以用第1側(cè)壁對(duì)于外圍電路區(qū)域的柵極電極305自匹配性地形成連接孔326的開口。然后，采用順次淀積鈦、氮化鈦、鋁和鈦，并使之圖形化的辦法，形成第1布線325。另外，也可以在連接孔326的內(nèi)面上淀積氮化鈦，形成用CVD法進(jìn)行的鎢膜并對(duì)之進(jìn)行刻蝕，形成栓，另外，鈦、氮化鈦、鋁和鈦的淀積可以使用濺射法。
最后，淀積用CVD法進(jìn)行的TEOS硅氧化膜，在被覆了SOG膜之后，淀積用CVD法進(jìn)行的TEOS硅氧化膜，形成層間絕緣膜327。然后，與第1布線層的情況下一樣，形成連接孔329、第2布線層328、層間絕緣膜30、連接孔332、第3布線層331，淀積用等離子體CVD法進(jìn)行的TEOS硅氧化膜和硅氮化膜，形成鈍化層333，大體上完成圖50所示的DRAM。
倘采用本實(shí)施例6的DRAM，由于用自匹配加工用絕緣膜309用2階段刻蝕法形成連接孔311a、311b的開口，故可以對(duì)于柵極電極305自匹配地形成栓314和位線BL，同時(shí)，還可以防止器件隔離用絕緣膜302b的過刻蝕，提高DRAM的刷新特性等的性能。此外，由于在存儲(chǔ)單元區(qū)域中，在柵極電極305的側(cè)面不形成側(cè)壁，故對(duì)于DRAM的高集成化也能夠應(yīng)付。
此外，由于同時(shí)具有在自匹配加工用絕緣膜309上對(duì)于柵極電極305自匹配接觸的形成功能和器件隔離用絕緣膜302b的過刻蝕防止功能，故不需要形成用來實(shí)現(xiàn)各個(gè)功能個(gè)別構(gòu)件，可以減少工序，從而可以抑制工序的增加。
另外，在本實(shí)施例6中雖然示出的是使用栓的例子，但是，也可以通過連接孔311b把電容器電極320直接連接到n型半導(dǎo)體區(qū)域306b上而不用栓314。在這種情況下，由于連接孔311b的深度將變得相當(dāng)程度地深，故刻蝕容限減小，其加工將變得困難起來，但是，采用本實(shí)施例6的制造方法的2階段刻蝕的辦法，則可以增加刻蝕容限，因而也可以應(yīng)付深連接孔的開口。就是說，在不用栓314的情況下，本發(fā)明的效果將會(huì)變得更加顯著。
此外，前邊說的2階段的刻蝕，當(dāng)然也可以用連續(xù)加工工藝進(jìn)行。
另外，也可以在圖60中，在形成了n型MISFET Qn的高濃度N型半導(dǎo)體區(qū)域6c-2之后，在外圍電路區(qū)域中，選擇性的形成實(shí)施例2所示的氮化硅膜204，然后，淀積圖61所示的TEOS硅氧化膜，形成層間絕緣膜310f，實(shí)施其后續(xù)工序。
此外，也可以在圖60中，在形成了n型MISFET Qn的高濃度N型半導(dǎo)體區(qū)域6c-2之后，實(shí)施實(shí)施例3。
即，也可以在形成了n型MISFET Qn的高濃度N型半導(dǎo)體區(qū)域6c-2之后，在外圍電路區(qū)域上邊，淀積鉬、鈷等的高熔點(diǎn)金屬，在外圍電路用的n型MISFET Qn的高濃度n型半導(dǎo)體區(qū)域6c-2的表面上形成硅化物層，然后，在除去了未反應(yīng)的高熔點(diǎn)金屬之后，淀積圖61所示的TEOS硅氧化膜，形成層間絕緣膜310c，實(shí)施后續(xù)工序。
此外，在后邊要說的實(shí)施例7或8的情況下，也可以應(yīng)用上述的例子。
實(shí)施例7圖80和圖81的剖面圖示出了本發(fā)明的另一實(shí)施例的DRAM的制造方法的一個(gè)例子。
本實(shí)施例7的制造方法，由于到柵極電極305和頂層絕緣膜307b的形成(圖57)為止與實(shí)施例6的制造方法是一樣的，故省略其說明。
本實(shí)施例7的制造方法，示出了在存儲(chǔ)器陣列中的柵極電極305的排列密的情況，示出了外圍電路區(qū)域中的自匹配加工用絕緣膜309的除去在無掩模的條件下進(jìn)行的例子。
在柵極電極305和頂層絕緣膜307b形成后，如圖80所示，淀積將成為自匹配加工用絕緣膜309的硅氮化膜，接著再淀積硅氧化膜。在存儲(chǔ)器陣列區(qū)域中，如圖80(a)所示，由于柵極電極305的排列密，故硅氧化膜被完全埋入到凹部?jī)?nèi)，其表面平坦化。對(duì)此，在外圍電路區(qū)域中，如圖80(b)所示，由于柵極電極305與存儲(chǔ)器陣列區(qū)域比形成得稀疏，故變成為大體上忠實(shí)地反映凹凸形狀的表面形狀。
其次，如圖81所示，用各向異性刻蝕對(duì)硅氮化膜309和硅氧化膜339進(jìn)行刻蝕?？涛g規(guī)定為使用硅氮化膜可以被刻蝕的條件，例如使用CHF3、CF4和氬氣的混合氣體進(jìn)行的刻蝕。在存儲(chǔ)器陣列區(qū)域中，由于硅氧化膜339的表面是平坦的，故被刻蝕的僅僅是硅氧化膜339的平坦面和頂層絕緣膜307b的表面的硅氮化膜309。為此，在存儲(chǔ)器陣列區(qū)域中，在半導(dǎo)體襯底301的主面上邊，剩下了硅氮化膜309，作為自匹配加工用絕緣膜309發(fā)揮作用。另一方面，在外圍電路區(qū)域中，除去柵極電極305的側(cè)面外，半導(dǎo)體襯底301的主面上邊和頂層絕緣膜307b的表面的硅氮化膜309和硅氧化膜339被刻蝕，硅氮化膜309和硅氧化膜339，僅僅作為柵極電極305的側(cè)面的第1側(cè)壁323a和第2側(cè)壁323b剩了下來。
就是說，倘采用本實(shí)施例7的制造方法，則即便不用光掩模等，也可以在存儲(chǔ)器陣列區(qū)域中形成自匹配加工用絕緣膜，同時(shí)，在外圍電路區(qū)域的柵極電極305的側(cè)面形成第1側(cè)壁323a和第2側(cè)壁323b。借助于此，得以簡(jiǎn)化工序。
另外，之后的工序和實(shí)施例6中的圖60以后的工序是一樣的，故省略其說明。
實(shí)施例8圖82～圖84的剖面圖示出了本發(fā)明的再一個(gè)實(shí)施例的DRAM的制造方法的一個(gè)例子。
本實(shí)施例8的制造方法，到柵極電極305和頂層絕緣膜307b的形成(圖57)為止，與實(shí)施例6的制造方法是一樣的，故略去其說明。
本實(shí)施例8的制造方法，示出了在存儲(chǔ)器陣列區(qū)域中的柵極電極305排列得稀疏的情況，示出了使用掩模進(jìn)行外圍電路區(qū)域中的自匹配加工用絕緣膜309的除去的例子。
在形成了柵極電極305和頂層絕緣膜307b之后，如圖82所示，淀積將成為自匹配加工用絕緣膜309的硅氮化膜，在存儲(chǔ)器陣列區(qū)域中形成光掩模340。
其次，如圖83所示，以光掩模340為掩模，用各向異性刻蝕法刻蝕自匹配加工用絕緣膜309。刻蝕規(guī)定為使用硅氮化膜可以被刻蝕的條件，例如使用CHF3、CF4和氬氣的混合氣體進(jìn)行的刻蝕。借助于此，在外圍電路區(qū)域的柵極電極的側(cè)面形成第1側(cè)壁323a。
然后，在除去了光掩模340之后，在半導(dǎo)體襯底301的整個(gè)面上淀積硅氧化膜341。
其次，如圖84所示，用各向異性刻蝕法刻蝕硅氧化膜341?？涛g可以規(guī)定為用硅氧化膜難于被刻蝕的條件例如使用C4F8和氬氣的混合氣體進(jìn)行的刻蝕。借助于此，不僅在外圍電路區(qū)域，在存儲(chǔ)器陣列區(qū)域的柵極電極305的側(cè)面也將形成側(cè)壁323b。
倘采用這樣的制造方法，則可以除去外圍電路區(qū)域的自匹配加工用絕緣膜309，在柵極電極305的側(cè)面形成第2側(cè)壁323b。另外，就象在實(shí)施例6中說明過的那樣，還可以調(diào)整第2側(cè)壁323b的厚度使LDD構(gòu)造最佳化。
之后的工序，與實(shí)施例6中的圖60以后的工序是一樣的，故略去其說明。
以上雖然根據(jù)實(shí)施例具體地說明了本發(fā)明者的發(fā)明，但是本發(fā)明并不受限于上述實(shí)施例，在不脫離其要旨的范圍內(nèi)，不言而喻還可以有種種的變更。
例如，在上述實(shí)施例6～8中，雖然說明的是器件隔離區(qū)域是淺溝器件隔離區(qū)域的情況，但是也可以是應(yīng)用LOCOS法的厚的場(chǎng)絕緣膜形成的器件隔離區(qū)域。本發(fā)明由于和場(chǎng)絕緣膜的鳥喙(Dird’sbeak)比較，淺溝器件隔離區(qū)域的淺溝形成的陡峻，所以應(yīng)用到因從連接孔的些微的偏離都將可能大大地受影響的淺溝器件隔離區(qū)域中去可以得到顯著的效果，但是即便是應(yīng)用到用場(chǎng)絕緣膜形成的器件隔離區(qū)域中去，在可以得到該效果方面不會(huì)有任何變化。
本申請(qǐng)包含以下的發(fā)明。
(1)本發(fā)明的半導(dǎo)體集成電路裝置，是一種在其主面上具有器件隔離區(qū)域和被器件隔離區(qū)域圍起來的有源區(qū)的半導(dǎo)體襯底上，形成MISFET，該MISFET含有在主面上邊形成的柵極絕緣膜、在柵極絕緣膜上邊形成的柵極電極、在柵極電極上邊形成的頂層絕緣膜和在柵極電極的兩側(cè)形成的半導(dǎo)體區(qū)域，且具有使MISFET和在其上層形成的導(dǎo)電構(gòu)件絕緣的層間絕緣膜的半導(dǎo)體集成電路裝置，在含有MISFET的全部或一部分的區(qū)域中的電容器絕緣膜的上表面或側(cè)面以及柵極電極的側(cè)面的半導(dǎo)體襯底的主面上邊，形成對(duì)于層間絕緣膜具有選擇刻蝕比的自匹配加工用絕緣膜，并使自匹配加工用絕緣膜變成為對(duì)于柵極電極自匹配地形成用來連接導(dǎo)電性構(gòu)件和半導(dǎo)體區(qū)域的連接孔的開口的絕緣膜，同時(shí)還變成為防止連接孔的底部重疊到從有源區(qū)偏離開來的器件隔離區(qū)域上的部分的過刻蝕的絕緣膜。
倘采用這樣的半導(dǎo)體集成電路裝置，則由于在柵極電極的側(cè)面和半導(dǎo)體襯底的主面上形成自匹配加工用絕緣膜，并同時(shí)用作用來自匹配性地加工連接孔的柵極電極的側(cè)壁，和用來防止半導(dǎo)體襯底的器件隔離區(qū)域的過刻蝕的阻擋層膜，故即便是在柵極電極的間隔短的高集成化的半導(dǎo)體集成電路裝置，特別是高集成化的DRAM的存儲(chǔ)器柵網(wǎng)(memory mat)區(qū)域的MISFET中，也可以確保足夠的連接孔底面的連接區(qū)域。結(jié)果是，即便是在高集成化的半導(dǎo)體集成電路裝置中，也可以同時(shí)使用自匹配接觸的技術(shù)和器件隔離區(qū)域的過刻蝕防止技術(shù)，使得實(shí)現(xiàn)半導(dǎo)體集成電路裝置的高集成化和高可靠性成為可能。
(2)在上述半導(dǎo)體集成電路裝置中，自匹配加工用絕緣膜可以與頂層絕緣膜和柵極電極的側(cè)面緊接著地形成或者通過與自匹配加工用絕緣膜比較足夠薄的膜厚形成，在自匹配加工用絕緣膜和頂層絕緣膜及柵極電極的側(cè)面之間沒有必要形成側(cè)壁。就是說，可以把自匹配加工用絕緣膜用作柵極電極的側(cè)壁，沒有必要另外形成側(cè)壁。為此，可以增加連接孔的開口容限，此外，還可以使工序簡(jiǎn)化，使工序的增加變成最小限度。
(3)此外，自匹配加工用絕緣膜可以作成為硅氮化膜，層間絕緣膜可以作成為硅氧化膜。這樣一來，采用使用在以往的半導(dǎo)體集成電路裝置的制造方法中頻繁地使用，且其物理特性廣為人知的硅氮化膜和硅氧化膜的辦法，就可以用所確立的制造工序，容易地進(jìn)行工序的設(shè)計(jì)和條件的選擇，從而可以迅速地開始運(yùn)轉(zhuǎn)生產(chǎn)工序。
(4)此外，器件隔離區(qū)域可以作成為具有淺溝器件隔離構(gòu)造的淺溝器件隔離區(qū)域，或具有用選擇氧化法形成的厚的場(chǎng)絕緣膜的器件隔離區(qū)域。特別是在淺溝器件隔離區(qū)域的情況下，由于在有源區(qū)和器件隔離區(qū)域之間的邊界區(qū)域中陡峻地形成了淺溝器件隔離區(qū)域，故因連接孔的形成時(shí)的微小的開口偏離而在器件隔離區(qū)域中形成的過刻蝕部分，與厚的場(chǎng)絕緣膜等比較變深，因上述開口偏離引起的過刻蝕的問題將會(huì)變得顯著起來。因此，在應(yīng)用具有淺溝器件隔離區(qū)域的半導(dǎo)體集成電路裝置的本發(fā)明來防止器件隔離區(qū)域的過刻蝕的情況下，其效果是顯著的。
(5)此外，本發(fā)明的半導(dǎo)體集成電路裝置，含有DRAM的存儲(chǔ)器柵網(wǎng)區(qū)域，且僅僅在存儲(chǔ)器柵網(wǎng)區(qū)域中形成有自匹配加工用絕緣膜。就是說，僅僅在高集成化的要求強(qiáng)烈的存儲(chǔ)器柵網(wǎng)區(qū)域中才形成自匹配加工用絕緣膜，實(shí)現(xiàn)存儲(chǔ)器柵網(wǎng)區(qū)域的高集成化和高可靠性化，在高集成化的要求比較不強(qiáng)烈的外圍電路區(qū)域等中，則不形成自匹配加工用絕緣膜。
倘采用這樣的半導(dǎo)體集成電路裝置，則由于在存儲(chǔ)器柵網(wǎng)區(qū)域中將實(shí)現(xiàn)高集成化和高可靠性化，同時(shí)，在外圍電路區(qū)域等中不形成自匹配加工用絕緣膜，所以，可以簡(jiǎn)化與柵極電極同時(shí)形成的布線層和上層之間的連接孔形成工序或外圍電路區(qū)域的MISFET的半導(dǎo)體區(qū)域和上層之間的連接孔形成工序。就是說，在外圍電路區(qū)域中也形成了自匹配加工用絕緣膜的情況下，在形成半導(dǎo)體區(qū)域與上層之間的連接孔時(shí)，用來刻蝕自匹配加工用絕緣膜的2階段刻蝕是必須的，此外，在形成與柵極電極同時(shí)形成的布線層與上層之間的連接孔時(shí)，除了在柵極電極的上表面上形成的頂層絕緣膜的刻蝕之外，還要進(jìn)行自匹配加工用絕緣膜的刻蝕，有使工序復(fù)雜化的可能性。但是，在本發(fā)明中，由于在外圍電路區(qū)域中不形成自匹配加工用絕緣膜，故工序不會(huì)復(fù)雜化。
(6)此外，本發(fā)明的半導(dǎo)體集成電路裝置，含有DRAM的存儲(chǔ)器柵網(wǎng)區(qū)域，在存儲(chǔ)器柵網(wǎng)區(qū)域以外的區(qū)域中形成的MISFET的柵極電極的側(cè)面，通過用與自匹配加工用絕緣膜同一工序淀積的絕緣膜形成側(cè)壁或緊接著側(cè)面形成側(cè)壁。
倘采用這樣的半導(dǎo)體集成電路裝置，則可以使在存儲(chǔ)器柵網(wǎng)區(qū)域以外的區(qū)域中形成的MISFET的LDD(lightly Doped Drain，輕摻雜漏區(qū))構(gòu)造最佳化，實(shí)現(xiàn)存儲(chǔ)器柵網(wǎng)區(qū)域以外的區(qū)域的MISFET的短溝化，從而提高其性能。
(7)本發(fā)明的半導(dǎo)體集成電路裝置的制造方法，具備下述工序(a)在半導(dǎo)體襯底的主面上形成器件隔離區(qū)域的工序；(b)在半導(dǎo)體襯底的整個(gè)面上順次淀積將成為柵極絕緣膜的硅氧化膜、將成為柵極電極的硅氮化膜，并形成它們的疊層膜的工序；(c)以柵極電極為掩模離子注入雜質(zhì)，在被器件隔離區(qū)域圍起來的半導(dǎo)體襯底的主面的有源區(qū)內(nèi)形成半導(dǎo)體區(qū)域的工序；(d)在半導(dǎo)體襯底的整個(gè)面上淀積自匹配加工用絕緣膜的工序；(e)在形成了自匹配加工用絕緣膜的半導(dǎo)體襯底的整個(gè)面上淀積層間絕緣膜的工序；(f)在自匹配加工用絕緣膜的刻蝕速度對(duì)于層間絕緣膜的刻蝕速度來說變得足夠小的條件下選擇性地刻蝕層間絕緣膜，對(duì)于柵極電極自匹配性地形成連接孔的一部分開口的第1刻蝕工序；(g)各向異性刻蝕連接孔的底部的自匹配加工用絕緣膜的第2刻蝕工序。
倘采用這樣的半導(dǎo)體集成電路裝置的制造方法，由于在形成了柵極電極和頂層絕緣膜之后，淀積自匹配加工用絕緣膜而無須形成側(cè)壁，故可以充分地取得柵極電極間的接觸容限。結(jié)果是可以提高在半導(dǎo)體集成電路裝置的連接孔內(nèi)形成的構(gòu)件和在有源區(qū)內(nèi)形成的半導(dǎo)體區(qū)域之間的連接可靠性。
此外，由于分成第1刻蝕工序和第2刻蝕工序這2個(gè)階段來形成連接孔的開口，故可以對(duì)于柵極電極自匹配性地形成連接孔的開口，同時(shí)，還可以防止重疊到連接孔的底部上的器件隔離區(qū)域的過刻蝕。結(jié)果，可以在可以提高半導(dǎo)體集成電路裝置的集成度的同時(shí)，還可以提高M(jìn)ISFET的特性，提高可靠性。另外，上述第1刻蝕工序和第2刻蝕工序，當(dāng)然可以變成為連續(xù)工序。
(8)此外，(a)工序的器件隔離區(qū)域的形成，可以作成為下述兩種構(gòu)成中的任何一種構(gòu)成第1構(gòu)成，在形成了淺溝之后，用硅氧化膜填埋淺溝，用深刻蝕或CMP法研磨硅氧化膜，使得在淺溝內(nèi)部剩下硅氧化膜；第2構(gòu)成，以圖形化后的硅氮化膜為掩模，用熱氧化法選擇性地形成場(chǎng)絕緣膜。倘采用這樣的半導(dǎo)體集成電路裝置的制造方法，則可以制造具有淺溝器件隔離區(qū)域或用LOCOS法形成的厚的場(chǎng)絕緣膜的半導(dǎo)體集成電路裝置。
(9)在本發(fā)明的半導(dǎo)體集成電路裝置的制造方法中，可以把自匹配加工用絕緣膜變成為硅氮化膜，把層間絕緣膜變成為硅氧化膜，用使用含有C4F8和氬氣的混合氣體的等離子體刻蝕，進(jìn)行第1工序中的刻蝕，用使用含有CHF3、CH4和氬氣的混合氣體的等離子體刻蝕，進(jìn)行第2工序中的刻蝕。
倘采用這樣的半導(dǎo)體集成電路裝置的制造方法，由于用含有C4F8和氬氣的混合氣體的等離子體刻蝕，進(jìn)行第1刻蝕工序，故可以在難于刻蝕硅氮化膜的條件下刻蝕硅氧化膜，即可以在對(duì)硅氧化膜具有足夠的刻蝕選擇比的條件下刻蝕硅氧化膜，可以以足夠的加工容限刻蝕連接孔區(qū)域的層間絕緣膜，直到本身為阻擋層膜的半導(dǎo)體襯底主面上邊的自匹配加工用絕緣膜為止。此外，由于用含有CHF3、CH4和氬氣的混合氣體的等離子體刻蝕，進(jìn)行第2刻蝕工序，故可以容易地刻蝕由硅氮化膜構(gòu)成的自匹配加工用絕緣膜。由于在第2刻蝕工序中，僅僅刻蝕比較薄的硅氮化膜，故可以以足夠的加工容限形成連接孔的開口，其結(jié)果是，可以減小器件隔離區(qū)域的過刻蝕，這是前邊說明過的。
(10)本發(fā)明的半導(dǎo)體集成電路裝置的制造方法，在第2刻蝕工序中，還要加上刻蝕自匹配加工用絕緣膜的全部膜厚量所需要的刻蝕時(shí)間以下的過刻蝕。
之所以要加上這樣的過刻蝕，是因?yàn)槿缟纤霭炎云ヅ浼庸び媒^緣膜當(dāng)作阻擋層膜用2階段刻蝕形成連接孔的開口的緣故，但是，采用加上過刻蝕的辦法，盡管會(huì)刻蝕一些有源區(qū)，但卻可以確實(shí)地進(jìn)行連接孔的開口，可以提高在連接孔底部上的連接可靠性。另外，由于要加上的過刻蝕在刻蝕自匹配加工用絕緣膜的全膜厚量所需要的刻蝕時(shí)間以下，故有源區(qū)的刻蝕量比有源區(qū)的刻蝕量相當(dāng)?shù)停捎诳梢允棺云ヅ浼庸び媒^緣膜薄到30～50nm，故在工藝方面這樣的過刻蝕不會(huì)成為問題。
(11)本發(fā)明的半導(dǎo)體集成電路裝置的制造方法，在半導(dǎo)體集成電路裝置中具有DRAM的存儲(chǔ)器柵網(wǎng)區(qū)域，具備在淀積了自匹配加工用絕緣膜后，在存儲(chǔ)器柵網(wǎng)區(qū)域以外的柵極電極和頂層絕緣膜的側(cè)面，把自匹配加工用絕緣膜夾在中間形成側(cè)壁的工序。
倘采用這樣的半導(dǎo)體集成電路裝置的制造方法，則可以在存儲(chǔ)器柵網(wǎng)區(qū)域以外的MISFET中形成合適的LDD構(gòu)造。其結(jié)果是，可以進(jìn)行存儲(chǔ)器柵網(wǎng)區(qū)域以外的MISFET例如外圍電路區(qū)域的MISFET的短溝化，可以提高該MISFET的性能。另外，外圍電路區(qū)域的柵極電極間的間隔一般說存在有余量，故即便是在外圍電路區(qū)域的MISFET的側(cè)面形成了自匹配加工用絕緣膜，也可以形成側(cè)壁。
(12)此外，本發(fā)明的半導(dǎo)體集成電路裝置的制造方法，在半導(dǎo)體集成電路裝置中具有DRAM的存儲(chǔ)器柵網(wǎng)區(qū)域，具備在淀積了自匹配加工用絕緣膜之后，至少除去存儲(chǔ)器柵網(wǎng)區(qū)域以外的半導(dǎo)體襯底的主面上的自匹配加工用絕緣膜的工序。
倘采用這樣的半導(dǎo)體集成電路裝置的制造方法，由于具備至少除去存儲(chǔ)器柵網(wǎng)區(qū)域以外的半導(dǎo)體襯底的主面上的自匹配加工用絕緣膜的工序，所以可以除去例如DRAM的外圍電路區(qū)域的自匹配加工用絕緣膜，因而可以容易地進(jìn)行連接到外圍電路區(qū)域MISFET的半導(dǎo)體區(qū)域或柵極電極上的連接孔的開口。
(13)另外，側(cè)壁的形成，可以在淀積了自匹配加工用絕緣膜之后，以覆蓋存儲(chǔ)器柵網(wǎng)區(qū)域的光刻膠為掩模，刻蝕自匹配加工用絕緣膜，并除去光刻膠之后，在半導(dǎo)體襯底的整個(gè)面上淀積絕緣膜，各向異性刻蝕絕緣膜之后進(jìn)行。另外，自匹配加工用絕緣膜的刻蝕，可以是在柵極電極的側(cè)面上作為側(cè)壁剩下的狀態(tài)的各向異性刻蝕，此外也可以是不作為側(cè)壁剩下的各向同性刻蝕。
此外，側(cè)壁的形成，可以在淀積了自匹配加工用絕緣膜之后，淀積填埋由在存儲(chǔ)器柵網(wǎng)區(qū)域中形成的柵極電極和頂層絕緣膜產(chǎn)生的凹凸的絕緣膜，并進(jìn)行各向同性刻蝕之后進(jìn)行。在這樣的情況下，由于用絕緣膜填埋存儲(chǔ)器柵網(wǎng)區(qū)域的柵極電極間隔，故無須用之后的各向異性刻蝕來刻蝕在存儲(chǔ)器柵網(wǎng)區(qū)域的柵極電極間的半導(dǎo)體襯底主面上邊形成的自匹配加工用絕緣膜，另一方面，存儲(chǔ)器柵網(wǎng)區(qū)域以外的區(qū)域，例如外圍電路區(qū)域的自匹配加工用絕緣膜，由于在外圍電路區(qū)域的柵極電極的間隔中有余量，故在進(jìn)行用來形成側(cè)壁的絕緣膜的各向異性刻蝕之際，可以同時(shí)進(jìn)行刻蝕。就是說，用來僅僅刻蝕外圍電路區(qū)域的自匹配加工用絕緣膜的掩模形成工序可以省略。借助于此，可以簡(jiǎn)化工序。
在這些發(fā)明之內(nèi)，對(duì)用代表性的發(fā)明得到的效果，簡(jiǎn)單地概括起來說明如下。
(1)即便是在高集成化的DRAM的存儲(chǔ)單元區(qū)域中，也可以自匹配性地形成連接孔，同時(shí)，還可以防止連接孔底部的器件隔離區(qū)域的過刻蝕。
(2)在自匹配性地形成連接孔的同時(shí)，防止連接孔底部的器件隔離區(qū)域的過刻蝕的情況下，可以提高該連接孔的加工容限。
(3)在自匹配性地形成連接孔的同時(shí)，防止連接孔底部的器件隔離區(qū)域的過刻蝕的情況下，可以抑制工序的增加。
(4)在實(shí)現(xiàn)半導(dǎo)體集成電路裝置的高集成化的同時(shí)，還可以提高DRAM的刷新特性，提高存儲(chǔ)單元區(qū)域的晶體管特性。
本發(fā)明者在本發(fā)明之后進(jìn)行的對(duì)眾所周知的例子進(jìn)行研究的結(jié)果，對(duì)于字線自匹配性地形成電容器的一方的電極的連接孔和位線連接孔的技術(shù)，登載于特開平4-342164號(hào)公報(bào)上。
此外，對(duì)于層間絕緣膜，在形成電容器的一方的電極的連接孔和位線連接孔的開口之際，設(shè)置氮化硅膜以防止半導(dǎo)體襯底或器件隔離用絕緣膜的過刻蝕的技術(shù)，已經(jīng)公開于特愿平8-264075號(hào)公報(bào)和特愿平8-344906號(hào)公報(bào)上。此外，對(duì)于MOSFET上邊的絕緣膜，在形成源或漏的連接孔的開口之際，設(shè)置硅氮化膜的技術(shù)，已經(jīng)公開于特開平6-53162號(hào)公報(bào)上。
此外，在柵極電極的側(cè)壁上具有由硅氮化膜和硅氧化膜構(gòu)成的2重側(cè)壁的半導(dǎo)體裝置的制造方法，已經(jīng)公開于特開平3-276729號(hào)公報(bào)上和特開平6-168955號(hào)公報(bào)上以及美國(guó)登錄公報(bào)5364804號(hào)上。
工業(yè)上利用的可能性如上所述，本發(fā)明的半導(dǎo)體集成電路裝置及其制造方法，適合于微細(xì)加工、高集成化和高性能化，特別是適合于DRAM或電可改寫非易失性存儲(chǔ)器或邏輯電路和混合裝配DRAM或電可改寫非易失性存儲(chǔ)器的高集成的半導(dǎo)體集成電路裝置。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，該裝置具有含有在半導(dǎo)體襯底的主面上邊通過柵極絕緣膜形成的柵極電極和與柵極電極下部的半導(dǎo)體襯底主面的溝道區(qū)域接觸的半導(dǎo)體區(qū)域的第1 MISFET；含有在半導(dǎo)體襯底的主面上邊通過柵極絕緣膜形成的柵極電極和與柵極電極下部的半導(dǎo)體襯底主面的溝道區(qū)域接觸的低濃度半導(dǎo)體區(qū)域和在低濃度半導(dǎo)體區(qū)域外側(cè)設(shè)置的高濃度半導(dǎo)體區(qū)域的第2MISFET，其特征是在第1和第2 MISFET的柵極電極的上面形成頂層(cap)絕緣膜，在第2 MISFET的柵極電極的側(cè)面，用第1絕緣膜形成的第1側(cè)壁，和在其外側(cè)形成用由與第1絕緣膜不同的構(gòu)件構(gòu)成的第2絕緣膜形成的第2側(cè)壁；相對(duì)于用第1絕緣膜形成的第3側(cè)壁自匹配性地形成連接第1MISFET的半導(dǎo)體區(qū)域和在第1 MISFET的上層形成的構(gòu)件的導(dǎo)體部分；上述高濃度半導(dǎo)體區(qū)域以相對(duì)于用第2絕緣膜形成的第2側(cè)壁自匹配性地形成。
2.權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征是上述第1絕緣膜形成由在上述第2和第1 MISFET的柵極電極的側(cè)面形成的硅氮化膜構(gòu)成的第1和第3側(cè)壁隔板，上述第2絕緣膜形成由把第1側(cè)壁隔板夾在中間在上述第2 MISFET的柵極電極的側(cè)面形成的硅氧化膜構(gòu)成的第2側(cè)壁隔板。
3.權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征是第1絕緣膜是在含有柵極電極的側(cè)面的半導(dǎo)體襯底上形成的硅氮化膜，上述第2絕緣膜是把硅氮化膜夾在中間在柵極電極的側(cè)面形成的硅氧化膜。
4.權(quán)利要求1、2或3所述的半導(dǎo)體集成電路裝置，其特征是上述第2 MISFET含有N溝MISFET和P溝MISFET，且具有CMISFET構(gòu)造。
5.權(quán)利要求1、2、3或4所述的半導(dǎo)體集成電路裝置，其特征是上述第1 MISFET是配置在DRAM單元的存儲(chǔ)器陣列區(qū)域內(nèi)的DRAM的選擇MISFET，在上述第1 MISFET的上層形成的構(gòu)件是DRAM的存儲(chǔ)電容或位線。
6.權(quán)利要求5所述的半導(dǎo)體集成電路裝置，其特征是摻入到上述選擇MISFET的半導(dǎo)體區(qū)域中的雜質(zhì)是磷，在上述第2 MISFET之內(nèi)，在N溝MISFET的低濃度半導(dǎo)體區(qū)域或高濃度半導(dǎo)體區(qū)域中，至少摻入了砷。
7.權(quán)利要求6所述的半導(dǎo)體集成電路裝置，其特征是上述N溝MISFET含有第1N溝MISFET和第2N溝MISFET，上述第1N溝MISFET含有摻砷的低濃度半導(dǎo)體區(qū)域和摻砷的高濃度半導(dǎo)體區(qū)域，上述第2N溝MISFET含有摻磷的低濃度半導(dǎo)體區(qū)域和摻砷的高濃度半導(dǎo)體區(qū)域。
8.權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征是上述第1N溝MISFET含有向與上述低濃度半導(dǎo)體區(qū)域的下部的上述高濃度半導(dǎo)體區(qū)域接觸的區(qū)域中摻入硼的半導(dǎo)體區(qū)域，上述第2N溝MISFET不含上述摻入硼的半導(dǎo)體區(qū)域。
9.權(quán)利要求5、6、7或8所述的半導(dǎo)體集成電路裝置，其特征是在上述選擇MISFET的半導(dǎo)體區(qū)域的表面上不形成硅化物層，在上述第2 MISFET的上述高濃度半導(dǎo)體區(qū)域的表面上形成硅化物層。
10.權(quán)利要求5、6、7、8或9所述的半導(dǎo)體集成電路裝置，其特征是上述選擇MISFET的柵極絕緣膜的膜厚比上述第2 MISFET的柵極絕緣膜的膜厚厚。
11.權(quán)利要求1、2、3或4所述的半導(dǎo)體集成電路裝置，其特征是其柵極絕緣膜是隧道絕緣膜的上述第1 MISFET，是在上述柵極電極中含有浮置柵極電極和通過絕緣膜在上述浮置柵極電極上邊形成的控制柵極電極的、配置在非易失性存儲(chǔ)單元的存儲(chǔ)器陣列中的浮置柵極式MISFET。
12.權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其特征是上述第2 MISFET的柵極絕緣膜的膜厚比上述第1 MISFET的柵極絕緣膜的膜厚厚。
13.權(quán)利要求5、6、7、8、9、10、11或12所述的半導(dǎo)體集成電路裝置，其特征是在上述第1 MISFET中，含有上述選擇MISFET和上述浮置柵極式MISFET這兩方。
14.權(quán)利要求13所述的半導(dǎo)體集成電路裝置，其特征是上述DRAM的位線和在上述浮置柵極式MISFET的上層形成的布線，用同一工序形成。
15.權(quán)利要求13或14所述的半導(dǎo)體集成電路裝置，其特征是上述選擇MISFET、上述浮置柵極式MISFET、上述驅(qū)動(dòng)DRAM的外圍電路或邏輯電路的MISFET和驅(qū)動(dòng)上述浮置柵極式MISFET的外圍電路的MISFET的各個(gè)柵極絕緣膜的膜厚互不相同，可以使驅(qū)動(dòng)上述浮置柵極式MISFET的外圍電路的MISFET的柵極絕緣膜的膜厚，比上述浮置柵極式MISFET的柵極絕緣膜的膜厚厚，上述浮置柵極式MISFET的柵極絕緣膜的膜厚，比上述選擇MISFET的柵極絕緣膜的膜厚厚，上述選擇MISFET的柵極絕緣膜的膜厚比驅(qū)動(dòng)上述DRAM的外圍電路或邏輯電路的MISFET的柵極絕緣膜的膜厚厚。
16.權(quán)利要求1到15所述的半導(dǎo)體集成電路裝置，其特征是在形成上述第2 MISFET的區(qū)域內(nèi)，形成有覆蓋上述第2 MISFET和上述半導(dǎo)體襯底的硅氮化膜。
17.一種半導(dǎo)體集成電路裝置的制造方法，其特征是具備下述工序(a)在半導(dǎo)體襯底的主面上形成柵極絕緣膜的工序；(b)在上述柵極絕緣膜上邊，形成柵極電極和頂層絕緣膜的工序；(c)用相對(duì)上述柵極電極自匹配的辦法形成第1和第2 MISFET的低濃度半導(dǎo)體區(qū)域的工序；(d)在上述柵極電極的側(cè)面形成第1側(cè)壁隔板的工序；(e)在上述第1側(cè)壁隔板的外側(cè)形成第2側(cè)壁隔板的工序；(f)相對(duì)上述第2 MISFET的上述第2側(cè)壁隔板自匹配地形成高濃度半導(dǎo)體區(qū)域的工序；(g)在半導(dǎo)體襯底的整個(gè)面上淀積由硅氧化膜構(gòu)成的層間絕緣膜的工序；(h)相對(duì)上述第1 MISFET的上述第1側(cè)壁隔板自匹配地刻蝕上述層間絕緣膜和上述第2側(cè)壁隔板形成連接孔開口的工序；(i)在上述連接孔內(nèi)形成導(dǎo)體部分的工序。
18.一種半導(dǎo)體集成電路裝置的制造方法，其特征是具備下述工序(a)在半導(dǎo)體襯底的主面上形成柵極絕緣膜的工序；(b)在上述柵極絕緣膜上邊，形成柵極電極和頂層絕緣膜的工序；(c)用相對(duì)上述柵極電極自匹配的辦法形成第1和第2MISFET的低濃度半導(dǎo)體區(qū)域的工序；(d)在具有上述柵極電極的側(cè)面的上述半導(dǎo)體襯底的整個(gè)面上淀積硅氮化膜的工序；(e)在把上述硅氮化膜夾在中間的上述柵極電極的側(cè)面上形成側(cè)壁隔板的工序；(f)相對(duì)上述第2MISFET的上述側(cè)壁隔板自匹配地形成高濃度半導(dǎo)體區(qū)域的工序；(g)在上述半導(dǎo)體襯底的整個(gè)面上淀積由硅氧化膜構(gòu)成的層間絕緣膜的工序；(h)相對(duì)上述硅氮化膜自匹配地刻蝕上述層間絕緣膜和上述側(cè)壁隔板形成開口，然后，刻蝕上述開口底部的上述硅氮化膜形成連接孔的開口的工序；(i)在上述連接孔內(nèi)形成導(dǎo)體部分的工序。
19.權(quán)利要求17或18所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在上述(c)工序中，向上述第1 MISFET的半導(dǎo)體區(qū)域注入磷，向上述第2 MISFET的低濃度半導(dǎo)體區(qū)域之內(nèi)至少一個(gè)以上的低濃度半導(dǎo)體區(qū)域注入砷。
20.權(quán)利要求17、18或19所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在上述(a)工序中，上述第1 MISFET的柵極絕緣膜和上述第2 MISFET的柵極絕緣膜，用同一工序形成。
21.權(quán)利要求17、18或19所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在上述(a)工序中，上述柵極絕緣膜的形成含有下述工序在將要形成上述第1和第2 MISFET的區(qū)域內(nèi)形成第1柵極絕緣膜的工序；選擇性地除去將要形成上述第2MISFET的區(qū)域的上述第1柵極絕緣膜的工序；在將要形成上述第2 MISFET的區(qū)域上形成第2柵極絕緣膜的工序。
22.權(quán)利要求17或18所述的半導(dǎo)體集成電路裝置的制造方法，其特征是上述柵極絕緣膜是構(gòu)成非易失性存儲(chǔ)器的浮置柵極式MISFET的隧道絕緣膜，在上述柵極電極的形成中，含有在上述隧道絕緣膜上邊形成上述浮置柵極式MISFET的浮置柵極電極的工序和在上述浮置柵極電極上邊通過絕緣膜形成上述浮置柵極式MISFET的控制柵極電極的工序。
23.權(quán)利要求17、18、19、20或21所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在上述(a)工序之前，具有在上述半導(dǎo)體襯底的主面上邊，形成構(gòu)成非易失性存儲(chǔ)器的浮置柵極式MISFET的隧道絕緣膜，在上述隧道絕緣膜上邊形成上述浮置柵極式MISFET的浮置柵極電極的工序。
24.權(quán)利要求23所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在同一個(gè)工序中形成上述(b)工序中的柵極電極和上述浮置柵極式MISFET的控制柵極。
25.權(quán)利要求23或24所述的半導(dǎo)體集成電路裝置的制造方法，其特征是上述隧道絕緣膜的膜厚形成得比上述(a)工序中的柵極絕緣膜的膜厚還厚。
26.權(quán)利要求17～25中的任何一項(xiàng)所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在上述(g)工序之前，還具有下述工序在將要形成上述第2MISFET的區(qū)域上，淀積第2硅氮化膜，在對(duì)于上述第2硅氮化膜可以使用刻蝕選擇比的條件下刻蝕形成連接上述第2 MISFET和在其上層形成的構(gòu)件的導(dǎo)電部分的上述層間絕緣膜以形成開口，再刻蝕上述開口底部的上述第2硅氮化膜形成連接孔的開口，形成導(dǎo)電部分。
27.權(quán)利要求26所述的半導(dǎo)體集成電路裝置的制造方法，其特征是上述第2硅氮化膜和作為上述第1絕緣膜形成的硅氮化膜用同一工序形成。
28.一種具有與第1MISFET和電容元件串聯(lián)的存儲(chǔ)單元和用多個(gè)第2MISFET構(gòu)成的外圍電路的半導(dǎo)體集成電路裝置，該裝置還具備用來形成上述第1 MISFET的第1區(qū)域和用來形成上述第2MISFET的第2區(qū)域的半導(dǎo)體襯底；在上述第1區(qū)域中，通過柵極絕緣膜在上述半導(dǎo)體襯底的主面上形成第1柵極電極，和在上述第2區(qū)域中，通過柵極絕緣膜在上述半導(dǎo)體襯底的主面上形成第2柵極電極；在上述第1區(qū)域中，在上述第1柵極電極上邊形成，且具有與上述第1柵極電極同樣的平面形狀的第1絕緣膜，在上述第2區(qū)域中，在上述第2柵極電極上邊形成，且具有與上述第2柵極電極同樣的平面形狀的第2絕緣膜；在上述第1區(qū)域中，在上述第1柵極電極的兩端形成的第1半導(dǎo)體區(qū)域，和在上述第2區(qū)域中，在上述第2柵極電極的兩端形成的第2半導(dǎo)體區(qū)域和第3半導(dǎo)體區(qū)域；在上述第2區(qū)域中，由在上述第2柵極電極的側(cè)壁上形成的第3絕緣膜構(gòu)成的第1側(cè)壁隔板，和由在上述第1側(cè)壁隔板的側(cè)壁上形成的第4絕緣膜構(gòu)成的第2側(cè)壁隔板；在上述第1區(qū)域中，由在上述第1柵極電極的側(cè)壁上形成的第3絕緣膜構(gòu)成的第3側(cè)壁隔板；在上述半導(dǎo)體襯底的主面內(nèi)，相對(duì)上述第3側(cè)壁隔板自匹配性地接觸到上述第1半導(dǎo)體區(qū)域上，在上述半導(dǎo)體襯底上邊形成的導(dǎo)體層；上述第1半導(dǎo)體區(qū)域，相對(duì)上述第1柵極電極自匹配性地形成，上述第2半導(dǎo)體區(qū)域，相對(duì)上述第2柵極電極自匹配性地形成，上述第3半導(dǎo)體區(qū)域，相對(duì)上述第2側(cè)壁隔板自匹配性地形成，上述第3絕緣膜和上述第4絕緣膜由不同的構(gòu)件構(gòu)成。
29.權(quán)利要求28所述的半導(dǎo)體集成電路裝置，其特征是上述第3絕緣膜是氮化硅膜，上述第4絕緣膜是氧化硅膜。
30.權(quán)利要求29所述的半導(dǎo)體集成電路裝置，其特征是上述第1側(cè)壁隔板與上述第2側(cè)壁隔板的寬度的合計(jì)寬度，比上述第3側(cè)壁隔板的寬度大。
31.權(quán)利要求30所述的半導(dǎo)體集成電路裝置，其特征是上述第1側(cè)壁隔板的寬度與上述第3側(cè)壁隔板的寬度大體上相等。
32.權(quán)利要求28所述的半導(dǎo)體集成電路裝置，其特征是上述導(dǎo)體層連接到上述電容元件的一方的電極上。
33.權(quán)利要求28所述的半導(dǎo)體集成電路裝置，其特征是還具有連接到上述存儲(chǔ)單元上，并在行方向上延伸的字線；連接到上述存儲(chǔ)單元上，并在列方向上延伸的數(shù)據(jù)線。
34.權(quán)利要求33所述的半導(dǎo)體集成電路裝置，其特征是上述導(dǎo)體層連接到上述數(shù)據(jù)線上。
35.一種半導(dǎo)體集成電路裝置，該裝置由在行方向上延伸的字線、在列方向上延伸的數(shù)據(jù)線、在字線和數(shù)據(jù)線的交點(diǎn)部分上連接到上述字線和數(shù)據(jù)線上的存儲(chǔ)單元和連接到上述字線或數(shù)據(jù)線上的外圍電路構(gòu)成，上述存儲(chǔ)單元由串聯(lián)連接的第1 MISFET和電容元件構(gòu)成，上述外圍電路由多個(gè)第2 MISFET構(gòu)成，其特征是具有用來形成上述存儲(chǔ)單元的第1區(qū)域和用來形成上述外圍電路的第2區(qū)域的半導(dǎo)體襯底；在上述第1區(qū)域中，在上述半導(dǎo)體襯底的主面上形成的作為字線起作用的2條第1導(dǎo)體層，和在上述第2區(qū)域中，通過柵極絕緣膜在上述半導(dǎo)體襯底的主面上形成的柵極電極；在上述第1區(qū)域中，在上述第1導(dǎo)體層上邊形成，且具有與上述第1導(dǎo)體層同樣的平面形狀的第1絕緣膜，在上述第2區(qū)域中，在上述柵極電極上邊形成，且具有與上述柵極電極同樣的平面形狀的第2絕緣膜；在上述第1區(qū)域中，在上述2條第1導(dǎo)體層之間形成的第1半導(dǎo)體區(qū)域，和在上述第2區(qū)域中，在上述柵極電極的兩端形成的第2半導(dǎo)體區(qū)域和第3半導(dǎo)體區(qū)域；在上述第2區(qū)域中，由在上述柵極電極的側(cè)壁上形成的第3絕緣膜構(gòu)成的第1側(cè)壁隔板，和由在上述第1側(cè)壁隔板的側(cè)壁上形成的第4絕緣膜構(gòu)成的第2側(cè)壁隔板；在上述第1區(qū)域中，由在上述第1導(dǎo)體層的側(cè)壁上形成的第3絕緣膜構(gòu)成的第3側(cè)壁隔板；在本身為上述半導(dǎo)體襯底的主面，且在上述2條第1導(dǎo)體層之間，相對(duì)上述第3側(cè)壁隔板自匹配性地接觸到上述第1半導(dǎo)體區(qū)域上，在上述半導(dǎo)體襯底上邊形成的導(dǎo)體層；上述第1半導(dǎo)體區(qū)域，相對(duì)上述第1導(dǎo)體層自匹配性地形成，上述第2半導(dǎo)體區(qū)域，相對(duì)上述第2柵極電極自匹配性地形成，上述第3半導(dǎo)體區(qū)域，相對(duì)上述第2側(cè)壁隔板自匹配性地形成；上述第3絕緣膜和上述第4絕緣膜由不同的構(gòu)件構(gòu)成。
36.一種具有與第1MISFET和電容元件串聯(lián)連接的存儲(chǔ)單元和由第2MISFET構(gòu)成的外圍電路的半導(dǎo)體集成電路裝置的制造方法，該方法具備下述工序(a)準(zhǔn)備具有形成上述存儲(chǔ)單元的第1區(qū)域和形成上述外圍電路的第2區(qū)域的半導(dǎo)體襯底的工序；(b)在上述半導(dǎo)體襯底上邊形成第1導(dǎo)體層，在上述第1導(dǎo)體層上邊形成第1絕緣膜的工序；(c)采用使上述第1導(dǎo)體層、第1絕緣膜圖形化的辦法，在上述第1區(qū)域上形成第1 MISFET的第1柵極電極，在上述第2區(qū)域上形成第2 MISFET的第2柵極電極的工序；(d)為了相對(duì)上述第2柵極電極自匹配性地形成第1半導(dǎo)體區(qū)域，向上述第2區(qū)域中導(dǎo)入第1導(dǎo)電型雜質(zhì)的工序；(e)淀積第2絕緣膜，使得把上述第1和第2柵極電極覆蓋起來的工序；(f)在上述第2區(qū)域中，采用對(duì)上述第2絕緣膜施行各向異性刻蝕的辦法，在上述第2柵極電極的側(cè)壁上形成第1側(cè)壁隔板的工序；(g)在上述第2區(qū)域中，淀積第3絕緣膜，使得把上述第2柵極電極和第1側(cè)壁隔板覆蓋起來的工序；(h)在上述第2區(qū)域中，采用對(duì)上述第3絕緣膜施行各向異性刻蝕的辦法，在上述第1側(cè)壁隔板的側(cè)壁上形成第2側(cè)壁隔板的工序；(i)為了相對(duì)上述第2側(cè)壁隔板自匹配性地形成第2半導(dǎo)體區(qū)域，向上述第2區(qū)域中導(dǎo)入第1導(dǎo)電型雜質(zhì)的工序；(j)在上述第1區(qū)域中，淀積第4絕緣膜的工序；(k)在上述第1區(qū)域中形成開口，使得其一部分與上述第1柵極電極重疊，使上述半導(dǎo)體襯底的主面的一部分露出來的工序；(l)在上述第1區(qū)域中，在上述開口內(nèi)形成第2導(dǎo)體層的工序，上述第2導(dǎo)體層和上述第1柵極電極，用上述第2絕緣膜進(jìn)行電隔離。
37.權(quán)利要求36所述的半導(dǎo)體集成電路裝置的制造方法，其特征是上述第2絕緣膜和第3絕緣膜由不同的構(gòu)件構(gòu)成。
38.權(quán)利要求37所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在上述工序(e)和上述工序(f)間，具有形成選擇覆蓋上述第1區(qū)域的掩模層的工序，在上述工序(f)中，對(duì)于上述第1區(qū)域的第2絕緣膜，不施行各向異性刻蝕。
39.權(quán)利要求38所述的半導(dǎo)體集成電路裝置的制造方法，其特征是從上述工序(f)到工序(i)，在剩下上述掩模層的狀態(tài)下實(shí)施。
40.權(quán)利要求38所述的半導(dǎo)體集成電路裝置的制造方法，其特征是上述工序(k)，由下述工序構(gòu)成(m)對(duì)于上述第1絕緣膜，在上述第4絕緣膜的刻蝕量變大的條件下刻蝕上述第4絕緣膜的工序；(n)對(duì)于上述半導(dǎo)體襯底或上述第4絕緣膜，在上述第1絕緣膜的刻蝕量變大的條件下刻蝕上述第1絕緣膜的工序。
41.權(quán)利要求40所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在上述工序(a)和(b)之間，還具有在半導(dǎo)體襯底表面上形成器件隔離區(qū)域的工序。
42.權(quán)利要求41所述的半導(dǎo)體集成電路裝置的制造方法，其特征是形成上述器件隔離區(qū)域的工序具有在半導(dǎo)體襯底表面上形成溝的工序；用第5絕緣膜選擇性地埋入上述溝內(nèi)的工序。
43.權(quán)利要求38所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在形成了上述第4絕緣膜之后，具有研磨第4絕緣膜表面的工序。
44.權(quán)利要求36所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在上述工序(f)中，在上述第1區(qū)域的上述第1柵極電極的側(cè)壁上也形成第1側(cè)壁隔板。
45.權(quán)利要求44所述的半導(dǎo)體集成電路裝置的制造方法，其特征是上述工序(k)，在上述第4絕緣膜的刻蝕量對(duì)于上述第2絕緣膜的刻蝕量變大的條件下進(jìn)行。
46.權(quán)利要求45所述的半導(dǎo)體集成電路裝置的制造方法，其特征是上述第2絕緣膜是氮化硅膜，上述第4絕緣膜是氧化硅膜。
47.權(quán)利要求46所述的半導(dǎo)體集成電路裝置的制造方法，其特征是在形成了上述第4絕緣膜之后，具有研磨第4絕緣膜表面的工序。
48.一種具有與第1MISFET和電容元件串聯(lián)連接的存儲(chǔ)單元和由第2MISFET構(gòu)成的外圍電路的半導(dǎo)體集成電路裝置的制造方法，該方法具備下述工序(a)準(zhǔn)備具有形成上述存儲(chǔ)單元的第1區(qū)域和形成上述外圍電路的第2區(qū)域的半導(dǎo)體襯底的工序；(b)在上述半導(dǎo)體襯底上邊形成第1導(dǎo)體層，在上述第1導(dǎo)體層上邊形成第1絕緣膜的工序；(c)采用使上述第1導(dǎo)體層、第1絕緣膜圖形化的辦法，在上述第1區(qū)域上形成第1 MISFET的第1柵極電極，在上述第2區(qū)域上形成第2 MISFET的第2柵極電極的工序；(d)為了相對(duì)上述第2柵極電極自匹配性地形成第1半導(dǎo)體區(qū)域，向上述第2區(qū)域中導(dǎo)入第1導(dǎo)電型雜質(zhì)的工序；(e)淀積第2絕緣膜，使得把上述第1和第2柵極電極覆蓋起來的工序；(f)在上述第2區(qū)域中，采用對(duì)上述第2絕緣膜施行各向異性刻蝕的辦法，在上述第2柵極電極的側(cè)壁上形成第1側(cè)壁隔板的工序；(g)在上述第2區(qū)域中，淀積第3絕緣膜，使得把上述第2柵極電極和第1側(cè)壁隔板覆蓋起來的工序；(h)在上述第2區(qū)域中，采用對(duì)上述第3絕緣膜施行各向異性刻蝕的辦法，在上述第1側(cè)壁隔板的側(cè)壁上形成第2側(cè)壁隔板的工序；(i)為了相對(duì)上述第2側(cè)壁隔板自匹配性地形成第2半導(dǎo)體區(qū)域，向上述第2區(qū)域中導(dǎo)入第1導(dǎo)電型雜質(zhì)的工序；(j)在上述第2區(qū)域中，在上述第2半導(dǎo)體區(qū)域的表面上淀積高熔點(diǎn)金屬的工序；(k)采用施行熱處理的辦法，在上述第2半導(dǎo)體區(qū)域表面上，形成高熔點(diǎn)金屬硅化物層的工序；(l)除去未反應(yīng)的高熔點(diǎn)金屬的工序；(m)在上述第1區(qū)域中，淀積第4絕緣膜的工序；(n)在上述第1區(qū)域中形成開口，使得其一部分與上述第1柵極電極重疊，使上述半導(dǎo)體襯底主面的一部分露出來的工序；(o)在上述第1區(qū)域中，在上述開口內(nèi)形成第2導(dǎo)體層的工序，上述第2導(dǎo)體層和上述第1柵極電極，用上述第2絕緣膜進(jìn)行電隔離。
49.一種具有與第1 MISFET和電容元件串聯(lián)連接的存儲(chǔ)單元和用多個(gè)第2 MISFET構(gòu)成的外圍電路的半導(dǎo)體集成電路裝置，該裝置還具有具有用來形成上述第1MISFET的第1區(qū)域和用來形成上述第2MISFET的第2區(qū)域的半導(dǎo)體襯底；在上述第1區(qū)域中，在上述半導(dǎo)體襯底的主面上通過柵極絕緣膜形成的第1柵極電極，在上述第2區(qū)域中，在上述半導(dǎo)體襯底的主面上通過柵極絕緣膜形成的第2柵極電極，在上述第1區(qū)域中，在上述第1柵極電極的上邊形成，且具有與上述第1柵極電極同樣的平面形狀的第1絕緣膜，在上述第2區(qū)域中，在上述第2柵極電極上邊形成，且具有與上述第2柵極電極同樣的平面形狀的第2絕緣膜；在上述第1區(qū)域中，在上述第1柵極電極的兩端形成的第1半導(dǎo)體區(qū)域，在上述第2區(qū)域中，在上述第2柵極電極的兩端形成的第2半導(dǎo)體區(qū)域和第3半導(dǎo)體區(qū)域；在上述第1區(qū)域中，在上述第1柵極電極的側(cè)壁上形成的第1側(cè)壁隔板；在上述第2區(qū)域中，在上述第2柵極電極的側(cè)壁上形成的第2側(cè)壁隔板；上述半導(dǎo)體襯底的主面上，相對(duì)上述第1側(cè)壁隔板自匹配性地接觸到上述第1半導(dǎo)體區(qū)域上，在上述半導(dǎo)體襯底上邊形成的導(dǎo)體層，上述第1半導(dǎo)體區(qū)域，相對(duì)上述第1柵極電極自匹配性地形成，上述第2半導(dǎo)體區(qū)域，相對(duì)上述第2柵極電極自匹配性地形成，上述第3半導(dǎo)體區(qū)域，相對(duì)上述第2側(cè)壁隔板自匹配性地形成；上述第1側(cè)壁隔板的寬度比上述第2側(cè)壁隔板的寬度小。
全文摘要
提供一種半導(dǎo)體集成電路技術(shù),借助于該技術(shù),采用使DRAM的存儲(chǔ)單元微細(xì)化的辦法可以改善DRAM的集成度同時(shí)可以增加DRAM的工作速度。提供一種半導(dǎo)體集成電路裝置的制造方法。首先,通過柵極絕緣膜(6)在半導(dǎo)體襯底襯底(1)的主面上邊形成柵極電極(7),在柵極電極(7)的上表面上形成氮化硅膜(8)。在柵極電極(7)的側(cè)面上形成由氮化硅構(gòu)成的第1側(cè)壁隔板(14)和由氧化硅構(gòu)成的第2側(cè)壁隔板(15)。其次,在DRAM的存儲(chǔ)單元區(qū)域的選擇MISFETQs中,連接孔(19和21)對(duì)于第1側(cè)壁隔板(14)自匹配性地形成開口,形成導(dǎo)體(20)和位線BL的連接部分。此外,在DRAM的存儲(chǔ)單元區(qū)域以外的N溝MISFET Qu1、Qn2和P溝MISFET Qp1中,對(duì)于第2側(cè)壁隔板(15)自匹配性地形成高濃度N型半導(dǎo)體區(qū)域(16和16b)和高濃度P型半導(dǎo)體區(qū)域(17)。
文檔編號(hào)H01L27/108GK1255236SQ9880494
公開日2000年5月31日 申請(qǐng)日期1998年4月10日 優(yōu)先權(quán)日1997年4月10日
發(fā)明者渡部浩三, 荻島淳史, 茂庭昌弘, 橋本俊一, 兒島雅之, 大湯靜憲, 黑田謙一, 松田望 申請(qǐng)人:株式會(huì)社日立制作所, 日立超大規(guī)模集成電路系統(tǒng)株式會(huì)社