專利名稱：半導(dǎo)體器件的布線方法和布線裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體器件的布置/布線方法，還涉及半導(dǎo)體器件布置/布線裝置。特別是，本發(fā)明所涉及的半導(dǎo)體器件的布置/布線方法，和半導(dǎo)體器件布置/布線裝置，其適于在半導(dǎo)體芯片內(nèi)布置所謂的“核心(core)”的半導(dǎo)體集成電路。
按常規(guī)，關(guān)于在半導(dǎo)體芯片內(nèi)布置核心的半導(dǎo)體集成電路，已經(jīng)提出了各種布局(涉及布線)設(shè)計方法。
在此說明中，“核心”意思是通過組合基本功能塊，諸如反相器、AND門電路、和OR門電路能夠?qū)崿F(xiàn)復(fù)雜操作功能并且用在ASIC(專用集成電路)中的大規(guī)模功能塊。所謂的“核心”是用由一個功能單元和多個功能單元構(gòu)成的基本單元組合設(shè)計的。
如

圖1中所示，核心20和另一核心21作為一部分結(jié)構(gòu)元件布置在半導(dǎo)體芯片19的上表面上。在各個核心20和21內(nèi)部形成核心布線22和另一核心布線23。
如前所述，在該半導(dǎo)體芯片19中，禁止半導(dǎo)體芯片布線24穿過這些核心20和21的區(qū)域。結(jié)果，此芯片布線24穿過這些相鄰核心20和21之間的邊界區(qū)域RK。芯片布線24全體布置在這邊界區(qū)域RK中。
在核心20和21都彼此相鄰布置的情況下，正如前面解釋的，從布局設(shè)計觀點看，為了在正常布置條件下使這些芯片布線24可以穿過邊界區(qū)域RK，用于分開布置這些核心20和21的間隔必需大大延伸。結(jié)果，就有這種布置間隔必需延伸得比半導(dǎo)體芯片的面積還大的問題。
應(yīng)該注意到，這種常規(guī)布線方法沒有公開解釋這種布線方法的流程。
下面參照圖2A-2F說明第二相關(guān)技術(shù)。
從這些圖中明顯看出，與上述第一相關(guān)技術(shù)的區(qū)別在于，在第二相關(guān)技術(shù)中，可以容許半導(dǎo)體芯片布線穿過核心的區(qū)域。
圖2A是根據(jù)第二相關(guān)技術(shù)用于表示半導(dǎo)體集成電路的布線方法的流程圖。
圖2B、2C、2D、2E和2F是用于表示對應(yīng)于圖4A中所示的各個布線步驟的核心/芯片的芯片布局示意圖，并且是在對應(yīng)于圖4A的上述流程工藝的各個步驟的右側(cè)位置表示的。
從圖2A可以明顯看出，此第二相關(guān)技術(shù)的布局設(shè)計方法是由核心設(shè)計流程步驟401和芯片設(shè)計流程步驟402構(gòu)成的。
具體地說，此核心設(shè)計流程步驟401包括核心布局步驟401-1和核心工作檢驗步驟401-2。
而且，芯片設(shè)計步驟402包括核心布置步驟402-1、芯片布局步驟402-2和芯片工作檢驗步驟402-3。
更具體地說，圖2B是表示對應(yīng)于核心布局步驟401-1的布局狀態(tài)的示意圖。圖2C是表示對應(yīng)于核心工作檢驗步驟401-2的布局狀態(tài)的示意圖。圖2D是表示對應(yīng)于核心布置步驟402-1的布局狀態(tài)的示意圖。圖4D是表示對應(yīng)于芯片布局步驟402-2的布局狀態(tài)的示意圖。而圖2F是表示對應(yīng)于芯片工作檢驗步驟402-3的布局狀態(tài)的示意圖。
下面參照圖2A-2F說明上述步驟。
在核心布局設(shè)計步驟401-1中，首先設(shè)計半導(dǎo)體芯片上的核心25的布局。然后，在該步驟401-1中，布置核心布線(圖形)26，此核心布線26需要實現(xiàn)該核心25的功能。在這種狀態(tài)下，此核心布線26位于核心25上(見圖2B的布局示意圖)。
然后，在核心工作檢驗步驟401-2中，以在核心布局步驟401-1中計算的核心布線26的布線負(fù)載電容為基礎(chǔ)檢驗核心25的操作(見圖2C的布局示意圖)。
接著，在核心布置步驟402-1中，對于半導(dǎo)體芯片27進(jìn)行已經(jīng)被檢驗了操作的核心25的布局排列(參見圖2D的布局示意圖)。
然后，在芯片布局步驟402-2中，形成實現(xiàn)芯片27功能所需要的芯片布線28。在此第二相關(guān)技術(shù)中，此芯片布線28可以穿過核心25的區(qū)域。結(jié)果，如果需要，可以形成芯片布線28，同時穿過核心25的內(nèi)部區(qū)域(參見圖2E的布局示意圖)。
此后，在芯片工作檢驗步驟402-3中，進(jìn)行其上已經(jīng)在芯片布局步驟402-2中形成芯片布線28的芯片27的操作(參見圖2F的布局示意圖)。
下面參照圖3說明第三相關(guān)技術(shù)。
圖3示意性地表示第三相關(guān)技術(shù)中的半導(dǎo)體芯片29的布局例子。在該半導(dǎo)體芯片29中，布置了核心30和另一核心31。
在此第三相關(guān)技術(shù)中，專用于核心30的核心布線32和專用于核心31的另一核心布線33都布置在核心30和核心31的各自區(qū)域內(nèi)部。在這些核心30和31的區(qū)域內(nèi)部，預(yù)先形成溝道35和另一溝道36，形成在半導(dǎo)體芯片29上的3組芯片布線34通過這些溝道產(chǎn)生分支，分支的芯片布線34可以通過。應(yīng)該理解，沒有描述與第一相關(guān)技術(shù)相同的用于解釋此第三相關(guān)技術(shù)的布線方法的流程圖。
通過第一到第三相關(guān)技術(shù)實現(xiàn)的上述常規(guī)半導(dǎo)體集成電路及其布線方法具有下列問題即，在第一相關(guān)技術(shù)中，禁止芯片布線穿過半導(dǎo)體芯片上的核心的區(qū)域。作為在芯片上布置多個核心時的結(jié)果，如圖1中所示，布局是通過芯片布線全體形成在核心之間的邊界區(qū)域中而形成的。在這些核心之間的間隔很窄的情況下，實際上不可能在這窄的邊界區(qū)域中布置這些芯片布線。為解決這個問題，這個窄間隔必需增寬，另外芯片面積也必需增大。結(jié)果，將需要增加被半導(dǎo)體芯片占據(jù)的整個面積。
在第二相關(guān)技術(shù)中，芯片布線可以穿過核心的區(qū)域。但是，如圖2E所示，由芯片布線28產(chǎn)生的布線負(fù)載電容加到核心布線26上。由于加上了該布線負(fù)載電容，所以在核心25內(nèi)部的核心布線26內(nèi)的信號傳輸時間將變化。在核心工作檢驗步驟401-2中，該工作檢驗工作是在沒有考慮由芯片布線28產(chǎn)生的布線負(fù)載電容引起的不利影響的情況下進(jìn)行的。結(jié)果，由于加上了該布線負(fù)載電容，所以就有在芯片工作檢驗步驟402-3中執(zhí)行的邏輯操作可能與在核心工作檢驗步驟401-2中執(zhí)行的邏輯操作不同的風(fēng)險。
特別是，在核心需要更高工作頻率的和需要更高精度的該核心內(nèi)時間延遲情況下，還會有另一風(fēng)險。就是說，雖然在由模擬進(jìn)行的工作檢驗過程中設(shè)置在該核心中的器件可以在正常條件下工作，但是設(shè)置在該核心中的實際器件可能錯誤操作。
為避免這個問題，相鄰信號線之間的電容或?qū)娱g布線的電容可以被精確地抽取出，這取決于布線條件。但是，這種抽取方法將要求極大的執(zhí)行時間，以便抽取這些布線電容。
另外，在第三相關(guān)技術(shù)的布線方法中，如圖3所示，溝道必需預(yù)先形成在核心區(qū)域內(nèi)部。此溝道只用于使芯片布線穿過該溝道。這將使形成核心需要的面積增加，其與溝道占據(jù)面積一致。結(jié)果，半導(dǎo)體芯片的面積將增加。
而且，在第三相關(guān)技術(shù)中，不可能獲得對該溝道所期望的效果，這取決于核心的排列方向，或溝道的布置位置，和溝道的總數(shù)量。因而，半導(dǎo)體芯片的布線功能特性將退化。
日本特許公開專利申請(JP-A-平7-153844)公開了這樣一項技術(shù)，由于虛設(shè)(dummy)布線以低密度設(shè)置在這種布線上，其位于芯片的外周邊部分上，所以帶有虛設(shè)布線的此布線部分可以與位于此芯片的中心部分的另一高密度的布線部分相似。該常規(guī)技術(shù)可以均衡芯片上的布線電容，從而可以提高布線延遲時間的估算精度。
但是，此常規(guī)技術(shù)不能解決上述問題。
而且，日本特許公開專利申請(JP-A-平7-175832)披露了下面提到的用于設(shè)計半導(dǎo)體集成電路的CAD裝置。在CAD裝置中，關(guān)于輸入到這些層塊(layer block)的邏輯電路，對每個層塊進(jìn)行暫時布置/布線操作。在這些暫時布置/布線操作的基礎(chǔ)上，可以在相關(guān)布線的長度基礎(chǔ)上計算相關(guān)布線的布線電容值。
但是這種常規(guī)CAD裝置不能解決這些問題。
另外，日本特許公開專利申請(JP-A-平9-153550)公開了下面圖形產(chǎn)生方法。在這種圖形產(chǎn)生方法中，當(dāng)沒有任何錯誤地產(chǎn)生具有足夠覆蓋率的均勻虛設(shè)圖形時，可以簡單預(yù)測由增加布線電容引起的半導(dǎo)體器件的退化。
但是，這常規(guī)圖形產(chǎn)生方法不能解決上述問題。
本發(fā)明就是為了解決上述問題，因此，本發(fā)明的目的是提供半導(dǎo)體器件布置/布線方法，和半導(dǎo)體器件布置/布線裝置，其能夠防止實際器件的錯誤工作。
另外，本發(fā)明的另一目的是提供半導(dǎo)體器件布置/布線方法和半導(dǎo)體器件布置/布線裝置，其能夠減少半導(dǎo)體器件的尺寸。
本發(fā)明就是解決了上述半導(dǎo)體器件的常規(guī)布置/布線方法中的問題。即，該半導(dǎo)體器件的布置/布線方法能夠防止實際器件的錯誤工作，同時減少芯片尺寸。
為了實現(xiàn)本發(fā)明的目的，布置/布線用于在半導(dǎo)體芯片上構(gòu)成半導(dǎo)體器件的核心的方法包括提供核心，在核心上布置核心布線，對其上布置核心布線的核心進(jìn)行核心工作檢驗，布置已經(jīng)進(jìn)行了核心工作檢驗的核心，在要制造布置核心的半導(dǎo)體芯片上，當(dāng)核心的核心工作檢驗進(jìn)行時，使布置的核心的核心布線的第一布線電容等于該核心的核心布線的第二布線電容，和對半導(dǎo)體器件進(jìn)行芯片工作檢驗，其中在第一布線電容等于第二布線電容的條件下布置的核心布置在半導(dǎo)體器件上。
在這種情況下，進(jìn)行核心的核心工作檢驗包括在核心上布置第一虛設(shè)布線，以致于該核心的布線具有第一虛設(shè)布線電容和核心布線之間的最大電容，在布置第一虛設(shè)布線時，計算核心布線的布線電容；和在計算的布線電容值基礎(chǔ)上進(jìn)行核心工作檢驗，其中使第一布線電容等于第二布線電容包括在已安排好布置核心的半導(dǎo)體芯片上布置芯片布線，以構(gòu)成布置芯片，和在所布置的芯片的布置核心上，在沒有布置芯片布線但在其部分上布置了第一虛設(shè)布線的部分布置第二虛設(shè)布線。
在這種情況下，進(jìn)行半導(dǎo)體芯片的芯片工作檢驗包括在布置第二虛設(shè)布線電容時計算核心布線的第二布線電容，和在計算的第二布線電容值的基礎(chǔ)上進(jìn)行半導(dǎo)體芯片的芯片工作檢驗。
還是在這種情況下，布置第一虛設(shè)布線包括在接近于核心布線的部分在核心上布置第一虛設(shè)布線，以致于第一虛設(shè)布線沿著核心布線具有至少基本上與核心布線的長度相同的長度。
為實現(xiàn)本發(fā)明的第一方面，布置芯片布線包括在芯片布線可以基本上穿過核心的整個部分的條件下布置芯片布線。
在這種情況下，計算布線電容的值包括計算在布線布置在核心布線附近時產(chǎn)生的每單位長度寄生電容的值，和在計算的每單位長度寄生電容的值、核心布線的長度和第一虛設(shè)布線的長度的基礎(chǔ)上計算布線電容的值。
還是在這種情況下，在核心上布置第一虛設(shè)布線包括不同于第二層的第一層上布置第一虛設(shè)布線，其中在第二層上布置核心布線；其中，計算布線電容的值包括計算在第一層上布置布線時產(chǎn)生的每單位長度層間布線寄生電容的值，和在計算的每單位長度層間布線寄生電容、核心布線的長度和第一虛設(shè)布線的長度的基礎(chǔ)上計算布線電容的值。
還是在這種情況下，計算布線電容值包括在第一虛設(shè)布線的電勢固定于地電勢和預(yù)定電勢之一條件下計算布線電容的值。
為實現(xiàn)本發(fā)明的另一方面，提供核心包括提供由多個塊構(gòu)成的核心，和使第一布線電容等于第二布線電容包括，對于從核心的多個塊選擇的至少一個塊，使第一布線電容等于第二布線電容。
在這種情況下，提供核心包括提供由多個塊構(gòu)成的核心，其中布置芯片布線包括在芯片布線可以基本上穿過第一塊的整個部分的條件下，在多個塊的第一塊上布置芯片布線；和在禁止芯片布線穿過第二塊的條件下，在多個塊的第二塊上布置芯片布線。
還是在這種情況下，在核心上布置第一虛設(shè)布線包括在選擇的塊上布置第一虛設(shè)布線，而沒有在除了多個塊的所選擇塊以外的至少一個塊上布置第一虛設(shè)布線。
仍然在這種情況下，選擇塊和除了選擇塊以外的一個塊的每個都具有彼此不同的電路特性。
為實現(xiàn)本發(fā)明的另一方面，對用于構(gòu)成半導(dǎo)體芯片上的半導(dǎo)體器件核心的半導(dǎo)體器件進(jìn)行布置/布線的布置/布線裝置，包括用于提供核心的部分；用于在核心上布置核心布線的部分，用于對其上布置核心布線的核心進(jìn)行核心工作檢驗的部分；在半導(dǎo)體芯片上布置已經(jīng)進(jìn)行了核心工作檢驗的核心的部分，以產(chǎn)生布置的核心；用于在進(jìn)行核心的核心工作檢驗時，使布置的核心的核心布線的第一布線電容等于核心的核心布線的第二布線電容的部分；和用于對半導(dǎo)體芯片進(jìn)行芯片工作檢驗的部分，其中在第一布線電容等于第二布線電容條件下，在該半導(dǎo)體芯片上布置了布置核心。
在這種情況下，用于進(jìn)行核心工作檢驗的部分包括用于在核心上布置第一虛設(shè)布線的部分，以致于核心的核心布線具有在第一虛設(shè)布線和核心布線之間的最大布線電容；用于在布置第一虛設(shè)布線時計算核心布線的布線電容值的部分；和用于在計算的布線電容值的基礎(chǔ)上進(jìn)行核心工作檢驗的部分；其中用于使第一布線電容等于第二布線電容的部分包括用于在半導(dǎo)體芯片上布置芯片布線的部分，在該半導(dǎo)體芯片上布置了布置核心以產(chǎn)生布置核心；和用于在布置芯片的布置核心上的沒有布置芯片布線而布置了第一虛設(shè)布線的部分上，布置第二虛設(shè)布線的部分。
還是在這種情況下，用于進(jìn)行芯片工作檢驗的部分包括在布置第二虛設(shè)布線時計算核心布線的第二布線電容值的部分，和用于在計算的第二布線電容的基礎(chǔ)上進(jìn)行芯片工作檢驗的部分。
還是在這種情況下，用于布置第一虛設(shè)布線的部分包括用于在核心上接近于核心布線的部分布置第一虛設(shè)布線的部分，從而第一虛設(shè)布線沿著核心布線具有至少基本上與核心布線的長度相同的長度。
在這種情況下，用于布置芯片布線的部分包括在芯片布線基本上穿過核心的整個部分的條件下布置芯片布線的部分。
還是在這種情況下，用于計算布線電容值的部分包括用于計算在鄰近于核心布線布置布線時產(chǎn)生的每單位長度寄生電容值的部分，和在計算的每單位長度寄生電容、核心布線長度和第一虛設(shè)布線長度的基礎(chǔ)上計算布線電容值的部分。
仍然在這種情況下，用于在核心上布置第一虛設(shè)布線的部分包括在不同于其上布置核心布線的第二層的第一層上布置第一虛設(shè)布線的部分，其中用于計算布線電容值的部分包括計算在第一層上布置布線時產(chǎn)生的每單位長度的層間布線寄生電容的部分，和用于在計算的每單位長度層間布線寄生電容、核心布線長度和第一虛設(shè)布線長度的基礎(chǔ)上計算布線電容值的部分。
在這種情況下，用于計算布線電容值的部分包括在第一虛設(shè)布線的電勢固定到地電勢或預(yù)定電勢之一的條件下計算布線電容值的部分。
仍然在這種情況下，用于提供核心的部分包括用于提供由多個塊構(gòu)成的核心的部分，其中用于使第一布線電容等于第二布線電容的部分包括，相對于從核心的多個塊選擇的至少一個塊，使第一布線電容等于第二布線電容的部分。
仍然在這種情況下，用于提供核心的部分包括用于提供由多個塊構(gòu)成的核心的部分，其中用于布置芯片布線的部分包括，在芯片布線可以基本上穿過第一塊的整個部分條件下，在多個塊的第一塊上布置芯片布線的部分，和在禁止芯片布線可穿過第二塊的條件下，在多個塊的第二塊上布置芯片布線的部分。
在這種情況下，用于在核心上布置第一虛設(shè)布線的部分包括在選擇的塊上布置第一虛設(shè)布線的部分，而沒有在除了多個塊中的所選擇塊以外的至少一個塊上布置第一虛設(shè)布線。
仍然在這種情況下，被選擇塊和除了被選擇塊以外的塊的每個具有彼此不同的電路特性。
通過參照附圖可以獲得對本發(fā)明的更全面的理解，附圖中相同的參考標(biāo)記表示相同的特征，其中圖1示意性地表示第一相關(guān)技術(shù)中的核心的布局圖；圖2A是用于說明第二相關(guān)技術(shù)的布局設(shè)計方法的流程圖；圖2B是用于表示對應(yīng)于第二相關(guān)技術(shù)的核心布局步驟的布局條件的示意圖；圖2C是用于表示對應(yīng)于第二相關(guān)技術(shù)的核心工作檢驗步驟的布局狀態(tài)的示意圖；圖2D是用于表示對應(yīng)于第二相關(guān)技術(shù)的核心布置步驟的布局狀態(tài)的示意圖；圖2E是用于表示第二相關(guān)技術(shù)的芯片布局步驟的示意圖；圖2F是用于表示對應(yīng)于第二相關(guān)技術(shù)的核心工作檢驗步驟的布局狀態(tài)的示意圖；圖3表示第三相關(guān)技術(shù)中的核心的布局圖4A是說明根據(jù)本發(fā)明的第一實施例的布局設(shè)計方法的流程圖；圖4B是表示對應(yīng)于第一實施例的核心布局步驟的布局狀態(tài)的示意圖；圖4C是表示對應(yīng)于第一實施例的虛設(shè)布線負(fù)載計算步驟的布局狀態(tài)的示意圖；圖4D是表示對應(yīng)于第一實施例的核心工作檢驗步驟的布局狀態(tài)的示意圖；圖4E是表示對應(yīng)于第一實施例的核心布置步驟的布局狀態(tài)的示意圖；圖4F是表示對應(yīng)于第一實施例的芯片布局步驟的布局狀態(tài)的示意圖；圖4G是表示對應(yīng)于第一實施例的核心虛設(shè)布線步驟的布局狀態(tài)的示意圖；圖4H是表示對應(yīng)于第一實施例的芯片工作檢驗步驟的布局狀態(tài)的示意圖；圖5A是表示在第一實施例的虛設(shè)布線負(fù)載計算步驟中的虛擬布線布置的例子示意圖；圖5B是表示在第一實施例的虛設(shè)布線負(fù)載計算步驟中的虛擬布線布置的另一例子示意圖；圖5C是表示在第一實施例的虛設(shè)布線負(fù)載計算步驟中的虛擬布線布置的另一例子示意圖；圖6是表示適用于本發(fā)明第二實施例的核心的布局圖；圖7A是表示根據(jù)本發(fā)明第二實施例的布局設(shè)計方法的流程圖；圖7B是表示對應(yīng)于第二實施例的核心布局分組步驟的布局狀態(tài)的示意圖；圖7C是表示對應(yīng)于第二實施例的虛設(shè)布線負(fù)載計算步驟的布局狀態(tài)的示意圖；圖7D是表示對應(yīng)于第二實施例的核心工作檢驗步驟的布局狀態(tài)的示意圖；圖7E是表示對應(yīng)于第二實施例的核心布置步驟的布局狀態(tài)的示意圖；圖7F是表示對應(yīng)于第二實施例的芯片布局步驟的布局狀態(tài)的示意圖；圖7G是表示對應(yīng)于第二實施例的核心虛設(shè)布線步驟的布局狀態(tài)的示意圖；圖7H是表示對應(yīng)于第二實施例的芯片工作檢驗步驟的布局狀態(tài)的示意圖。
下面參照附圖詳細(xì)說明本發(fā)明的優(yōu)選實施例。
圖4A是用于解釋根據(jù)本發(fā)明的第一實施例的布局設(shè)計(布線)方法的流程圖。
從該流程圖明顯看出，根據(jù)本發(fā)明的第一實施例的布局設(shè)計方法是由核心設(shè)計流程步驟101和芯片設(shè)計流程步驟102構(gòu)成的。
具體地說，該核心設(shè)計流程步驟101包括核心布局步驟101-1、虛設(shè)布線負(fù)載計算步驟101-2、和核心工作檢驗步驟101-3。
而且，芯片設(shè)計步驟102包括核心布置步驟102-1、芯片布局步驟102-2、核心虛設(shè)布線步驟102-3、和芯片工作檢驗步驟102-4。
圖4B、4C、4D、4E、4F、4G和4H是表示對應(yīng)于圖4A中所示的各布線步驟的核心/芯片的布局示意圖，并且是在對應(yīng)于圖4A的上述流程工藝的各個步驟的右側(cè)位置表示的。
詳細(xì)地說，圖4B是表示對應(yīng)于核心布局步驟101-1的布局狀態(tài)的示意圖。圖4C是表示對應(yīng)于虛設(shè)布線負(fù)載計算步驟101-2的布局狀態(tài)的示意圖。圖4D是表示對應(yīng)于核心工作檢驗步驟101-3的布局狀態(tài)的示意圖。圖4E是表示對應(yīng)于核心布置步驟102-1的布局狀態(tài)的示意圖。圖4F是表示對應(yīng)于芯片布局步驟102-2的布局狀態(tài)的示意圖。圖4G是表示對應(yīng)于核心虛設(shè)布線步驟102-3的布局狀態(tài)的示意圖。圖4H是表示對應(yīng)于芯片工作檢驗步驟102-4的布局狀態(tài)的示意圖。
在核心設(shè)計流程步驟101中，首先在核心布局步驟101-1中設(shè)計半導(dǎo)體芯片上的核心1的布局。然后，在該步驟101-1中，布置核心布線(圖形)2，該核心布線2需要實現(xiàn)該核心1的功能。如前所述，術(shù)語“核心”指的是用在ASIC(專用集成電路)中的大規(guī)模功能塊，其通過組合基本功能塊，諸如反相器、AND門電路和OR門電路，能夠?qū)崿F(xiàn)復(fù)雜操作功能。
在這種情況下，只有核心布線2存在于核心上(見圖4B的布局示意圖)。
下面假設(shè)在虛設(shè)布線負(fù)載計算步驟101-2中，在核心1區(qū)域內(nèi)的布線可用區(qū)域中存在布線或布線圖形，該核心1另外提供有虛擬虛設(shè)(virtual dummy)布線3(對應(yīng)于布線或布線圖形)。核心布線2在底表面和核心布線2本身之間固有地具有布線負(fù)載電容。在該步驟中，由于上述虛擬布線3被加到核心1上，所以除了在底表面和核心布線2之間確定的的上述固有布線電容之外，還附加地提供另一電容。該附加電容等效于相鄰布線之間，即核心布線2和虛擬虛設(shè)布線3之間的的負(fù)載電容(見圖4C的布局示意圖)。
此時，在下述方式中加上虛擬虛設(shè)布線3。即，附加地提供該虛擬虛設(shè)布線3，從而使已經(jīng)在前面的核心布局步驟101-1中布置的核心布線2相對于虛擬虛設(shè)布線3具有最大布線負(fù)載電容。換言之，為了使核心布線2可以具有最大布線負(fù)載電容，可以在靠近核心布線2的位置，和沿著核心布線2的整個部分上的核心布線2，形成虛擬虛設(shè)布線3。
如圖4C中所示，虛擬虛設(shè)布線3具有不變的間隔，并且平行于直線形核心布線2設(shè)置，而且還具有等于核心1的整個橫向?qū)挾鹊拈L度。還應(yīng)該理解，此虛擬虛設(shè)布線3的布置不限于圖4C中所示的那樣。
如圖5A中所示，例如，在核心布線2a是曲線的情況下，虛擬虛設(shè)布線3a如此形成虛擬虛設(shè)布線3a沿著核心布線2a設(shè)置，即虛擬虛設(shè)布線3a可以具有與核心布線2a相同的曲率。
而且，由于虛擬虛設(shè)布線3可以形成得使核心布線2具有上述最大布線負(fù)載電容，如圖5B所示，所以虛擬虛設(shè)布線3b不再形成在遠(yuǎn)離核心布線2b的位置，在該位置，布線負(fù)載電容沒有給核心布線2b。
另外，如圖5C所示，在核心布線2c較短的情況下，不必如此形成虛擬虛設(shè)布線3c，即使形成得虛擬虛設(shè)布線3c的長度比它把布線負(fù)載電容給短核心布線2c所需要的長度長。換言之，此虛擬虛設(shè)布線長度基本上等于核心布線2c長度即足夠了。
最后，在虛設(shè)布線負(fù)載計算步驟101-2中，計算上述最大布線負(fù)載電容。在接下來的芯片布局步驟102-2中布置芯片布線5時，該最大布線負(fù)載電容可能被核心布線2所有，并對應(yīng)于被布置的芯片布線5所給的最大值，與該芯片布線5的布置方法無關(guān)(即，與芯片布線5相對于核心布線2是怎樣布置的無關(guān))。
在此虛設(shè)布線負(fù)載計算步驟101-2中，預(yù)先計算相鄰布線之間的每單位長度寄生電容值，從而相鄰布線布置在一布線的兩側(cè)。在如此計算的相鄰布線之間的每單位長度寄生電容值、核心布線2的長度和虛擬虛設(shè)布線3的長度的基礎(chǔ)上，相對于核心布線2和虛擬虛設(shè)布線3，計算等效于相鄰布線之間的負(fù)載電容的電容值(即，上述附加值)。
而且，作為虛擬布線3的布置位置，虛擬虛設(shè)布線3和核心布線2最好設(shè)置為彼此隔離的位置，以避免虛擬虛設(shè)布線3和核心布線2短路。
為使電勢穩(wěn)定化，最好在虛擬虛設(shè)布線3的電勢固定到地電勢或預(yù)定電源電勢的條件下計算虛擬虛設(shè)布線3。
另外，在圖4A-4H中，只在兩維單一平面上解釋了根據(jù)第一實施例的布局設(shè)計方法。顯然，此布局設(shè)計方法可以同樣適用于構(gòu)成ASIC芯片的各個布線層。結(jié)果，在該虛設(shè)布線負(fù)載計算步驟101-2中，除了相鄰布線之間的寄生電容之外，層間布線的寄生電容也可以加到計算的虛設(shè)布線負(fù)載中。還應(yīng)該注意到，在三維情況下用于布置虛擬虛設(shè)布線3的此方法可以同樣適用于關(guān)于圖5A、5B和5C所解釋的兩維情況。
上述“相鄰布線寄生電容”等于存在于布置在核心布線2兩側(cè)上的兩虛擬虛設(shè)布線3,3之間的寄生電容。
而且上述“層間布線寄生電容”等于核心布線2和位于除了布置核心布線2以外的層的上/下布線層中的核心布線或虛擬布線之間的寄生電容。
然后，在核心工作檢驗步驟101-3中，在虛設(shè)布線負(fù)載計算步驟101-2中計算的布線負(fù)載電容值的基礎(chǔ)上檢驗核心1的工作。該布線負(fù)載電容值指的是上述最大布線負(fù)載電容，其可能被核心布線2所有(見圖4D的布局示意圖，即圖4D的布局示意圖與圖4C的布局示意圖相同)。
芯片設(shè)計流程步驟下面詳細(xì)說明芯片設(shè)計流程步驟102。
在該核心布置步驟102-1中，對半導(dǎo)體芯片4進(jìn)行核心的布局設(shè)置(參見圖4E的布局示意圖)。在核心布置步驟102-2中，核心1已經(jīng)在核心設(shè)計流程步驟101中設(shè)計了。
一般情況下，核心的排列方向和該核心的可用于排列的部分用自動布線工具等限制。與此相反，第一實施例是在沒有這種限制的條件下進(jìn)行的。換言之，在第三相關(guān)技術(shù)中用于提供專用于芯片布線穿透的溝道的上述常規(guī)方法中，核心30、31的排列方向和其可用于排列的部分都被限制。與此相反，在第一實施例中，由于芯片布線5基本上可以穿過核心1的整個部分，所以上述限制不適用。
然后，在芯片布局步驟102-2中，形成需要實現(xiàn)芯片4的功能的芯片布線5。在這種情況下，芯片布線5可以基本上穿過核心1的整個部分(參見圖4F的布局示意圖)。
然后，由于實現(xiàn)了芯片布線5的布置，在核心/虛設(shè)布線步驟102-3中形成虛設(shè)布線6(參見圖4G的布局示意圖)。
在該核心/虛設(shè)布線步驟102-3中，當(dāng)在核心1內(nèi)留下除了形成芯片布線5的部分以外的布線可用部分時，在所有剩余部分上形成虛設(shè)布線6。在這種情況下，這些虛設(shè)布線6被布置在形成虛擬虛設(shè)布線3但是沒有形成芯片布線5的所有位置上。
與上述虛設(shè)布線負(fù)載計算步驟101-2的條件一樣，此虛設(shè)布線6最好設(shè)置為如下狀態(tài)即虛設(shè)布線6的電勢被固定到地電勢或電源電壓的預(yù)定電勢以穩(wěn)定其電勢。另外，必須避免下面的短路條件，即，避免虛設(shè)布線6與芯片布線5短路。
然后，在完成核心/虛設(shè)布線步驟102-3的工藝操作之后，在芯片工作檢驗步驟102-4中，在虛設(shè)布線6位于ASIC芯片的每個布線層中的狀態(tài)下計算布線負(fù)載電容。在計算的布線負(fù)載電容的基礎(chǔ)上，進(jìn)行芯片工作檢驗以確認(rèn)芯片4的工作。
應(yīng)該注意到，在芯片工作檢驗步驟102-4中計算的布線負(fù)載電容等于在虛設(shè)布線負(fù)載計算步驟101-2中計算的最大布線負(fù)載電容。換言之，在芯片工作檢驗步驟102-4中計算的布線負(fù)載電容等于在核心工作檢驗步驟101-3中檢驗核心1的工作時的布線負(fù)載電容。原因如下。那就是，在芯片工作檢驗步驟102-4中計算的布線負(fù)載電容連續(xù)地與上述最大布線負(fù)載電容相等。在芯片工作檢驗步驟102-4中計算的布線負(fù)載電容是在假設(shè)除了實際布置芯片布線5以外，布置在與虛擬布線3的位置相同的位置上的虛設(shè)布線6也是存在的條件下計算的。
因而，即使在芯片布局步驟102-2中芯片布線5布置在相對于核心布線2的任何位置上，也不用擔(dān)心在芯片工作檢驗步驟102-4中會發(fā)生邏輯操作與由核心工作檢驗步驟101-3獲得的邏輯操作不同的情況。
如前詳細(xì)的說明，根據(jù)第一實施例，布線方法包括在核心設(shè)計流程步驟101中的虛設(shè)布線負(fù)載計算步驟101-2，和芯片設(shè)計流程步驟102中的核心/虛設(shè)布線步驟102-3。
結(jié)果，可以使在檢驗核心1的工作(步驟101-3)時計算的核心1的布線負(fù)載電容等于在檢驗芯片的工作時(步驟102-4)計算的核心1的布線負(fù)載電容，即，等于最大布線負(fù)載電容。因而，可以防止實際器件在布線負(fù)載電容變化的基礎(chǔ)上錯誤工作。
根據(jù)第一實施例，芯片布線5可以不穿過預(yù)先形成在核心1上的穿過布線區(qū)，但是穿過在設(shè)計核心1時保留的可穿過區(qū)，即芯片布線5沒有與核心布線2短路的區(qū)域。因此，芯片的布線效率提高。另外，在第一實施例中，不再需要用于穿透芯片布線的溝道。因而，可以減少被整個芯片內(nèi)的核心占據(jù)的面積。
第二布局設(shè)計方法下面說明根據(jù)本發(fā)明的第二實施例的布局設(shè)計方法。
圖6示意性地表示由第二實施例布局設(shè)計方法設(shè)計的稱為“核心”7的布局。如圖6所示，核心7由隨機(jī)邏輯(異步)電路8、另一隨機(jī)邏輯(單相同步)電路9和RAM(隨機(jī)存取存儲器)10構(gòu)成。
隨機(jī)邏輯(異步)電路8、隨機(jī)邏輯(單相同步)電路9和RAM(隨機(jī)存取存儲器)10的電路特性彼此不同。
隨機(jī)邏輯(異步)電路8具有特定時序(timing-specific)特性，而不強(qiáng)調(diào)工作速度。而隨機(jī)邏輯(單相同步)電路9具有不強(qiáng)調(diào)工作速度和定時的特性。與此相反，RAM 10具有強(qiáng)調(diào)工作速度和定時的特性。
根據(jù)這些電路8、9和10的特殊特性，核心7如此布置，如圖6所示，這些電路8、9和10被分組。
根據(jù)第二實施例的布線(布局設(shè)計)方法可以適用于具有這種分組電路的核心。
圖7A是用于解釋根據(jù)本發(fā)明的第二實施例的布局設(shè)計(布線)方法的流程圖。
從該流程圖明顯看出，第二實施例的布局設(shè)計方法是由核心設(shè)計流程步驟201和芯片設(shè)計流程步驟202構(gòu)成的。
具體地說，該核心設(shè)計流程步驟201包括核心布局分組步驟201-1、虛設(shè)布線負(fù)載計算步驟201-2和核心工作檢驗步驟201-3。
而且，芯片設(shè)計流程步驟202包括核心布置步驟202-1、芯片布局步驟202-2、核心虛設(shè)布線步驟202-3和芯片工作檢驗步驟202-4。
圖7B、7C、7D、7E、7F、7G和7H與第一實施例相似是表示對應(yīng)于圖7A中所示的各個布線步驟的核心/芯片的布局示意圖，而且是在對應(yīng)于圖7A的上述流程工藝的各個步驟的右側(cè)位置表示的。
首先說明核心設(shè)計步驟201。
在核心布局分組步驟201-1中，具有彼此不同的特性的電路與各自功能相一致而被分組布置，如圖6所示。而且，在核心布局分組步驟201-1中，設(shè)置和布置核心布線11、12、13和14以實現(xiàn)各個電路8、9和10的功能(參見圖7B的布局示意圖)。
然后，在虛設(shè)布線負(fù)載計算步驟201-2中，假設(shè)在隨機(jī)邏輯(異步)電路8的可布線區(qū)中存在布線，象假設(shè)的布線那樣布置虛擬虛設(shè)布線15。隨機(jī)邏輯(異步)電路8的核心布線11最初具有在底表面和核心布線本身11之間的布線負(fù)載電容。在該步驟中，由于加上了上述虛擬虛設(shè)布線15，所以除了底表面和核心布線11之間的上述固有布線電容之外，附加地提供了另一電容。該附加電容等效于相鄰布線之間的負(fù)載電容，即布線11和虛擬布線15之間的電容(見圖7C的布局示意圖)。
此時，以圖5中所示的下面提到的方式加上虛擬虛設(shè)布線15。即，附加地提供該虛擬虛設(shè)布線15，以致于已經(jīng)在前面核心布局分組步驟201-1中布置的核心布線11具有相對于虛擬虛設(shè)布線15內(nèi)的最大布線負(fù)載電容。換言之，為了使該核心布線11可以具有最大布線負(fù)載電容，虛擬虛設(shè)布線15可以形成在接近于核心布線11的位置上，并且沿著該核心布線11的整個部分上的布線11。
在該虛設(shè)布線負(fù)載計算步驟201-2中，預(yù)先計算相鄰布線之間每單位長度寄生電容，以致于相鄰布線布置在布線的兩側(cè)上。在計算的相鄰布線之間每單位長度寄生電容、核心布線11的長度和虛擬虛設(shè)布線15的長度的基礎(chǔ)上，計算等效于相對于核心布線11和虛擬虛設(shè)布線15的相鄰布線之間的負(fù)載電容的電容值。
而且，作為虛擬布線15的另一布置位置，虛擬布線15和核心布線11最好設(shè)置在彼此隔離的位置，同時避免虛擬布線15和核心布線11短路。
為了穩(wěn)定電勢，最好在虛擬布線15的電勢固定到地電勢或預(yù)定電源電勢的條件下計算虛擬布線15。
另外，在圖7A-7H中，根據(jù)第二實施例的布局設(shè)計方法只在兩維單一平面中作了解釋。顯然，這種布局設(shè)計方法可以同樣應(yīng)用于構(gòu)成ASIC芯片的各個布線層中。結(jié)果，在虛設(shè)布線負(fù)載計算步驟201-2中，不僅可以加上相鄰布線之間的寄生電容，而且還可以加上層間布線的寄生電容。
上述“相鄰布線寄生電容”等于存在于布置在核心布線11兩側(cè)的兩虛擬布線15之間的寄生電容。
而且上述“層間布線寄生電容”等于存在于核心布線和虛擬布線之間的寄生電容，這兩布線位于布置在核心布線11的上/下的另一布線層中。
應(yīng)該理解，在虛設(shè)布線負(fù)載計算步驟201-2中，關(guān)于另一電路區(qū)，即隨機(jī)邏輯(單相同步)電路9和RAM10，布線負(fù)載電容是在由于下述原因而沒有虛擬虛設(shè)布線的條件下計算的。
如前所述，該隨機(jī)邏輯(單相同步)電路9具有不強(qiáng)調(diào)工作速度和定時的特性。因而，不必要求設(shè)置在其工作頻率很低的隨機(jī)邏輯(單相同步)電路9內(nèi)的核心布線12具有很高的信號傳輸時間精度。結(jié)果，即使芯片布線17布置在隨機(jī)邏輯(單相同步)電路9的部分中，由芯片布線17產(chǎn)生的布線負(fù)載電容被加到核心布線12上，不用擔(dān)心在不受布線負(fù)載電容影響下進(jìn)行的核心工作檢驗步驟201-3中和在受產(chǎn)生的布線負(fù)載電容的影響下進(jìn)行的芯片工作檢驗步驟202-4中進(jìn)行不同的邏輯操作。
另一方面，關(guān)于RAM10的電路區(qū)，在芯片布局步驟202-2中，由于下面的原因而禁止芯片布線17穿過RAM10。因而，不必把虛擬虛設(shè)布線加到該RAM10上。
RAM10具有用于強(qiáng)調(diào)工作速度的特性。在這種情況下，下述信號傳輸延遲可能導(dǎo)致幾個問題。此信號延遲是由通過芯片布線17而使布線負(fù)載電容加到核心布線13和14上引起的。由于上述原因，禁止芯片布線17穿過RAM10的電路區(qū)。
然后，在核心工作檢驗步驟201-3中，核心7的工作是在虛設(shè)布線負(fù)載計算步驟201-2中獲得的布線負(fù)載電容基礎(chǔ)上檢驗的(參見圖7D的布局示意圖，注意，圖7D與圖7C相同)。
芯片設(shè)計流程步驟下面詳細(xì)說明芯片設(shè)計流程步驟202。
在核心布置步驟202-1中，關(guān)于半導(dǎo)體芯片16進(jìn)行已經(jīng)在核心設(shè)計流程步驟201中設(shè)計的核心7的布局設(shè)置(參見圖7E的布局示意圖)。
一般情況下，核心的排列方向和該核心的可布置區(qū)用自動布線工具等限制。但是，根據(jù)該第二實施例實現(xiàn)的優(yōu)點，在核心7布置/定向于可布置區(qū)時沒有這種限制。換言之，在第三相關(guān)技術(shù)中在提供專用于芯片布線的穿透的溝道的上述常規(guī)方法中，核心7的布置方向和其可布置區(qū)都被限制。與此相反，在第二實施例中，由于芯片布線17可以穿過核心7的區(qū)域，所以上述限制不適用。
然后，在芯片布局步驟202-2中，形成需要實現(xiàn)芯片16的功能的芯片布線17。
在這種情況下，如前所述，芯片布線17可以以如下方式布置，即，該布線17穿過隨機(jī)邏輯(異步)電路8和隨機(jī)邏輯(單相同步)電路9，但是不能穿過RAM10的電路區(qū)(參見圖7F的布局示意圖)。如前所述，RAM10具有能夠強(qiáng)調(diào)工作速度的特性。因此，信號傳輸延遲引起系列問題。信號傳輸延遲是由加到核心布線13和14上的芯片布線17產(chǎn)生的布線負(fù)載電容引起的。因而，禁止芯片布線17穿過RAM10。
然后，由于完成了該芯片布線17的布置，在核心/虛設(shè)布線步驟202-3中在隨機(jī)邏輯電路8的電路區(qū)中形成虛設(shè)布線18(參見圖7G的布局示意圖)。虛設(shè)布線18不形成在隨機(jī)邏輯(單相同步)電路9的電路區(qū)內(nèi)的原因與虛擬布線不形成在隨機(jī)邏輯(單相同步)電路9的電路區(qū)內(nèi)的上述原因相似。
在核心虛設(shè)布線步驟202-3中，在留下除了芯片布線17形成在隨機(jī)邏輯(異步)電路8內(nèi)的區(qū)域以外的可布線區(qū)的情況下，在所有剩余區(qū)域上形成虛設(shè)布線18。
與虛設(shè)布線負(fù)載計算步驟201-2的上述條件相似，虛設(shè)布線18最好設(shè)置到如下狀態(tài)，即，虛設(shè)布線18被固定到地電勢或電源電壓的預(yù)置電勢，以穩(wěn)定化電勢。另外，必須避免下面的短路條件。那就是，虛設(shè)布線18與芯片布線17短路。
最后，在完成該核心/布線步驟202-3的工藝操作之后，在芯片工作檢驗步驟202-4中，在虛設(shè)布線18位于ASIC芯片的每個布線層中的狀態(tài)下計算布線負(fù)載電容。在計算的布線負(fù)載電容的基礎(chǔ)上，進(jìn)行芯片工作檢驗工作，以便確認(rèn)芯片16的工作。
應(yīng)該注意，在芯片工作檢驗步驟202-4中計算的核心布線11的布線負(fù)載電容等于在虛設(shè)布線負(fù)載計算步驟201-2中計算的上述最大布線負(fù)載電容，并可能由核心布線11所有。換言之，在芯片工作檢驗步驟202-4中計算的布線負(fù)載電容等于在核心工作檢驗步驟201-3中檢驗核心11的工作時獲得的布線負(fù)載電容。原因如下。即，在芯片工作檢驗步驟202-4中計算的核心布線11的布線負(fù)載電容連續(xù)地等于上述最大布線負(fù)載電容，其是通過假設(shè)除了實際布置的芯片布線15之外還存在位于虛擬布線18的位置的虛設(shè)布線15計算的。
另一方面，芯片布線17形成在隨機(jī)邏輯(單相同步)電路9的部分中，由芯片布線17產(chǎn)生的布線負(fù)載電容加到核心布線12上。由于在形成在工作頻率較低的隨機(jī)邏輯(單相同步)電路9中的核心布線12中不要求信號傳輸時間的較高精度，所以不用擔(dān)心在沒有被該布線負(fù)載電容不利地影響而進(jìn)行的核心工作檢驗步驟201-3中和在被該布線負(fù)載電容不利地影響而進(jìn)行芯片工作檢驗步驟202-4中進(jìn)行不同的邏輯操作。
而且，由于禁止芯片布線17穿過RAM10的電路區(qū)，所以由位于核心布線13和14之前/之后的核心布線13和14所有的布線負(fù)載電容不會變化。結(jié)果，不用擔(dān)心進(jìn)行不同的邏輯操作。
因而，即使在芯片布局步驟202-2中芯片布線17布置在相對于核心7的任何位置時，也不用擔(dān)心在芯片工作檢驗步驟202-4中會發(fā)生這種邏輯操作不同于在核心工作檢驗步驟201-3中檢驗核心7的工作時的邏輯操作的情況。
如前所述，根據(jù)第二實施例，布線方法特別具有核心布局分組步驟201-1。在用于構(gòu)成核心的多個電路的特性彼此不同的情況下，關(guān)于各個電路的處理方法可以在其電路特性的基礎(chǔ)上改變。例如，當(dāng)在多個電路當(dāng)中的第一電路(RAM10)中設(shè)置用于禁止芯片布線穿透的區(qū)域時，第一實施例的處理方法適用于第三電路(隨機(jī)邏輯電路8，即，異步邏輯電路)，而第一實施例的處理方法不適用于第二電路(隨機(jī)邏輯電路9，即單相同步電路)。如前所述，在一個核心被細(xì)分為多個組時，布線布局方法關(guān)于各個細(xì)分組可以單獨(dú)變化。因而，可以適當(dāng)設(shè)計適于核心特性的半導(dǎo)體集成電路的布線，而不降低在設(shè)計IC芯片時達(dá)到的布線效率。
權(quán)利要求
1．在半導(dǎo)體芯片上對用于構(gòu)成半導(dǎo)體器件的核心進(jìn)行布置/布線的方法，包括提供核心(1)；在所述核心(1)上布置核心布線(2)；對所述核心(1)進(jìn)行核心工作檢驗，其中在所述核心上布置了所述核心布線(2)；在半導(dǎo)體芯片(4)上布置所述核心(1)以構(gòu)成布置核心(1)，其中已經(jīng)對所述核心進(jìn)行了所述核心工作檢驗；在進(jìn)行所述核心(1)的所述核心工作檢驗時，使所述布置的核心(1)的所述核心布線(2)的第一布線電容等于所述核心(1)的所述核心布線(2)的第二布線電容；在所述第一布線電容等于所述第二布線電容的狀態(tài)下對其上布置了所述布置的核心(1)的所述半導(dǎo)體芯片(4)進(jìn)行芯片工作檢驗。
2．根據(jù)權(quán)利要求1所述的方法，其中所述進(jìn)行所述核心(1)的所述核心工作檢驗包括在所述核心(1)上布置第一虛設(shè)布線(3)，以致于所述核心(1)的所述核心布線(2)具有在所述第一虛設(shè)布線(3)和所述核心布線(2)之間的最大布線電容；在布置所述第一虛設(shè)布線(3)時，計算所述核心布線(2)的布線電容值；和在所述計算的布線電容值的基礎(chǔ)上進(jìn)行所述核心工作檢驗；和所述使所述第一布線電容等于所述第二布線電容包括在其上布置了所述布置核心(1)的半導(dǎo)體芯片(4)上布置芯片布線(5)，以構(gòu)成布置芯片(4)；和在布置了所述第一虛設(shè)布線(3)的部分中沒有布置所述芯片布線(5)的部分，在所述布置芯片(4)的所述布置核心(1)上布置第二虛設(shè)布線(6)。
3．根據(jù)權(quán)利要求2所述的方法，其中所述進(jìn)行所述半導(dǎo)體芯片(4)的所述芯片工作檢驗包括在布置所述第二虛設(shè)布線(6)時計算所述核心布線(2)的第二布線電容值；和在所述計算的第二布線電容的所述值的基礎(chǔ)上進(jìn)行所述芯片工作檢驗。
4．根據(jù)權(quán)利要求2或3所述的方法，其中所述布置所述第一虛設(shè)布線(3)包括在接近于所述核心布線(2)的部分，在所述核心(1)上布置所述第一虛設(shè)布線(3)，從而使所述第一虛設(shè)布線(3)沿著所述核心布線(2)具有至少基本上與所述核心布線(2)的長度相同的長度。
5．根據(jù)權(quán)利要求2或3所述的方法，其中所述布置所述芯片布線(5)包括在所述芯片布線(5)可以基本上穿過所述核心(1)的整個部分條件下布置所述芯片布線(5)。
6．根據(jù)權(quán)利要求2或3所述的方法，其中所述計算所述布線電容的所述值包括計算當(dāng)在布置與所述核心布線(2)相鄰的布線時產(chǎn)生的每單位長度寄生電容；和在所述計算的每單位長度寄生電容、所述核心布線(2)的長度和所述第一虛設(shè)布線(3)的長度的基礎(chǔ)上，計算所述布線電容的值。
7．根據(jù)權(quán)利要求2或3所述的方法，其中所述在所述核心(1)上布置所述第一虛設(shè)布線(3)包括，在不同于其上布置了所述核心布線(2)的第二層的第一層上布置所述第一虛設(shè)布線(3)，和所述計算所述布線電容的所述值包括計算當(dāng)在所述第一層上布置布線時產(chǎn)生的每單位長度層間布線寄生電容；和在所述計算的每單位長度層間布線寄生電容、所述核心布線(2)的長度和所述第一虛設(shè)布線(3)的長度的基礎(chǔ)上，計算所述布線電容的所述值。
8．根據(jù)權(quán)利要求2或3所述的方法，其中所述計算所述布線電容的所述值包括在所述第一虛設(shè)布線(3)的電勢固定到地電勢和預(yù)定電勢之一的條件下計算所述布線電容的所述值。
9．根據(jù)權(quán)利要求1所述的方法，其中所述提供所述核心(7)包括提供由多個塊(8、9、10)構(gòu)成的所述核心(7)，和所述使所述第一布線電容等于所述第二布線電容的步驟包括相對于從所述核心(7)的所述多個塊(8、9、10)選擇的至少一個塊(8)使所述第一布線電容等于所述第二布線電容。
10．根據(jù)權(quán)利要求2或3所述的方法，其中所述提供所述核心(7)包括提供由多個塊(8、9、10)構(gòu)成的所述核心(7)，和所述布置所述芯片布線(17)包括在所述芯片布線(17)可以基本上穿過所述第一塊(8、9)的整個部分的條件下，在所述多個塊(8、9、10)的第一塊(8、9)上布置所述芯片布線(17)；和在所述芯片布線(17)禁止穿過所述第二塊(10)的條件下，在所述多個塊(8、9、10)的第二塊(10)上布置所述芯片布線(17)。
11．根據(jù)權(quán)利要求9所述的方法，其中在所述核心(7)上布置所述第一虛設(shè)布線(15)包括在所述選擇塊(8)上布置所述第一虛設(shè)布線(15)，而沒有在除了所述多個塊(8、9、10)的所述選擇塊(8)以外的至少一個塊(9、10)上布置所述第一虛設(shè)布線(15)。
12．根據(jù)權(quán)利要求11所述的方法，其中所述選擇塊(8)和除了所述選擇塊(8)以外的所述塊(9、10)的每個具有彼此不同的電路特性。
13．用于在半導(dǎo)體芯片上對核心布置/布線的半導(dǎo)體器件布置/布線裝置，其中所述核心用于構(gòu)成半導(dǎo)體器件，該裝置包括用于提供核心(1)的裝置；用于在所述核心(1)上布置核心布線(2)的裝置(101-1)；用于對所述核心(1)進(jìn)行核心工作檢驗的裝置(101-3)，其中所述核心(1)上布置了所述核心布線；用于在半導(dǎo)體芯片(4)上布置所述核心(1)以構(gòu)成布置核心(1)的裝置(102-1)，其中已經(jīng)對所述核心(1)進(jìn)行了所述核心工作檢驗；在進(jìn)行所述核心(1)的所述核心工作檢驗(101-3)時，用于使所述布置核心(1)的所述核心布線的第一布線電容等于所述核心(1)的所述核心布線(2)的第二布線電容的裝置(102-3)；和在所述第一布線電容等于所述第二布線電容的條件下，用于對其上布置了所述布置核心(1)的所述半導(dǎo)體芯片(4)進(jìn)行芯片工作檢驗的裝置(102-4)。
14．根據(jù)權(quán)利要求13所述的半導(dǎo)體器件布置/布線裝置，其中用于進(jìn)行所述核心(1)的所述核心工作檢驗的所述裝置(101-3)包括用于在所述核心(1)上布置第一虛設(shè)布線(3)的裝置(101-2)，從而使所述核心(1)的所述核心布線(2)具有在所述第一虛設(shè)布線(3)和所述核心布線(2)之間的最大布線電容；在布置所述第一虛設(shè)布線(3)時用于計算所述核心布線(2)的布線電容值的裝置(101-2)；和用于在所述計算的布線電容的基礎(chǔ)上進(jìn)行所述核心工作檢驗的裝置(101-3)，和其特征在于，用于使所述第一虛設(shè)布線電容等于所述第二布線電容的所述裝置(102-3)包括用于在其上布置了所述核心(1)的所述半導(dǎo)體芯片(4)上布置芯片布線(5)以構(gòu)成布置芯片(4)的裝置(102-2)；和在沒有布置所述芯片布線(5)而布置了所述第一虛設(shè)布線(3)的部分上，在所述布置芯片(4)的所述核心(1)上布置第二虛設(shè)布線(6)的裝置(102-3)。
15．根據(jù)權(quán)利要求14所述的半導(dǎo)體器件布置/布線裝置，其中用于進(jìn)行所述半導(dǎo)體芯片(4)的所述芯片工作檢驗的所述裝置(102-4)包括在布置所述第二虛設(shè)布線(6)時用于計算所述核心布線(2)的第二布線電容值的裝置；和用于在所述計算的第二布線電容的所述值的基礎(chǔ)上進(jìn)行所述芯片工作檢驗的裝置(102-4)。
16．根據(jù)權(quán)利要求14或15所述的半導(dǎo)體器件布置/布線裝置，其中用于布置所述第一虛設(shè)布線(3)的所述裝置(101-2)包括在接近于所述核心布線(2)的部分在所述核心(1)上用于布置所述第一虛設(shè)布線(3)的裝置，從而所述第一虛設(shè)布線(3)沿著所述核心布線(2)具有至少基本上與所述核心布線(2)的長度相同的長度。
17．根據(jù)權(quán)利要求14或15所述的半導(dǎo)體器件布置/布線裝置，其中用于布置所述芯片布線(5)的所述裝置(102-2)包括在所述芯片布線(5)可以基本上穿過所述核心(1)的整個部分的條件下用于布置所述芯片布線(5)的裝置。
18．根據(jù)權(quán)利要求14或15所述的半導(dǎo)體器件布置/布線裝置，其中用于計算所述布線電容的所述值的所述裝置(101-2)包括用于計算在靠近所述核心布線(2)布置布線時產(chǎn)生的每單位長度寄生電容的裝置；和在所述計算的每單位長度寄生電容、所述核心布線(2)的長度和所述第一虛設(shè)布線(3)的長度的基礎(chǔ)上用于計算所述布線電容的所述值的裝置。
19．根據(jù)權(quán)利要求14或15所述的半導(dǎo)體器件布置/布線裝置，其中用于在所述核心(1)布置所述第一虛設(shè)布線(3)的所述裝置(101-2)包括，在不同于其上布置所述核心布線(2)的第二層的第一層上布置所述第一虛設(shè)布線(3)的裝置，和用于計算所述布線電容的所述值的所述裝置(101-2)包括用于計算在所述第一層上布置布線時產(chǎn)生的每單位長度層間布線寄生電容的值的裝置；和在所述計算的每單位長度層間布線寄生電容、所述核心布線(2)的長度和所述第一虛設(shè)布線(3)的長度的基礎(chǔ)上，用于計算所述布線電容的所述值的裝置。
20．根據(jù)權(quán)利要求14或15所述的半導(dǎo)體器件布置/布線裝置，其中用于計算所述布線電容的所述值的所述裝置(101-2)包括，在所述第一虛設(shè)布線(3)的電勢固定到地電勢和預(yù)定電勢之一的條件下用于計算所述布線電容的所述值的裝置。
21．根據(jù)權(quán)利要求13所述的半導(dǎo)體器件布置/布線裝置，其中用于提供所述核心(7)的所述裝置包括用于提供由多個塊(8、9、10)構(gòu)成的所述核心(7)的裝置，和用于使所述第一布線電容等于所述第二布線電容的所述裝置(202-3)包括，相對于從所述核心(7)的所述多個塊(8、9、10)選擇的至少一個塊(8)，使所述第一布線電容等于所述第二布線電容的裝置。
22．根據(jù)權(quán)利要求14或15所述的半導(dǎo)體器件布置/布線裝置，其中用于提供所述核心(7)的所述裝置包括用于提供由多個塊(8、9、10)構(gòu)成的所述核心(7)的裝置，和用于布置所述芯片布線(17)的所述裝置(202-2)包括在所述芯片布線可以基本上穿過所述第一塊(8、9)的整個部分的條件下，用于在所述多個塊(8、9、10)的第一塊(8、9)上布置所述芯片布線(17)的裝置；和在禁止所述芯片布線(17)穿過所述第二塊(10)的條件下，在所述多個塊(8、9、10)的第二塊(10)上布置所述芯片布線(17)的裝置。
23．根據(jù)權(quán)利要求21所述的半導(dǎo)體器件布置/布線裝置，其中用于在所述核心(7)上布置所述第一虛設(shè)布線(15)的所述裝置包括，用于在所述選擇塊(8)上布置所述第一虛設(shè)布線(15)的裝置，而沒有在除了所述多個塊(8、9、10)的所述選擇塊(8)以外的至少一個塊(9、10)上布置所述第一虛設(shè)布線(15)。
24．根據(jù)權(quán)利要求23所述的半導(dǎo)體器件布置/布線裝置，其中所述選擇塊(8)和除了所述選擇塊(8)以外的所述塊(9、10)的每個具有彼此不同的電路特性。
全文摘要
在半導(dǎo)體芯片上布置/布線用于構(gòu)成半導(dǎo)體器件的核心的方法包括:提供步驟,布置核心布線(2)的步驟(101－1),第一進(jìn)行步驟(101－3),布置核心的步驟(102－1),制作步驟(102－3)和第二進(jìn)行步驟(102－4)。提供步驟包括提供核心(1)。第一進(jìn)行步驟(101－3)包括對其上布置核心布線(2)的核心(1)進(jìn)行核心工作檢驗。步驟(102－3)在進(jìn)行核心工作檢驗(101－3)時使布置核心(1)的核心布線(1)的第一布線電容等于核心(1)的核心布線(2)的第二布線電容。第二進(jìn)行步驟(102－4)進(jìn)行芯片工作檢驗。
文檔編號H01L21/822GK1230019SQ9910302
公開日1999年9月29日 申請日期1999年3月19日 優(yōu)先權(quán)日1998年3月19日
發(fā)明者高梨剛 申請人:日本電氣株式會社