專利名稱：半導(dǎo)體集成電路器件的制造工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到半導(dǎo)體集成電路器件的制造工藝，更確切地說是涉及到在整平的層絕緣膜中制作連接孔時(shí)，自對(duì)準(zhǔn)于布線線條(包括柵電極)和元件隔離區(qū)而暴露半導(dǎo)體襯底表面上的半導(dǎo)體區(qū)域的技術(shù)。
作為第一技術(shù)，在例如IEEE Transaction ED-43，No.11(1996)，pp.1864-1869中，描述了在覆蓋柵電極的層隔離膜中與柵電極自對(duì)準(zhǔn)地制作連接孔的SAC(自對(duì)準(zhǔn)接觸)技術(shù)。此處公開了一種技術(shù)，其中的柵電極構(gòu)造成具有所謂的“多晶-金屬結(jié)構(gòu)”，這意味著在低阻多晶硅膜上通過勢(shì)壘金屬膜層疊一個(gè)難熔金屬膜，且柵電極上的帽絕緣膜和柵電極側(cè)壁上的側(cè)壁絕緣膜由氮化硅膜制成。
根據(jù)此技術(shù)，當(dāng)要在氧化硅膜組成的層絕緣膜中制作連接孔時(shí)，借助于對(duì)其進(jìn)行相對(duì)于氮化硅膜的選擇性腐蝕，可以與柵電極自對(duì)準(zhǔn)地制作。這就可以無須在柵電極與連接孔之間留出余量，致使能夠減小MISFET的尺寸，以增加待要封裝在預(yù)定尺寸的芯片中的MISFET的數(shù)目，從而提高集成度。
此處，如從上述第一技術(shù)可見，主要過程是元件隔離結(jié)構(gòu)(如所謂的“溝槽隔離”)，其中，用制作在半導(dǎo)體襯底表面中并埋置有CVD氧化膜之類的溝槽，來代替由熱氧化膜制成的元件隔離絕緣膜。
在上述第一技術(shù)的情況下，必須在光刻膠掩模窗口與元件隔離區(qū)之間保留余量，以便在制作連接孔時(shí)，掩模窗口不延伸到元件隔離區(qū)上。若光刻膠掩模窗口延伸到了元件隔離區(qū)上方，則在腐蝕層隔離膜時(shí)，溝槽中的氧化膜也被腐蝕，從而在半導(dǎo)體區(qū)與襯底之間引起導(dǎo)電的危險(xiǎn)。
于是，不言自明，在掩模窗口與元件隔離區(qū)之間保留余量，引發(fā)了妨礙減小MISFET尺寸的一個(gè)原因。
另一方面，雖然本技術(shù)領(lǐng)域還不很清楚，此處將描述一種用來制作與柵電極自對(duì)準(zhǔn)而到元件隔離區(qū)無須任何余量的連接孔的第二技術(shù)(日本專利申請(qǐng)No.92608/1997)。
在此第二技術(shù)中，僅僅由氮化硅膜組成的帽絕緣膜被制作在柵電極上，并用薄的氮化硅膜涂敷半導(dǎo)體襯底的主表面、柵電極的側(cè)面、以及帽隔離膜的表面(包括側(cè)面和上表面)。在此第二技術(shù)中，首先，借助于在氧化硅膜制成的層絕緣膜比氮化硅膜更容易被腐蝕掉的條件下執(zhí)行腐蝕處理，并在暴露出氮化硅薄膜時(shí)，借助于在氮化硅膜比層絕緣膜更容易被腐蝕掉的條件下執(zhí)行腐蝕處理，來制作用來暴露半導(dǎo)體襯底的上述連接孔。根據(jù)此第二技術(shù)，有可能解決即使在制作于半導(dǎo)體襯底中的元件隔離區(qū)中埋置與層絕緣膜種類相同的氧化硅膜，埋置在元件隔離區(qū)中的氧化硅膜也被腐蝕，以致在制作連接孔時(shí)，在半導(dǎo)體區(qū)與襯底之間形成導(dǎo)電的問題。
本發(fā)明涉及到上述第二技術(shù)的進(jìn)一步改進(jìn)，而且，我們已經(jīng)發(fā)現(xiàn)，上述第二技術(shù)有下列問題。
第一問題是上述連接孔形狀比增大。根據(jù)第二技術(shù)，在制作上述連接孔時(shí)，半導(dǎo)體襯底上的薄的氮化硅膜被最后腐蝕，以暴露半導(dǎo)體襯底的表面。然而，根據(jù)上述技術(shù)，帽絕緣膜也由氮化硅膜制成，以致從連接孔暴露出來的帽絕緣膜部分也被腐蝕掉。但當(dāng)帽絕緣膜被清除時(shí)，待要埋置在連接孔中的導(dǎo)電膜與柵電極之間的絕緣膜被減薄，使擊穿電壓降低。另一方面，當(dāng)帽絕緣膜被完全腐蝕以暴露柵電極時(shí)，在埋置于連接孔中的導(dǎo)電膜與柵電極之間形成導(dǎo)電。因此，必須將帽絕緣膜加厚到連接孔制作結(jié)束后可以在柵電極上形成帽絕緣膜的程度。由于帽絕緣膜被加厚，從半導(dǎo)體襯底主表面到帽絕緣膜上表面的高度就變得比原來的大，以致連接孔的形狀比增大。這就使得難以制作連接孔并將導(dǎo)電膜埋置在連接孔中，從而引起連接孔中的電阻增大和導(dǎo)電不良。
第二問題是，在制作帽絕緣膜之后，帽絕緣膜由于熱處理而被刮去或隆起。在上述第二技術(shù)中，必須保持帽絕緣膜的厚度。但根據(jù)我們的研究結(jié)果，已經(jīng)發(fā)現(xiàn)，隨著帽絕緣膜變厚，在制作帽絕緣膜之后，熱處理引起的帽絕緣膜的分離或膨脹問題變得更為嚴(yán)重。另一方面，根據(jù)我們的研究結(jié)果，還已經(jīng)發(fā)現(xiàn)，當(dāng)柵電極材料(特別是帽絕緣膜接觸部分的材料)是難熔金屬膜時(shí)，問題是嚴(yán)重的。
另一方面，根據(jù)本發(fā)明，我們已經(jīng)研究了SAC技術(shù)的現(xiàn)有技術(shù)的例子，并發(fā)現(xiàn)了日本專利公開No.316313/1996和日本專利公開No.125141/1996。
在第一研究技術(shù)出版物的

圖1中，示出了一種工藝，其中在柵電極上制作氧化硅組成的偏移絕緣膜；然后淀積氮化硅膜并回腐蝕；在柵電極的側(cè)壁上制作氮化硅膜側(cè)壁；滿鋪淀積薄的氮化硅膜和層絕緣膜；在設(shè)定對(duì)薄的氮化硅膜和側(cè)壁的高腐蝕選擇比的條件下，對(duì)層絕緣膜進(jìn)行腐蝕；再對(duì)接觸孔底部的薄的氮化硅膜進(jìn)行腐蝕以暴露襯底。
由于氧化硅膜與氮化硅膜之間的腐蝕選擇比無法達(dá)到無窮大，故根據(jù)第一研究技術(shù)，在各個(gè)柵電極之間的層絕緣膜被腐蝕時(shí)，各個(gè)柵電極上的薄的氮化硅膜也被腐蝕。這就使這一薄的氮化硅膜必須具有直到層絕緣膜的腐蝕處理結(jié)束時(shí)仍然能夠保存下來的厚度。
另一方面，在第二研究技術(shù)的出版物的圖3-6中，公開了一種制作與柵電極自對(duì)準(zhǔn)的連接孔的工藝。在此技術(shù)中，在柵電極上制作氧化硅膜；然后滿鋪淀積氧化硅膜和氮化硅膜；在其對(duì)氮化硅膜的選擇比高的條件下，對(duì)BPSG膜即層絕緣膜進(jìn)行腐蝕；然后在氮化硅膜的腐蝕速率比BPSG膜的腐蝕速率高的條件下，腐蝕氮化硅膜；再腐蝕氧化硅膜以形成側(cè)壁。
然而，與上述第一研究技術(shù)相似，根據(jù)此第二研究技術(shù)，在各個(gè)柵電極之間的層絕緣膜被腐蝕時(shí)，各個(gè)柵電極上的氮化硅膜也被腐蝕。這就使這一氮化硅膜必須具有直到層絕緣膜的腐蝕處理結(jié)束時(shí)仍然能夠保存下來的厚度。
因此，本發(fā)明的目的是提供一種能夠降低連接孔的形狀比的技術(shù)。
本發(fā)明的另一目的是提供一種能夠防止帽絕緣膜在制作之后發(fā)生分離或隆起的技術(shù)。
從參照附圖進(jìn)行的下列描述中，本發(fā)明的上述和其它目的以及新穎特點(diǎn)將變得明顯。
下面簡(jiǎn)要描述此處公開的本發(fā)明的典型代表。
根據(jù)本發(fā)明，提供了一種制造半導(dǎo)體集成電路器件的工藝。此工藝包含下列步驟(a)用第一導(dǎo)電膜、第一絕緣膜和第二絕緣膜，按所述順序相繼涂敷半導(dǎo)體襯底，并對(duì)其進(jìn)行圖形化以形成多個(gè)第一導(dǎo)電膜圖形；(b)在步驟(a)之后的半導(dǎo)體襯底上、第一導(dǎo)電膜圖形的側(cè)壁上、以及第二絕緣膜上，制作第三絕緣膜，并在第三絕緣膜上制作第四絕緣膜；(c)在步驟(b)之后，在第四絕緣膜上，制作具有多個(gè)第一導(dǎo)電膜圖形的相鄰圖形之間的第一窗口的掩模，并在第四絕緣膜比第三和第二絕緣膜更容易被腐蝕掉的條件下，對(duì)從掩模第一窗口暴露的第四絕緣膜進(jìn)行腐蝕，以便在第四絕緣膜中形成第二窗口；以及(d)在步驟(c)之后，在第三絕緣膜比第一絕緣膜和第四絕緣膜更容易被腐蝕掉的條件下，對(duì)從第四絕緣膜的第二窗口暴露的第三絕緣膜進(jìn)行各向異性腐蝕，以便在相鄰的各個(gè)第一導(dǎo)電膜圖形之間的第三絕緣膜中形成暴露半導(dǎo)體襯底上表面的第三窗口。
圖1俯視平面圖示出了根據(jù)本發(fā)明一個(gè)實(shí)施例制作了DRAM的整個(gè)半導(dǎo)體芯片。
圖2是圖1的DRAM的等效電路圖。
圖3是半導(dǎo)體襯底主要部分的剖面圖，示出了圖1的DRAM的存儲(chǔ)器陣列和外圍電路的分立部分。
圖4是半導(dǎo)體襯底的示意俯視平面圖，示出了圖1的DRAM的存儲(chǔ)器陣列部分。
圖5(a)是沿圖4中A-A線的主要部分的放大剖面圖，而圖5(b)是沿B-B線的主要部分的放大剖面圖。
圖6是半導(dǎo)體襯底主要部分的剖面圖，示出了制造圖1的DRAM的工藝。
圖7是半導(dǎo)體襯底主要部分的剖面圖，示出了圖6之后的DRAM制造工藝。
圖8是半導(dǎo)體襯底主要部分的剖面圖，示出了圖7之后的DRAM制造工藝。
圖9是半導(dǎo)體襯底主要部分的剖面圖，示出了圖8之后的DRAM制造工藝。
圖10是半導(dǎo)體襯底主要部分的剖面圖，示出了圖9之后的DRAM制造工藝。
圖11是半導(dǎo)體襯底主要部分的剖面圖，示出了根據(jù)本發(fā)明另一個(gè)實(shí)施例的制造DRAM的工藝。
圖12是半導(dǎo)體襯底主要部分的剖面圖，示出了圖10之后的DRAM制造工藝。
圖13是半導(dǎo)體襯底主要部分的剖面圖，示出了圖12之后的DRAM制造工藝。
圖14是半導(dǎo)體襯底主要部分的剖面圖，示出了圖13之后的DRAM制造工藝。
圖15是半導(dǎo)體襯底主要部分的剖面圖，示出了圖14之后的DRAM制造工藝。
圖16是半導(dǎo)體襯底主要部分的剖面圖，示出了圖15之后的DRAM制造工藝。
圖17是半導(dǎo)體襯底主要部分的剖面圖，示出了圖16之后的DRAM制造工藝。
圖18(a)是圖17制造步驟時(shí)，對(duì)應(yīng)于圖4中A-A線的半導(dǎo)體襯底主要部分的放大剖面圖，而圖18(b)是圖17制造步驟時(shí)，對(duì)應(yīng)于圖4中B-B線的半導(dǎo)體襯底主要部分的放大剖面圖。
圖19是半導(dǎo)體襯底主要部分的剖面圖，示出了圖17之后的DRAM制造工藝。
圖20是圖19制造步驟時(shí)，半導(dǎo)體襯底主要部分的放大剖面圖。
圖21是圖19制造步驟時(shí)，沿橫切圖20的方向的半導(dǎo)體襯底主要部分的剖面圖。
圖22是圖19制造步驟時(shí)，半導(dǎo)體襯底主要部分的放大俯視圖。
圖23是半導(dǎo)體襯底主要部分的剖面圖，示出了圖19之后的DRAM制造工藝。
圖24(a)是圖23制造步驟時(shí)，對(duì)應(yīng)于圖4中A-A線的半導(dǎo)體襯底主要部分的放大剖面圖，而圖24(b)是圖23制造步驟時(shí)，對(duì)應(yīng)于圖4中B-B線的半導(dǎo)體襯底主要部分的放大剖面圖。
圖25是半導(dǎo)體襯底主要部分的剖面圖，示出了圖23之后的DRAM制造工藝。
圖26(a)是圖25制造步驟時(shí)，對(duì)應(yīng)于圖4中A-A線的半導(dǎo)體襯底主要部分的放大剖面圖，而圖26(b)是圖25制造步驟時(shí)，對(duì)應(yīng)于圖4中B-B線的半導(dǎo)體襯底主要部分的放大剖面圖。
圖27是圖25制造步驟時(shí)，半導(dǎo)體襯底主要部分的放大俯視平面圖。
圖28是半導(dǎo)體襯底主要部分的剖面圖，示出了圖25之后的DRAM制造工藝。
圖29是半導(dǎo)體襯底主要部分的剖面圖，示出了圖28之后的DRAM制造工藝。
圖30是半導(dǎo)體襯底主要部分的剖面圖，示出了圖29之后的DRAM制造工藝。
圖31是半導(dǎo)體襯底主要部分的剖面圖，示出了圖30之后的DRAM制造工藝。
圖32是半導(dǎo)體襯底主要部分的剖面圖，示出了圖31之后的DRAM制造工藝。
圖33是半導(dǎo)體襯底主要部分的剖面圖，示出了圖32之后的DRAM制造工藝。
圖34是圖33制造步驟時(shí)，半導(dǎo)體襯底主要部分的放大俯視平面圖。
圖35是半導(dǎo)體襯底主要部分的剖面圖，示出了圖33之后的DRAM制造工藝。
圖36(a)是圖35制造步驟時(shí)，對(duì)應(yīng)于圖4中A-A線的半導(dǎo)體襯底主要部分的放大剖面圖，而圖36(b)是圖35制造步驟時(shí)，對(duì)應(yīng)于圖4中B-B線的半導(dǎo)體襯底主要部分的放大剖面圖。
圖37是半導(dǎo)體襯底主要部分的剖面圖，示出了圖35之后的DRAM制造工藝。
圖38是半導(dǎo)體襯底主要部分的剖面圖，示出了圖37之后的DRAM制造工藝。
圖39是半導(dǎo)體襯底主要部分的剖面圖，示出了圖38之后的DRAM制造工藝。
圖40是半導(dǎo)體襯底主要部分的剖面圖，示出了圖39之后的DRAM制造工藝。
圖41是半導(dǎo)體襯底主要部分的剖面圖，示出了圖40之后的DRAM制造工藝。
圖42是半導(dǎo)體襯底主要部分的剖面圖，示出了圖41之后的DRAM制造工藝。
圖43是半導(dǎo)體襯底主要部分的剖面圖，示出了圖42之后的DRAM制造工藝。
圖44是半導(dǎo)體襯底主要部分的剖面圖，示出了圖43之后的DRAM制造工藝。
圖45是半導(dǎo)體襯底主要部分的剖面圖，示出了圖44之后的DRAM制造工藝。
圖46是半導(dǎo)體襯底主要部分的剖面圖，示出了圖45之后的DRAM制造工藝。
圖47是半導(dǎo)體襯底主要部分的剖面圖，示出了圖46之后的DRAM制造工藝。
圖48是半導(dǎo)體襯底主要部分的剖面圖，示出了圖47之后的DRAM制造工藝。
圖49是半導(dǎo)體襯底主要部分的剖面圖，示出了圖48之后的DRAM制造工藝。
圖50是半導(dǎo)體襯底主要部分的剖面圖，示出了圖49之后的DRAM制造工藝。
圖51是半導(dǎo)體襯底主要部分的剖面圖，示出了圖50之后的DRAM制造工藝。
圖52(a)是當(dāng)帽絕緣膜僅僅由氮化硅膜組成時(shí)，在制作連接孔的步驟之后的部分半導(dǎo)體襯底的剖面圖，而圖52(b)是沿橫切方向的部分半導(dǎo)體襯底的剖面圖。
圖53是當(dāng)帽絕緣膜僅僅由氮化硅膜組成，但氮化硅膜不制作在半導(dǎo)體襯底上時(shí)，在制作連接孔的步驟之后的部分半導(dǎo)體襯底的剖面圖。
下面參照附圖，結(jié)合其實(shí)施例來詳細(xì)描述本發(fā)明。(此處，在所有描述實(shí)施例的附圖中，借助于使用共同的參考號(hào)來表示具有相同的功能的元件而略去其重復(fù)的描述。)圖1是具有根據(jù)本實(shí)施例的DRAM的半導(dǎo)體芯片的整個(gè)俯視平面圖。如所示，在由單晶硅制成的半導(dǎo)體芯片1A的主表面上，沿X方向(即沿半導(dǎo)體芯片1A的長(zhǎng)邊方向)和沿Y方向(即沿半導(dǎo)體芯片1A的短邊方向)，大量存儲(chǔ)器陣列MARY排列成矩陣形狀。讀出放大器SA排列在沿X方向彼此相鄰的存儲(chǔ)器陣列MARY之間。在半導(dǎo)體芯片1A主表面的中心部分處，排列著字驅(qū)動(dòng)器WD、諸如數(shù)據(jù)線選擇電路的控制電路、輸入/輸出電路、鍵合焊點(diǎn)等等。
圖2是上述DRAM的等效電路圖。如所示，組成此DRAM的存儲(chǔ)器陣列(MARY)被構(gòu)造成包括多個(gè)沿行方向延伸的字線WL(WLn-1，WLn，WLn+1，…)；多個(gè)沿列方向延伸的位線BL；以及排列在它們的交點(diǎn)處的多個(gè)存儲(chǔ)器單元(MC)。用來存儲(chǔ)一位信息的一個(gè)存儲(chǔ)器單元被構(gòu)造成包括一個(gè)信息儲(chǔ)存電容元件C和一個(gè)與電容元件C串聯(lián)連接的存儲(chǔ)器單元選擇MISFET Qs。存儲(chǔ)器單元選擇MISFET Qs的源和漏中一個(gè)被電連接到信息儲(chǔ)存電容元件C，而另一個(gè)被電連接到位線BL。字線WL的一端被連接于字驅(qū)動(dòng)器WD，而位線BL的一端被連接于讀出放大器SA。
圖3是半導(dǎo)體襯底主要部分的剖面圖，示出了DRAM的存儲(chǔ)器陣列和外圍電路的分立部分；圖4是半導(dǎo)體襯底的示意俯視平面圖，示出了部分存儲(chǔ)器陣列；圖5(a)是沿圖4中A-A線的放大剖面圖，示出了存儲(chǔ)器陣列的接觸孔部分；而圖5(b)是沿B-B線(即橫切位線接觸孔的線)和沿橫切圖5(a)的方向的放大剖面圖(雖然略去了信息儲(chǔ)存電容元件C)。此處，圖4僅僅示出了構(gòu)成存儲(chǔ)器單元的導(dǎo)電層(除平板電極外)，而沒有示出導(dǎo)電層與待要制作在存儲(chǔ)器單元上的布線線條之間的絕緣膜。
DRAM的存儲(chǔ)器單元制作在由p型單晶硅制成的半導(dǎo)體襯底1(即半導(dǎo)體芯片)的主表面上形成的p型阱2中。制作存儲(chǔ)器單元的區(qū)域(即存儲(chǔ)器陣列)的p型阱2，通過制作在其下方的n型半導(dǎo)體區(qū)3而與半導(dǎo)體襯底1電隔離，以便防止噪聲從制作在半導(dǎo)體襯底1的另一個(gè)區(qū)域中的輸入/輸出電路等處侵入。
存儲(chǔ)器單元被構(gòu)造成具有疊層結(jié)構(gòu)，其中的信息儲(chǔ)存電容元件C被安排在存儲(chǔ)器單元選擇MISFET Qs上。在圖4中，此存儲(chǔ)器單元選擇MISFET Qs由n溝道型構(gòu)成，并制作在由沿X方向(即列方向)直線延伸的細(xì)長(zhǎng)島狀圖形構(gòu)成的有源區(qū)L中。在每個(gè)有源區(qū)L中，共用一個(gè)源和漏(即n型半導(dǎo)體區(qū)9)的二個(gè)存儲(chǔ)器單元選擇MISFETQs，被制作成沿X方向彼此相鄰。
包圍有源區(qū)L的元件隔離區(qū)，由制作在p型阱2中的元件隔離溝槽6構(gòu)成。在元件隔離溝槽6中，埋置有氧化硅膜5，其表面被整平到與有源區(qū)L的表面的高度基本上相同。簡(jiǎn)而言之，建立了溝槽隔離。由這些元件隔離溝槽6這樣形成的元件隔離區(qū)，在有源區(qū)L的端部處不形成鳥嘴，以致比用LOCOS(即局部硅氧化)方法制作成具有相等尺寸的元件隔離區(qū)(即場(chǎng)氧化膜)來說，具有更大的有效面積。換言之，用元件隔離溝槽6形成的元件隔離區(qū)，由于能夠用比場(chǎng)氧化膜結(jié)構(gòu)的情況下小到能夠消除不能有效地起元件隔離作用的鳥嘴這種程度的面積來實(shí)現(xiàn)元件隔離，從而能夠改進(jìn)元件集成度。
存儲(chǔ)器單元選擇MISFET Qs主要由柵絕緣膜7、柵電極8A、以及一對(duì)形成源和漏的n型半導(dǎo)體區(qū)9和9構(gòu)成。此柵絕緣膜7由氧化硅制成，其厚度為例如約為8nm。
存儲(chǔ)器單元選擇MISFET Qs的(由第一導(dǎo)電膜圖形組成的)柵電極8A與字線WL集成制作，并各自以相等的寬度和相等的間距沿Y方向直線延伸。柵電極8A(即字線WL)的寬度(亦即柵長(zhǎng)度)和二個(gè)相鄰的柵電極8A(即字線WL)的間距二者基本上等于照相分辨極限所決定的最小制作尺寸。此處，典型的柵電極8A寬度和二個(gè)相鄰的柵電極8A之間的間距約為220nm。
柵電極8A具有多晶-金屬結(jié)構(gòu)，此多晶-金屬結(jié)構(gòu)(poly-metalstructure)構(gòu)造成例如包括摻有P(磷)之類雜質(zhì)的低阻多晶硅膜；多晶硅膜上的由WN(氮化鎢)之類組成的勢(shì)壘金屬膜；以及勢(shì)壘金屬膜上的由W(鎢)膜組成的難熔金屬膜之類。多晶-金屬結(jié)構(gòu)組成的柵電極8A(即字線WL)具有比多晶硅膜或多硅化物(polycide)膜組成的柵電極更低的電阻(薄層電阻為1-2Ω/□)，以致能夠降低字線中的信號(hào)延遲。結(jié)果，能夠改進(jìn)DRAM的存取速率。另一方面，能夠增加待要連接到一個(gè)字線WL的存儲(chǔ)器單元的數(shù)目，從而減小整個(gè)存儲(chǔ)器區(qū)域所占據(jù)的面積，因而減小半導(dǎo)體芯片的尺寸。在此實(shí)施例中，例如能夠?qū)?12個(gè)存儲(chǔ)器單元連接到字線WL。比之字線WL連接256個(gè)存儲(chǔ)器單元的情況，這可以減小大約6-10％的半導(dǎo)體芯片尺寸。結(jié)果，能夠提高生產(chǎn)成品率，從而使DRAM成本下降。另一方面，若不改變半導(dǎo)體芯片的尺寸，則能夠改進(jìn)元件的集成度。此處，柵電極8A的最下層，亦即多晶硅膜的厚度約為例如100nm；上方氮化鎢膜的厚度約為例如5nm；而上方鎢膜的厚度約為例如50-100nm。
DRAM的外圍電路構(gòu)造成包括n溝道MISFET Qn和p溝道MISFET Qp。n溝道MISFET Qn制作在p型阱2中，且主要由柵絕緣膜7、柵電極8B、以及形成源和漏的一對(duì)n+型半導(dǎo)體區(qū)10和10構(gòu)成。另一方面，p溝道MISFET Qp制作在n型阱4中，且主要由柵絕緣膜7、柵電極8C、以及形成源和漏的一對(duì)p+型半導(dǎo)體區(qū)11和11構(gòu)成。(第一導(dǎo)電膜圖形組成的)柵電極8B和8C構(gòu)造成具有與柵電極8A(即字線WL)相同的多晶-金屬結(jié)構(gòu)。構(gòu)成外圍電路的n溝道MISFET Qn和p溝道MISFET Qp根據(jù)存儲(chǔ)器單元那樣的寬松設(shè)計(jì)規(guī)則(looser design rule)來制造。在外圍電路區(qū)中的各個(gè)MISFET中，由于要求具有高的速度，故在柵絕緣膜7處將MISFET制作成厚度約為例如4nm，這比存儲(chǔ)器單元陣列中的MISFET的柵氧化膜更薄。
在存儲(chǔ)器單元選擇MISFET Qs的柵電極8A(即字線WL)上，制作有帽絕緣膜12。在本實(shí)施例中，此帽絕緣膜12由制作在柵電極8A上的氧化硅膜(即第一絕緣膜)12a以及制作在氧化硅膜12a上的氮化硅膜(即第二絕緣膜)12b組成的疊層膜(也稱為“疊層帽”)構(gòu)成。此氧化硅膜12a的厚度約為例如100nm，而氮化硅膜12b的厚度約為40nm。然而，這些氧化硅膜12a和氮化硅膜12b的厚度應(yīng)該不局限于此，而是可以做各種修正。下面將詳細(xì)描述這些膜的厚度。
氧化硅膜12a具有例如下列第一至第三功能。第一功能是減輕熱處理步驟引起的氮化硅膜12b的薄膜收縮，致使能夠抑制帽絕緣膜12制作之后可能由熱處理引起的帽絕緣膜12的分離。
第二功能是，在稍后描述的接觸孔制作時(shí)用作腐蝕停止層。結(jié)果，在制作接觸孔時(shí)，氧化硅膜12a不被腐蝕掉太多，以致能夠保持其厚度，從而改善接觸孔中導(dǎo)電膜與柵電極8A之間的擊穿電壓。另一方面，能夠減薄形成帽絕緣膜12的氮化硅膜12b。因此，能夠減小制作氮化硅膜12b之后熱處理引起的氮化硅膜12b的體積膨脹，從而抑制氮化硅膜12b的分離。另一方面，由于能夠減薄氮化硅膜12b，故能夠降低從半導(dǎo)體襯底1主表面到帽絕緣膜12上表面的高度，從而減小上述接觸孔的形狀比。
第三功能是用作柵電極8A中鎢膜的鈍化膜。結(jié)果，能夠防止柵電極8A的鎢薄膜在制造半導(dǎo)體集成電路器件的工藝中被氧化。另一方面，在制作氧化硅膜12a之后，能夠減少對(duì)制造工藝過程中柵電極的鎢膜氧化的考慮，從而放寬DRAM的制造條件或環(huán)境條件。
另一方面，形成帽絕緣膜12的氮化硅膜12b具有例如下列第一至第三功能。第一功能是，在制作上述接觸孔時(shí)用作腐蝕停止層。第二功能是，在柵電極側(cè)面和帽絕緣膜12側(cè)壁上制作側(cè)壁間隔時(shí)用作腐蝕停止層。利用此第一和第二功能，能夠按準(zhǔn)確位置制作精細(xì)的接觸孔而沒有任何短路麻煩。第三功能是，在制作柵電極時(shí)用作腐蝕掩模。在處理柵電極時(shí)，利用氮化硅膜12b作為腐蝕掩模，能夠改進(jìn)圖形制作精度，從而在使用光刻膠膜時(shí)減少異物的產(chǎn)生。
在此半導(dǎo)體襯底1上的存儲(chǔ)器陣列中，制作薄的氮化硅膜(即第三絕緣膜)13，以覆蓋帽絕緣膜12的表面、柵電極8A(即字線WL)的側(cè)面、以及半導(dǎo)體襯底1的上表面。制作氮化硅膜13以反映襯底的臺(tái)階，且使其厚度約為例如50nm。然而，此氮化硅膜13的厚度不應(yīng)該局限于50nm，而是可以更大。此厚度希望盡可能小，以便相鄰的柵電極8A可以不完全埋置在氮化硅膜13中。簡(jiǎn)而言之，氮化硅膜13的厚度應(yīng)該小于彼此相鄰的柵電極8A之間的距離的一半。此處，氮化硅膜13不直接與半導(dǎo)體襯底1接觸，而是在半導(dǎo)體襯底1的上表面與氮化硅膜13之間有一個(gè)薄的氧化膜。
另一方面，在外圍電路的MISFET的各個(gè)柵電極8B和8C上，制作有帽絕緣膜12。此帽絕緣膜12也有與前述相同的疊層帽結(jié)構(gòu)。然而，在外圍電路區(qū)中，由氮化硅膜13組成的側(cè)壁間隔13s被制作在柵電極8B和上方帽絕緣膜12的側(cè)壁上以及柵電極8C和上方帽絕緣膜12的側(cè)壁上。
如以下將要描述的那樣，存儲(chǔ)器陣列的帽絕緣膜12和氮化硅膜13被用作在存儲(chǔ)器單元選擇MISFET Qs的源和漏(即n型半導(dǎo)體區(qū)9和9)上自對(duì)準(zhǔn)制作接觸孔時(shí)的腐蝕停止層。另一方面，外圍電路的側(cè)壁間隔13s被用來制作n溝道MISFET Qn的源和漏中的以及p溝道MISFET Qp的源和漏中的輕摻雜區(qū)和重?fù)诫s區(qū)。
在存儲(chǔ)器單元選擇MISFET Qs上、n溝道MISFET Qn上、以及p溝道MISFET Qp上，分別制作SOG(旋涂玻璃)膜(即第四絕緣膜)16。另一方面，在此SOG膜16上，制作二層氧化硅膜(即第四絕緣膜)17和18，其中的上層氧化硅膜18被整平成整個(gè)半導(dǎo)體襯底1上具有基本上同一高度的表面。
在形成存儲(chǔ)器單元選擇MISFET Qs的源和漏的成對(duì)的n型半導(dǎo)體區(qū)9和9上，制作通過氧化硅膜18和17以及SOG膜16延伸的接觸孔19和20。在這些接觸孔19和20中，埋置由摻有n型雜質(zhì)(例如P(磷))的低阻多晶硅膜構(gòu)成的栓21。二個(gè)對(duì)著的柵電極8A(即字線WL)中的一個(gè)的側(cè)壁的氮化硅膜13與另一個(gè)的側(cè)壁的氮化硅膜13之間的間距，確定了接觸孔19和20的各個(gè)底部沿X方向的直徑。簡(jiǎn)而言之，接觸孔19和20在與柵電極8A(即字線WL)的間距自對(duì)準(zhǔn)的情況下被制作。而且，在此實(shí)施例中，帽絕緣膜12的氧化硅膜12a的上角(即氧化硅膜12a的側(cè)面與上表面相交的部分)及其附近，從接觸孔19和20的內(nèi)部暴露(如圖5(a)所示)。當(dāng)帽絕緣膜12僅僅由氮化硅膜組成時(shí)，在稍后描述的制作接觸孔19和20的時(shí)候，清除對(duì)應(yīng)于此上角的部分。結(jié)果，柵電極8A側(cè)面上的氮化硅膜13的上部也被刮成較低的高度。此時(shí)，當(dāng)帽絕緣膜被刮去太多時(shí)，就引起擊穿電壓缺陷。另一方面，若柵電極的上表面被暴露，則出現(xiàn)短路缺陷，因此，必須將帽絕緣膜加厚到能夠消除這種缺陷的程度。在本實(shí)施例中，由于在制作接觸孔19和20時(shí)能夠留下氧化硅膜12a的上角部分，故能夠在上角部分及其附近保持絕緣膜的厚度，從而改善其擊穿電壓。
在成對(duì)的接觸孔19和20中，用來連接信息儲(chǔ)存電容元件C的接觸孔20的Y方向直徑小于有源區(qū)L的直徑。另一方面，用來連接位線BL的接觸孔19(亦即二個(gè)存儲(chǔ)器單元選擇MISFET Qs共用的n型半導(dǎo)體區(qū)9中的接觸孔)的Y方向直徑大于有源區(qū)L的直徑。簡(jiǎn)而言之，接觸孔19制作成(上端部分的)Y方向直徑大于X方向直徑的通常矩形的俯視平面圖形，并局部延伸在有源區(qū)L外面的元件隔離溝槽6上(如圖4和5所示)。從接觸孔19和20暴露的元件隔離區(qū)的上表面通常具有平坦的上表面。由于接觸孔19制作在這種圖形中，故當(dāng)要通過接觸孔19中的栓21電連接位線BL和n型半導(dǎo)體區(qū)9時(shí)，沒有必要局部放大位線BL的寬度并使它們延伸到遠(yuǎn)達(dá)有源區(qū)L上，且沒有必要沿位線BL方向局部延伸有源區(qū)L，以致能夠減小存儲(chǔ)器單元的尺寸。
在氧化硅膜18上，制作氧化硅膜28。在接觸孔19上的這一氧化硅膜28中，制作其中埋置有按順序由Ti膜、TiN膜和W膜層疊而成的導(dǎo)電膜組成的栓35的通孔22。在通孔22下方的埋置在接觸孔19中的栓35與栓21之間的界面中，制作由形成部分栓35的Ti膜與形成栓21的多晶硅膜之間的反應(yīng)生成的TiSi2(硅化鈦)層37。通孔22分布在離開有源區(qū)L的元件隔離溝槽6上。
在氧化硅膜28上，制作位線BL。這些位線BL排列在元件隔離溝槽6上，并以相等的寬度和相等的間距沿X方向直線延伸。位線BL由W(鎢)膜制成，并通過制作在氧化硅膜28中的通孔22和通過制作在下方絕緣膜(即氧化硅膜28、18和17、SOG膜16以及柵絕緣膜7)中的接觸孔19，被電連接到存儲(chǔ)器單元選擇MISFET Qs的源和漏中的一個(gè)(即由二個(gè)存儲(chǔ)器單元選擇MISFET Qs共用的n型半導(dǎo)體區(qū)9)。另一方面，位線BL的間距被盡可能加寬，以便能夠盡可能減小相鄰位線BL之間的寄生電容。
由于為了減小寄生電容而加大了位線BL的間距，故在讀出儲(chǔ)存在信息儲(chǔ)存電容元件C中的電荷(即信息)時(shí)，即使減小了存儲(chǔ)器單元的尺寸，也能夠提高信號(hào)電壓。另一方面，借助于加大位線BL的間距，能夠充分地保持待要制作在稍后所述的位線BL的間距區(qū)中的通孔48(即用來連接信息儲(chǔ)存電容元件C和接觸孔20的通孔)的窗口余量，致使位線BL和通孔48，即使在減小了存儲(chǔ)器單元尺寸時(shí)，也能夠可靠地防止任何短路。
而且，借助于用金屬(W)來制作，位線BL能夠?qū)⑵浔与娮杞档偷酱蠹s2Ω/□，致使能夠高速讀出和寫入信息。另一方面，可以在同一步驟中同時(shí)制作位線BL和稍后描述的布線線條23-26，致使能夠簡(jiǎn)化DRAM的制造工藝。另一方面，借助于使金屬(W)構(gòu)成的位線BL具有高抗熱性和抗電遷移性，即使其寬度被小型化時(shí)，也能夠可靠地防止位線BL破裂。
在外圍電路的氧化硅膜28上，制作第一布線線條23-26。這些布線線條23-26由與位線BL相同的導(dǎo)電材料(W)制成，并如下所述，與制作位線BL的步驟同時(shí)制作。布線線條23-26通過制作在氧化硅膜28、18和17、以及SOG膜16中的接觸孔30-34，電連接于外圍電路的MISFET(即n溝道MISFET Qn和p溝道MISFET Qp)。
在用來連接外圍電路的MISFET和布線線條23-26的接觸孔30-34中，埋置按順序由Ti膜、TiN膜和W膜層疊而成的導(dǎo)電膜組成的栓35。另一方面，在這些接觸孔30-34中，制作在外圍電路的MISFET的源和漏(即n+型半導(dǎo)體區(qū)10和p+型半導(dǎo)體區(qū)11)上的接觸孔(30-33)，具有由形成部分栓35的Ti膜與半導(dǎo)體襯底1(Si)之間的反應(yīng)而形成在其底部的TiSi2層37，從而降低了栓35與源和漏(即n+型半導(dǎo)體區(qū)10和p+型半導(dǎo)體區(qū)11)之間的接觸電阻。
在位線BL和第一層布線線條23-26上，分別制作上面覆蓋SOG膜39的氧化硅膜38。此SOG膜39在整個(gè)半導(dǎo)體襯底1上被整平成基本上相等的高度。
在存儲(chǔ)器陣列的SOG膜39上，制作上面覆蓋信息儲(chǔ)存電容元件C的氮化硅膜44。此信息儲(chǔ)存電容元件C構(gòu)造成包括下電極(即儲(chǔ)存電極)45、上電極(即平板電極)47和制作在其間的Ta2O5(氧化鉭)膜46。下電極45由例如摻P(磷)的低阻多晶硅膜組成，而上電極47由例如TiN膜組成。
信息儲(chǔ)存電容元件C的下電極45制作在沿圖4中的X方向直線延伸的細(xì)長(zhǎng)圖形中。下電極45通過埋置在經(jīng)由氮化硅膜44、SOG膜39以及下方氧化硅膜38和28延伸的通孔48中的栓49，與接觸孔20中的栓21電連接，并通過栓21進(jìn)一步與存儲(chǔ)器單元選擇MISFET Qs的其它源和漏(即n型半導(dǎo)體區(qū)9)電連接。制作在下電極45與接觸孔20之間的通孔48被制成具有比最小制作尺寸更小的直徑(例如0.14μm)，以便確保防止與位線BL或下方的栓35短路。埋置在通孔48中的栓49由例如摻P(磷)的低阻多晶硅膜制成。
在外圍電路的SOG膜上，制作氧化硅膜50，其厚度大，以便高度基本上等于信息儲(chǔ)存電容元件C的下電極45的高度。由于外圍電路的氧化硅膜50具有如此大的厚度，故待要制作在信息儲(chǔ)存電容元件C上的層絕緣膜56的表面在存儲(chǔ)器陣列和外圍電路處具有基本上相同的高度。
在信息儲(chǔ)存電容元件C上，制作其上覆蓋第二層布線線條52和53的層絕緣膜56。層絕緣膜56由氧化硅膜組成，而第二層布線線條52和53由主要由Al(鋁)組成的導(dǎo)電膜構(gòu)成。制作在外圍電路中的第二層布線線條53，通過制作在下方絕緣膜(即層絕緣膜56、氧化硅膜50、SOG膜39和氧化硅膜38)中的通孔54，與第一層布線線條26電連接。在通孔54中，埋置由例如Ti膜、TiN膜和W膜組成的栓55。
在第二層布線線條52和53上，制作其上覆蓋第三層布線線條57、58和59的第二層絕緣膜63。層絕緣膜63由氧化硅基絕緣膜(例如由氧化硅膜、SOG膜和氧化硅膜組成的三層結(jié)構(gòu)絕緣膜)構(gòu)成，并與第二層布線線條52和53相似，第三層布線線條57、58和59由主要由Al制成的導(dǎo)電膜構(gòu)成。
第三層字線58通過制作在下方層絕緣膜63和56中的通孔60，與信息儲(chǔ)存電容元件C的上電極47電連接，而外圍電路的第三層布線線條59，通過制作在下方層絕緣膜63中的通孔61，與第二層布線線條53電連接。在這些通孔60和61中，埋置由Ti膜、TiN膜和W膜組成的栓62。
此處參照?qǐng)D5來描述上述帽絕緣膜12的氧化硅膜12a和氮化硅膜12b的厚度。此處，圖5的參考號(hào)D表示SOG膜16從半導(dǎo)體襯底1上的氮化硅膜13的上表面到柵電極8A上的氮化硅膜13的上表面的厚度。
首先，下面描述氮化硅膜12b的厚度。此氮化硅膜12b在制作接觸孔19和20時(shí)，需要起到腐蝕停止層的作用。具體地說，在SOG膜16的部分厚度D被腐蝕掉以便開鑿接觸孔19和20時(shí)，此氮化硅膜12b和13必須不被清除。因此，忽略過腐蝕，必須滿足關(guān)系D/第一選擇比＜氮化硅膜12b的厚度+氮化硅膜13的厚度。此處假設(shè)厚度D＝氮化硅膜12b的厚度+氧化硅膜12a的厚度+柵電極8A的厚度，且第一選擇比最小可以約為8。若將這些引入上述關(guān)系，則此關(guān)系可表示為氮化硅膜12b的厚度+氮化硅膜13的厚度＞(氮化硅膜13的厚度+氧化硅膜12a的厚度+柵電極8A的厚度)/8。第一選擇比是SOG膜16以及絕緣膜17和18的腐蝕速率對(duì)氮化硅膜12b的腐蝕速率之比值。
以下描述氧化硅膜12a的厚度。此氧化硅膜12a在清除氮化硅膜13以便形成接觸孔19和20時(shí)，必須起腐蝕停止層的作用。因此，忽略過腐蝕，必須滿足關(guān)系氧化硅膜12a的厚度＞(氮化硅膜13的厚度/第二選擇比)。此處，第二選擇比是氮化硅膜的腐蝕速率對(duì)氧化硅膜的腐蝕速率的比值，且當(dāng)氧化硅膜12a由等離子體TEOS(四乙基氧硅烷)構(gòu)成時(shí)，此比值約為3。若將此比值引入上述關(guān)系，則此關(guān)系可表示為氧化硅膜12a的厚度＞(氮化硅膜13的厚度/3)。
下面按步驟的順序來描述這樣構(gòu)造的DRAM的制造工藝。
首先，如圖6所示，在由電阻率約為10Ωcm的p型單晶硅制成的半導(dǎo)體襯底(在此階段即半導(dǎo)體晶片)的主表面的元件隔離區(qū)中，制作元件隔離溝槽6。這些元件隔離溝槽6是用對(duì)半導(dǎo)體襯底1的表面進(jìn)行腐蝕以形成深度約為300-400nm的溝槽、用CVD方法在包括溝槽內(nèi)部的半導(dǎo)體襯底1上淀積氧化硅膜5、并用化學(xué)機(jī)械拋光(CMP)方法對(duì)氧化硅膜5進(jìn)行回拋光的方法制作的。
接著，如圖7所示，借助于用例如P(磷)離子在用來形成存儲(chǔ)器單元的區(qū)域(即存儲(chǔ)器陣列)中對(duì)半導(dǎo)體襯底1進(jìn)行摻雜的方法，制作n型半導(dǎo)體區(qū)3。然后，借助于用例如B(硼)對(duì)存儲(chǔ)器陣列和外圍電路的部分區(qū)域(用來形成n溝道MISFET Qn的區(qū)域)進(jìn)行摻雜的方法，制作p型阱2，并借助于用例如P(磷)對(duì)其余部分(用來形成p溝道MISFET Qp的部分)進(jìn)行摻雜的方法，制作n型阱4。
然后，借助于利用用來調(diào)節(jié)MISFET的閾值電壓的BF2(氟化硼)之類的雜質(zhì)對(duì)p型阱2和n型阱4進(jìn)行摻雜、用HF(氫氟酸)基清洗液清洗p型阱2和n型阱4的各個(gè)表面、以及對(duì)半導(dǎo)體襯底1進(jìn)行濕法氧化的方法，在p型阱2和n型阱4的各個(gè)表面上制作厚度約為8nm的清潔的柵絕緣膜7。
接著，如圖8所示，用CVD方法在半導(dǎo)體襯底1上，淀積厚度約為100nm的借助于用P(磷)之類的雜質(zhì)對(duì)柵絕緣膜7進(jìn)行摻雜而得到的多晶硅膜(即第一導(dǎo)電膜)8s。
然后，用輕度腐蝕處理方法清除天然氧化膜，再用濺射方法，在多晶硅膜8s上淀積例如由厚度約為5nm的由WN(氮化鎢)膜組成的勢(shì)壘金屬膜(即第一導(dǎo)電膜)8bm和厚度約為100nm的由W(鎢)膜組成的難熔金屬膜(即第一導(dǎo)電膜)8m。此處，勢(shì)壘金屬膜8bm用作勢(shì)壘層，用來防止W膜與多晶硅膜在高溫?zé)崽幚頃r(shí)發(fā)生反應(yīng)而在其間界面中形成高阻硅化物層。此勢(shì)壘金屬膜8bm可以由例如TiN(氮化鈦)膜構(gòu)成。
之后，用采用TEOS氣體的等離子體CVD方法，在難熔金屬膜8m上淀積例如厚度約為100nm的氧化硅膜12a。由于可以在制造室中于低溫(例如大約400℃)下夾雜很少氧而進(jìn)行膜化處理，致使難以氧化難熔金屬膜8m，故使用等離子體CVD方法來處理氧化硅膜12a的淀積。此處，可以用大約400℃的熱CVD方法來制作氧化硅膜12a。為了防止難熔金屬膜8m被氧化，借助于將諸如TEOS氣體或硅烷氣體(SiH4)之類的含硅氣體引入處理室，然后將含氧的氣體引入處理室，或者如上面所規(guī)定的那樣，將含硅的氣體和含氧的氣體同時(shí)引入處理室，來執(zhí)行這一修正。在淀積氧化硅膜12a的步驟之后，可以執(zhí)行制造工藝而不太考慮難熔金屬膜8m的氧化問題，致使能夠放寬制造和環(huán)境條件，從而方便制造工藝。
在此實(shí)施例中，在涂敷氧化硅膜12a之后，在例如氮?dú)夥罩?，?00℃下，對(duì)半導(dǎo)體襯底1進(jìn)行大約1分鐘的熱處理。這使得有可能減弱難熔金屬膜8m或勢(shì)壘金屬膜8bm中的應(yīng)力，并使勢(shì)壘金屬膜8bm致密，從而改善抗清洗能力。
除非進(jìn)行熱處理以使勢(shì)壘金屬膜8bm致密，否則，在帽絕緣膜制作步驟之后的輕度氧化之前的清洗處理時(shí)，勢(shì)壘金屬膜8bm會(huì)被腐蝕掉，從而引起難熔金屬膜8m被分離的問題。這使得必須至少在清洗處理之前進(jìn)行熱處理。但在帽絕緣膜僅僅由氮化硅組成的技術(shù)的情況下，從防止難熔金屬膜8m被氧化的觀點(diǎn)看，避免在其剛剛涂敷之后對(duì)難熔金屬膜8m進(jìn)行熱處理是可取的。在此技術(shù)中，在涂敷帽絕緣膜的氮化硅膜之后，對(duì)此氮化硅膜進(jìn)行熱處理。但若此氮化硅膜很厚，則出現(xiàn)氮化硅膜被分離的問題。這一分離的原因是難熔金屬膜8m的熱膨脹系數(shù)比絕緣膜大一個(gè)數(shù)量級(jí)或更多。當(dāng)?shù)枘ぷ兒駮r(shí)，此分離問題變得更為嚴(yán)重。這是由于氮化硅膜使更厚的膜的體積變化更大。
然后，用例如厚度約為100-150nm的氮化硅膜12b涂敷于氧化硅膜12a上。等離子體CVD方法、低壓CVD方法或PECVD方法是典型的制作氧化硅膜12a的方法。當(dāng)用低壓CVD方法制作氮化硅膜12b時(shí)，能夠改善其質(zhì)量。另一方面，由于已經(jīng)用氧化硅膜12a涂敷并保護(hù)了難熔金屬膜8m的表面，故能夠制作氮化硅膜12b而不必太考慮難熔金屬膜8m的氧化，致使在制作氮化硅膜12b時(shí)能夠放寬諸如裝料密封室中的抽氣條件之類的制造和環(huán)境條件。
之后，在氮化硅膜12b上，制作用來形成柵電極的光刻膠圖形R1。利用采用例如波長(zhǎng)為248nm的KrF準(zhǔn)分子激光器的曝光技術(shù)和移相技術(shù)，來制作這一用來制作存儲(chǔ)器單元選擇MISFET Qs的柵電極8A(即字線WL)的光刻膠圖形R1。然后，如圖9所示，光刻膠圖形R1被用作腐蝕處理以形成具有柵電極形狀(即存儲(chǔ)器單元陣列中的字線形狀)的氮化硅膜12b的腐蝕掩模。這一腐蝕處理采用例如氟基氣體。
然后，清除光刻膠圖形R1，并如圖10所示，用圖形化了的氮化硅膜12b作為腐蝕掩模，對(duì)氧化硅膜12a、難熔金屬膜8m、勢(shì)壘金屬膜8bm和多晶硅膜8s進(jìn)行圖形化，以便在柵絕緣膜7上形成柵電極8A(即字線WL)、柵電極8B和8C以及帽絕緣膜12。在這一腐蝕處理中，用例如氯和氧的混合氣體來制作難熔金屬膜8m。在用此氣體進(jìn)行腐蝕處理的過腐蝕處理中，多晶硅的腐蝕速率約為鎢的腐蝕速率的三倍，致使多晶硅膜8s被明顯地腐蝕掉。采用通常使用的氯基或溴基氣體，在保持對(duì)薄的氧化膜較高的選擇比的情況下，其余的多晶硅膜被腐蝕掉。
于是，在此實(shí)施例中，用來形成帽絕緣膜12的氮化硅膜12b被用作腐蝕掩模以形成柵電極8A(即字線WL)以及柵電極8B和8C。通常，利用光刻膠圖形R1作為腐蝕掩模來對(duì)柵電極進(jìn)行圖形化。當(dāng)制作由難熔金屬膜8m、勢(shì)壘金屬膜8bm和多晶硅膜8s組成的柵電極時(shí)，若光刻膠圖形被用作腐蝕掩模，在腐蝕處理過程中，光刻膠圖形可能變形，從而降低圖形制作精度。另一方面，部分光刻膠圖形可能被清除或分離成異物，從而引起半導(dǎo)體集成電路器件可靠性或成品率下降。當(dāng)帽絕緣膜(包括氮化硅膜12b和氧化硅膜12a)被用作腐蝕掩模時(shí)，它既不變形也不分離成異物。這使得不僅有可能改善柵電極的圖形制作精度，而且有可能改善半導(dǎo)體集成電路器件的可靠性或成品率。
現(xiàn)在，在制作柵電極的這一腐蝕處理時(shí)，氮化硅膜12b的上部被腐蝕掉，致使被這樣處理過的氮化硅膜12b變成比制作時(shí)稍薄大約40nm。為了減小氮化硅膜12b被腐蝕掉的量，可以采取下列方法。首先，制作氮化硅膜12b的涂層，然后用CVD方法之類，在其上涂敷氧化硅膜。接著，形成光刻膠圖形R1，并用作腐蝕掩模，以便對(duì)氧化硅膜和氮化硅膜12b進(jìn)行圖形化，從而如圖11所示，對(duì)柵電極形狀(即存儲(chǔ)器單元陣列中的字線形狀)的氮化硅膜12b和上方的氧化硅膜12m進(jìn)行圖形化。此后，清除光刻膠R1，并用圖形化的氮化硅膜12b和氧化硅膜12m作為腐蝕掩模，對(duì)柵電極8A等進(jìn)行圖形化。此時(shí)，氧化硅膜12m能夠保護(hù)下方的氮化硅膜12b，從而減小其被腐蝕掉的量，致使氮化硅膜12b能夠保持其厚度。此處，在制作柵電極8A等之后，氧化硅膜12m可以留在也可以不留在氮化硅膜12b上。
然后，用含過氧化氫(H2O2)的洗液清洗半導(dǎo)體襯底1，以便特別是從半導(dǎo)體襯底1的背面清除顆粒。此時(shí)，如上所述，勢(shì)壘金屬膜8bm被致密化，使之不被清除。然后，對(duì)半導(dǎo)體襯底1進(jìn)行前述的輕度氧化處理，使氧化膜形成在柵電極8等的端部，以修補(bǔ)等離子體損傷。
接著，如圖12所示，用例如B(硼)離子，對(duì)n型阱4進(jìn)行摻雜，以便在柵電極8C二側(cè)上的n型阱4中形成p-型半導(dǎo)體區(qū)15。另一方面，用例如P(磷)離子，對(duì)p型阱2進(jìn)行摻雜，以便在柵電極8A二側(cè)上的p型阱2中形成n-型半導(dǎo)體區(qū)9a和在柵電極8B二側(cè)上的p型阱2中形成n-型半導(dǎo)體區(qū)14。在步驟的這一階段，基本上完成了存儲(chǔ)器單元選擇MISFET Qs。
接著，如圖13所示，用CVD方法在半導(dǎo)體襯底1上淀積厚度約為50nm的氮化硅膜13。然后，用光刻膠膜涂敷存儲(chǔ)器陣列的氮化硅膜13，并對(duì)外圍電路的氮化硅膜13進(jìn)行各向異性腐蝕，以便在外圍電路的柵電極8B和8C的側(cè)壁上形成側(cè)壁間隔13s。利用以高選擇比對(duì)氮化硅膜13進(jìn)行腐蝕的氣體來執(zhí)行這一腐蝕，使埋置在元件隔離溝槽6中的氧化硅膜5和柵絕緣膜7的刮去量盡可能小。另一方面，為了使柵電極8B和8C上的氮化硅膜12的刮去量盡可能小，過腐蝕量被保持在必須的最小值。
接著，如圖14所示，用例如B(硼)離子，對(duì)外圍電路的n型阱4進(jìn)行摻雜，以便形成與側(cè)壁間隔13s自對(duì)準(zhǔn)的p溝道MISFET Qp的p+型半導(dǎo)體區(qū)11(即源和漏)。并用例如As(砷)離子，對(duì)外圍電路的p型阱2進(jìn)行摻雜，以便形成與側(cè)壁間隔13s自對(duì)準(zhǔn)的n溝道MISFET Qn的n+型半導(dǎo)體區(qū)10(即源和漏)。在步驟的這一階段，p溝道MISFET Qp和n溝道MISFET Qn配備有輕度摻雜區(qū)和重?fù)诫s區(qū)。
接著，如圖15所示，將厚度約為300nm的SOG膜16旋涂到半導(dǎo)體襯底1，并在大約400℃的含水汽的氧氣氛中進(jìn)行烘焙，然后進(jìn)行大約1分鐘的800℃熱處理，使之致密。此SOG膜16由例如聚硅氮烷基無機(jī)SOG組成。
SOG膜16具有比玻璃流動(dòng)膜更高的回流性，致使具有優(yōu)良的填充精細(xì)間隔的性質(zhì)。因此，即使被埋置在小型化到光刻分辨限的柵電極8A(即字線WL)的間隔中，此SOG膜16也不形成空洞。另一方面，即使沒有高溫長(zhǎng)時(shí)間的熱處理，此SOG膜16也具有高的回流性，致使能夠借助于抑制已經(jīng)結(jié)合在存儲(chǔ)器單元選擇MISFET Qs的源和漏或外圍電路的MISFET(例如n溝道MISFET Qn和p溝道MISFETQp)的源和漏中的雜質(zhì)的熱擴(kuò)散而實(shí)現(xiàn)淺結(jié)。而且，在熱處理時(shí)，形成柵電極8A(字線WL)以及柵電極8B和8C的難熔金屬膜(即W膜)能夠抑制氧化，從而實(shí)現(xiàn)高性能的存儲(chǔ)器單元選擇MISFET Qs和外圍電路的MISFET。此處，可以借助于涂敷硼/磷硅酸鹽玻璃(BPSG)，隨之以回流處理，并用CMP方法整平涂層的上表面而制作層絕緣膜，或借助于制作僅僅由SOG膜組成的層絕緣膜，來代替由SOG膜16以及上方氧化硅膜17和18所組成的層絕緣膜的制作。
接著，如圖16所示，在SOG膜16上淀積厚度約為600nm的氧化硅膜17，然后用CMP方法拋光以整平其表面。之后，在整平了的氧化硅膜17上，淀積厚度約為100nm的氧化硅膜18。淀積這一上方氧化硅膜18是為了修補(bǔ)下方氧化硅膜17的表面中由CMP方法在拋光時(shí)引起的細(xì)小傷痕。此處，從柵絕緣膜7的上表面到氧化硅膜18的上表面的厚度約為例如550nm。
然后，如圖17和18所示，清除存儲(chǔ)器單元選擇MISFET Qs的n-型半導(dǎo)體區(qū)(即源和漏)9a上的氧化硅膜18和17以及SOG膜16，以便借助于用具有第一窗口的光刻膠膜27作為掩模的干法腐蝕處理，來形成第二窗口。利用以高的選擇比腐蝕氧化硅膜17的氣體來執(zhí)行這一腐蝕處理，以便防止氧化硅膜17下方的氮化硅膜13被腐蝕掉。具體地說，在氧化硅膜比氮化硅膜更容易被腐蝕掉的條件下，執(zhí)行腐蝕處理以形成接觸孔19a和20a。此時(shí)，氧化硅膜與氮化硅膜之間的腐蝕選擇比約為1∶8-10。
圖18(a)放大剖面圖示出了此腐蝕步驟之后存儲(chǔ)器單元的主要部分并對(duì)應(yīng)于圖4中的A-A線，而圖18(b)放大剖面圖示出了此腐蝕步驟之后的主要部分并對(duì)應(yīng)于圖4中的B-B線。此處，如圖18(a)所示，在腐蝕過程中，帽絕緣膜12的氧化硅膜12a不暴露。另一方面，腐蝕處理被終止以留下柵電極8A之間的氮化硅膜13。由于氧化硅膜12a和SOG膜16由相同的材料組成，故腐蝕操作從氧化硅膜12a被暴露的部分進(jìn)展到暴露柵電極8A的上表面。
另一方面，如圖18(b)所示，半導(dǎo)體襯底1的氮化硅膜13此時(shí)用作腐蝕停止層并被留在半導(dǎo)體襯底1上。此處，圖52示出了不形成氮化硅膜13的情況，其中，由于埋置在元件隔離溝槽101中的絕緣膜102是由與SOG膜100相同的材料組成的，故在SOG膜100被腐蝕掉時(shí)，埋置的絕緣膜102的上部被腐蝕掉，從而形成凹陷103。在此實(shí)施例中，如上所述，接觸孔19空間上覆蓋元件隔離溝槽，因而，前述能夠避免埋置的絕緣膜凹陷的技術(shù)是有效的。另一方面，即使在接觸孔19不被設(shè)計(jì)成空間上覆蓋元件隔離溝槽的結(jié)構(gòu)的情況下，借助于接觸孔19的空間位置偏移，也可以使接觸孔19覆蓋元件隔離溝槽。這樣，能夠解決凹陷造成的不良元件問題的本實(shí)施例就是一種有效的技術(shù)。
接著，如圖19、20、21和22所示，借助于用前述光刻膠膜27作為掩模以便在n-型半導(dǎo)體區(qū)(即源和漏)9a上形成第三窗口的干法腐蝕處理，清除氮化硅膜13和下方的柵絕緣膜7，以便形成暴露n-型半導(dǎo)體區(qū)(即源和漏)9a的表面的接觸孔19和20。這一腐蝕處理被終止，以便在柵電極8A上留下氧化硅膜12a。圖20放大剖面圖示出了此處理之后沿圖4中的A-A線的主要部分；圖21放大剖面圖示出了此處理之后沿圖4中的B-B線的主要部分；而圖22俯視平面圖示出了此處理之后的存儲(chǔ)器單元的主要部分。
氮化硅膜13的這一腐蝕處理使用對(duì)其以高選擇比進(jìn)行腐蝕的氣體，以便盡可能減小半導(dǎo)體襯底1和元件隔離溝槽6的刮去量。簡(jiǎn)而言之，在氮化硅膜比氧化硅膜更容易被腐蝕掉的條件下，執(zhí)行這一腐蝕處理。此時(shí)，氧化硅膜與氮化硅膜之間的腐蝕選擇比約為1∶3。
另一方面，執(zhí)行此腐蝕處理以便各向異性地腐蝕氮化硅膜13，從而在柵電極8A(即字線WL)的側(cè)壁上留下氮化硅膜13。結(jié)果，能夠自對(duì)準(zhǔn)于柵電極8A(即字線WL)的間隔而形成底部直徑(即X方向直徑)小到光刻分辨限或更小的接觸孔19和20。
此處，圖53示出了用來進(jìn)行比較的情況，其中，帽絕緣膜104僅僅由氮化硅膜構(gòu)成。此時(shí)，當(dāng)從半導(dǎo)體襯底106清除氮化硅膜107以形成接觸孔105時(shí)，柵電極108上表面和側(cè)面上的帽絕緣膜104和氮化硅膜107可能也被清除，從而將柵電極108的上表面暴露于外面。這使得在考慮到腐蝕終止點(diǎn)的高探測(cè)精度和防止擊穿電壓缺陷或柵電極暴露等要求的情況下，必須加厚帽絕緣膜。但根據(jù)我們的研究結(jié)果，已經(jīng)發(fā)現(xiàn)，帽絕緣膜厚度的增大引起接觸孔形狀比的增大，致使難以將導(dǎo)電膜埋置在接觸孔中，從而增大次品的百分比，并在制作帽絕緣膜之后，熱處理使帽絕緣膜分離或隆起的問題很嚴(yán)重。
還有，在此實(shí)施例中，當(dāng)半導(dǎo)體襯底1上的氮化硅膜13被清除以暴露半導(dǎo)體襯底1的上表面時(shí)，柵電極8A上表面和側(cè)面上的氮化硅膜12b和13，由于由相同的材料組成，也被腐蝕掉。結(jié)果，在腐蝕進(jìn)行時(shí)，柵電極8A上的氧化硅膜12a被局部暴露。然而，由于這一腐蝕處理被調(diào)整成氮化硅膜更容易被腐蝕掉，故氧化硅膜12a起腐蝕停止層的作用，致使它不被清除太多。圖20示意地示出了這一腐蝕之后的狀態(tài)，從接觸孔19和20暴露的氧化硅膜12a的上角(氧化硅膜12a的上表面與側(cè)面相交處)和附近的氧化硅膜12a不被清除而留下。于是，就保持了柵電極8A側(cè)面上的氧化硅膜13的高度。這保持了絕緣膜的厚度以覆蓋柵電極8A的上角(難熔金屬膜8m的上表面與側(cè)面相交處)，亦即，待要埋置在接觸孔19中的導(dǎo)電膜與柵電極8A之間的距離被拉長(zhǎng)，致使能夠改善擊穿電壓。因此，能夠減薄帽絕緣膜12以降低從半導(dǎo)體襯底1的上表面到帽絕緣膜12的上表面的高度。當(dāng)帽絕緣膜12僅僅由例如氮化硅膜構(gòu)成時(shí)(如圖53所示)，若稍后描述的氮化硅膜13的厚度以A表示，則必須保持關(guān)系A(chǔ)×(1+干法過腐蝕比)×(1+干法分散比)。借助于在此關(guān)系中引入40％的干法過腐蝕比、20％的干法分散比和A＝50nm，僅僅由氮化硅構(gòu)成的帽絕緣膜的厚度必須是約為84nm。另一方面，在此實(shí)施例的疊層帽的情況下，由于制作接觸孔時(shí)的選擇比約為3，故氮化硅膜12b下方的氧化硅膜12a的刮去量可以保持為84/3＝28nm。因此，疊層帽能夠?qū)陌雽?dǎo)體襯底1的上表面到帽絕緣膜12的上表面的高度降低56nm(＝84-28)。結(jié)果，能夠減小接觸孔19和20的形狀比以便將導(dǎo)電膜容易地埋置在接觸孔19和20中，從而避免導(dǎo)電膜埋置不充分。因此，能夠避免接觸孔19和20中的電阻或?qū)щ娙毕莸脑黾?，從而改善半?dǎo)體集成電路器件的可靠性和成品率。
另一方面，在此實(shí)施例中，接觸孔19的俯視平面圖具有矩形形狀并覆蓋元件隔離溝槽6。因此，當(dāng)從接觸孔19暴露的氮化硅膜13被清除時(shí)，元件隔離溝槽5的上表面也被暴露。然而，元件隔離溝槽6中的埋置絕緣膜由于是由氧化硅膜5構(gòu)成的，故在其腐蝕處理中不被清除太多。圖21示意地示出了這一行為，其中，從接觸孔16底部暴露的元件隔離溝槽6的上表面未被刮去太多而留下。
接著，清除光刻膠膜27，再用氫氟酸基腐蝕液(例如氫氟酸與氟化銨的混合液)清洗暴露于接觸孔19和20底部的半導(dǎo)體襯底1的表面，以清除干法腐蝕殘留物或光刻膠殘留物。此時(shí)，暴露于接觸孔19和20側(cè)壁的SOG膜16也被暴露于腐蝕液。然而，在高達(dá)大約800℃溫度下致密化了的SOG膜16具有比未被致密化的SOG膜更高的抗氫氟酸的性質(zhì)，致使接觸孔19和20的側(cè)壁不被濕法處理嚴(yán)重地凹切。結(jié)果，有可能可靠地防止下一步驟中埋置在接觸孔19和20中的各個(gè)栓21之間的短路。
另一方面，在制作這些接觸孔19和20之后，用雜質(zhì)(例如磷)通過接觸孔19和20對(duì)p型阱2進(jìn)行摻雜，以便在比存儲(chǔ)器單元選擇MISFET Qs的源和漏更深區(qū)域的p型阱2中形成n型半導(dǎo)體層。此n型半導(dǎo)體層能夠有效地減弱集中在源和漏的端部處的電場(chǎng)，致使能夠降低源和漏的端部處的漏電流，從而改善存儲(chǔ)器單元的刷新特性。
接著，如圖23和24所示，在接觸孔19和20中制作栓21。此處，圖24(a)放大剖面圖示出了此處理之后沿圖4中A-A線的主要部分，而圖24(b)放大剖面圖示出了沿圖4中B-B線的主要部分。栓21的制作方法是，用CVD方法在氧化硅膜18上淀積用雜質(zhì)(例如As(砷))摻雜的厚度約為300nm的多晶硅膜，然后用CMP方法拋光多晶硅膜使其留在接觸孔19和20中。在此實(shí)施例中，利用插入在栓21和柵電極8A之間的氧化硅膜12a，可以改善擊穿電壓。另一方面，由于氧化硅膜12a具有比氮化硅膜更低的介電常數(shù)，故可降低栓21和柵電極8A之間的絕緣膜的介電常數(shù)，從而減小寄生電容。
然后，用CVD方法，在氧化硅膜18上淀積厚度約為200nm的氧化硅膜28，再在氮?dú)夥罩?，?00℃下進(jìn)行大約1分鐘的熱處理。利用這一熱處理，形成栓21的多晶硅膜中的雜質(zhì)從接觸孔19和20的底部擴(kuò)散進(jìn)入存儲(chǔ)器單元選擇MISFET Qs的n-型半導(dǎo)體區(qū)9a，從而形成低阻n型半導(dǎo)體區(qū)(即源和漏)9。
接著，如圖26所示，用干法腐蝕處理方法，利用光刻膠膜R2作為掩模，清除接觸孔19上的氧化硅膜28，從而形成通孔22。這些通孔22排列在遠(yuǎn)離有源區(qū)L的元件隔離溝槽6上。此處，圖26(a)放大剖面圖示出了此處理之后沿圖4中A-A線的主要部分；圖26(b)放大剖面圖示出了此處理之后沿圖4中B-B線的主要部分；圖27俯視平面圖示出了此處理之后的存儲(chǔ)器單元陣列的主要部分。
然后，如圖25所示，用干法腐蝕處理方法，利用光刻膠膜R3作為掩模，清除外圍電路的氧化硅膜28、18和17、SOG膜16以及柵絕緣膜7，從而在n溝道MISFET Qn的n+型半導(dǎo)體區(qū)10(即源和漏)上形成接觸孔30和31，并在p溝道MISFET Qp的p+型半導(dǎo)體區(qū)11上形成接觸孔32和33。另一方面，與此同時(shí)，在p溝道MISFET Qp的柵電極8C上形成接觸孔34，并在n溝道MISFET Qn的柵電極8B上形成未示出的接觸孔。這些接觸孔30-34必須制作成相對(duì)于元件隔離區(qū)保留不至于覆蓋元件隔離區(qū)的余量。
借助于在不同的步驟中如此執(zhí)行用來形成通孔22的腐蝕處理和用來形成接觸孔30-34的腐蝕處理，有可能在制作外圍電路的深接觸孔30-34時(shí)，防止暴露于存儲(chǔ)器陣列的淺通孔22底部的栓21被過深地刮去。此處，可以將上述制作通孔22和接觸孔30-34的順序任意倒轉(zhuǎn)。
接著，如圖28所示，在含有接觸孔30-34和通孔22的氧化硅膜28上淀積厚度約為40nm的Ti膜36。用諸如準(zhǔn)直濺射之類的高度方向性濺射方法，將此Ti膜36淀積成甚至能夠在高形狀比的接觸孔30-34的底部保持約為10nm或更大的厚度。
然后，在Ar(氬)氣氛中，于650℃下對(duì)Ti膜36進(jìn)行大約30秒鐘的熱處理(不暴露于大氣)，并在氮?dú)夥罩校?50℃下進(jìn)一步進(jìn)行大約1分鐘的熱處理。如圖29所示，此熱處理引起接觸孔30-34底部的Si襯底與Ti膜36之間發(fā)生反應(yīng)，從而在n溝道MISFET Qn的n+型半導(dǎo)體區(qū)10(即源和漏)的表面上和p溝道MISFET Qp的p+型半導(dǎo)體區(qū)11(即源和漏)上，形成厚度約為10nm的TiSi2層37。另一方面，利用前述氮?dú)夥罩械臒崽幚?，淀積在接觸孔30-34的側(cè)壁上的薄的Ti膜36被氮化成難以與Si反應(yīng)的穩(wěn)定膜。
此處，氧化硅膜28上的Ti膜36的表面此時(shí)也被氮化，但其余部分不被氮化而保持不反應(yīng)。另一方面，在通孔22底部的栓21的表面上(如圖26所示)，借助于形成栓21的多晶硅膜與Ti膜36之間的反應(yīng)而形成TiSi2膜37。
借助于在接觸孔30-33的底部形成TiSi2層37，下一步驟要制作栓35的接觸孔30-33中的部分以及外圍電路接觸的MISFET的源和漏(即n+型半導(dǎo)體區(qū)10和p+型半導(dǎo)體區(qū)11)的接觸電阻，可以被降低到1KΩ或更低，致使諸如讀出放大器SA或字驅(qū)動(dòng)器WD之類的外圍電路能夠高速工作。接觸孔30-33底部的硅化物層也可以由諸如CoSi2(硅化鈷)、TaSi2(硅化鉭)或MoSi2(硅化鉬)之類的TiSi2之外的難熔金屬硅化物構(gòu)成。
接著，如圖30所示，用CVD方法，在Ti膜36上淀積厚度約為30nm的TiN膜40。此CVD方法具有優(yōu)于濺射方法的臺(tái)階覆蓋性，致使能夠淀積厚度基本上等于高形狀比接觸孔30-34底部的平坦部分的厚度的TiN膜40。接著，用CVD方法，采用六氟化鎢(WF6)、氫和單硅烷(SiH4)作為源氣體，在TiN膜40上淀積厚度約為300nm的厚W膜41，以便用W膜41完全掩埋各個(gè)接觸孔30-34和通孔22的內(nèi)部(如圖26所示)。
此處，若在剛剛制作TiSi2層37之后用腐蝕液清除未被反應(yīng)的Ti膜36，則腐蝕液不僅侵入到制作在p溝道MISFET Qp的柵電極8C上的接觸孔34的內(nèi)部，而且侵入到制作在n溝道MISFET Qn的柵電極8B上的未示出的接觸孔的內(nèi)部，致使由多晶-金屬結(jié)構(gòu)構(gòu)成的柵電極8B和8C的表面(即W膜)被腐蝕。為了防止這一點(diǎn)，根據(jù)本實(shí)施例，TiSi2層37被制作在接觸孔30-33的底部，并淀積TiN膜40和W膜41，在氧化硅膜28上和接觸孔30-34中留下未被反應(yīng)的Ti膜36。
然后，如圖31所示，用CMP方法清除(或回拋光)氧化硅膜28上的W膜41、TiN膜40和Ti膜36，從而在接觸孔30-34和通孔22中分別形成由上述W膜41、TiN膜40和Ti膜36組成的栓35(如圖26所示)。也可以借助于用干法腐蝕方法清除(或回腐蝕)氧化硅膜28上的W膜41、TiN膜40和Ti膜36來制作栓35。
上述的栓35由于主要由W膜41即難熔金屬組成而具有低的電阻和高的抗熱性。另一方面，制作在W膜下方的TiN膜40不僅在用CVD方法淀積W膜41時(shí)用作防止六氟化鎢與Si發(fā)生反應(yīng)產(chǎn)生缺陷(諸如侵蝕或蛀孔)的勢(shì)壘層，而且在稍后的高溫?zé)崽幚頃r(shí)用作防止W膜41與Si襯底發(fā)生反應(yīng)(即硅化)的勢(shì)壘層。此勢(shì)壘層也可以由TiN之外的難熔金屬氮化物(例如WN)構(gòu)成。
栓35也可以主要由TiN膜40構(gòu)成而不用W膜41。具體地說，栓35也可以借助于將厚的TiN膜40分別埋置在接觸孔30-34和通孔22中而形成(如圖26所示)。比之主要由W膜41組成的情況，栓35此時(shí)具有相當(dāng)高的電阻。然而，當(dāng)下一步驟中待要淀積在氧化硅膜28上的W膜40被干法腐蝕以形成外圍電路的位線BL和第一布線線條23-26時(shí)，TiN膜40起腐蝕停止層的作用。結(jié)果，極大地改善了布線線條23-26和接觸孔30-34的不對(duì)準(zhǔn)的裕度，從而顯著地改善了布線線條23-26的布局自由度。
接著，用下列方法在氧化硅膜28上制作外圍電路的位線BL和第一層布線線條23-26。
首先，如圖32所示，對(duì)氧化硅膜28的表面進(jìn)行濕法清洗，以充分地清除拋光殘留物，再用濺射方法在其上淀積厚度約為100nm的W膜42。接著，如圖33所示，用制作在W膜42上的光刻膠膜43作為掩模，對(duì)W膜42進(jìn)行干法腐蝕，以制作外圍電路的位線BL和第一層布線線條23-26。
也可以用CVD方法淀積的W膜或W膜與TiN膜組成的疊層膜來制作位線BL和布線線條23-26。作為變通，也可以采用與氧化硅基絕緣膜有良好的接觸性的難熔金屬或其氮化物的單層膜(例如Mo膜或Ta膜)或其疊層膜。此處，圖34俯視平面圖示出了制作位線BL之后的存儲(chǔ)器單元陣列的主要部分。這些位線BL被制作成帶狀，并通過通孔22與具有矩形俯視平面形狀的栓21電連接。
接著，如圖35-36所示，在位線BL和第一層布線線條23-26上，分別淀積厚度約為100nm的氧化硅膜38。然后，將厚度約為250nm的SOG膜39旋涂到氧化硅膜38的上部，再在含水汽的氧氣氛中，于大約400℃下進(jìn)行烘焙。而且，借助于在800℃下對(duì)其進(jìn)行大約1分鐘熱處理以使其致密而進(jìn)一步整平SOG膜39的表面。此處，圖36(a)放大剖面圖示出了此處理之后沿圖4中A-A線的主要部分，圖36(b)放大剖面圖示出了此處理之后沿圖4中B-B線的主要部分。
此處，當(dāng)位線BL和第一層布線線條23-26的臺(tái)階小時(shí)，不用SOG膜39，而僅僅借助于淀積厚的氧化硅膜38，也可以實(shí)現(xiàn)整平。當(dāng)位線BL和布線線條23-26的密度差大，以致僅僅用SOG膜39無法獲得足夠的平整度時(shí)，可以用CMP方法拋光SOG膜39的表面，并可以在SOG膜39上淀積用來修補(bǔ)SOG膜39表面上的細(xì)小拋光傷痕的氧化硅膜。另一方面，當(dāng)用來使SOG膜39致密的溫度不能這樣高時(shí)，可以在其上進(jìn)一步淀積氧化硅膜以便補(bǔ)償抗潮性能的下降。
然后，如圖37所示，在SOG膜39上淀積厚度約為200nm的多晶硅膜70，并用光刻膠膜作為掩模進(jìn)行干法腐蝕，以便在接觸孔20上形成通孔71。這些通孔71被制作成其直徑基本上等于最小制作尺寸。
接著，如圖38所示，由通孔71的側(cè)壁上形成由多晶硅膜組成的側(cè)壁間隔72。側(cè)壁間隔72的制作方法是，用CVD方法，在含有通孔71內(nèi)部的多晶硅膜70上淀積薄至大約60nm的第二(未示出)多晶硅膜，然后對(duì)此多晶硅膜進(jìn)行回腐蝕，從而將其留在通孔71的側(cè)壁上。借助于形成這些側(cè)壁間隔72，通孔71的內(nèi)徑被制成小于最小制作尺寸。
然后，如圖39所示，用多晶硅膜70和側(cè)壁間隔72作為掩模，對(duì)通孔71底部的絕緣膜(即SOG膜39以及氧化硅膜38和28)進(jìn)行干法腐蝕，以形成通過位線BL與相鄰位線BL之間的空間延伸到接觸孔20的通孔48。
用內(nèi)徑小于最小制作尺寸的通孔71的側(cè)壁上的側(cè)壁間隔72作為掩模，來制作通孔48，致使其內(nèi)徑小于最小制作尺寸。結(jié)果，能夠有效地保持用來對(duì)準(zhǔn)位線BL的空間區(qū)域和通孔48的余量，從而可靠地防止下一步驟待要埋置在通孔48中的栓49與位線BL或下方的栓35發(fā)生短路。
接著，如圖40所示，用CVD方法，在其中含有通孔48內(nèi)部的多晶硅膜70上，淀積被n型雜質(zhì)(例如P(磷))摻雜的厚度約為200nm的多晶硅膜(未示出)，然后與多晶硅膜70和側(cè)壁間隔72一起被回腐蝕，從而在通孔48中形成由多晶硅膜組成的栓49。
然后，如圖41所示，用CVD方法，在SOG膜39上淀積厚度約為200nm的氮化硅膜44，并用干法腐蝕處理，以光刻膠膜作為掩模，清除外圍電路的氮化硅膜44。留在存儲(chǔ)器陣列中的氮化硅膜44，在制作稍后描述的信息儲(chǔ)存電容元件C的下電極45的步驟中，被用作腐蝕氧化硅膜的腐蝕停止層。
接著，如圖42所示，用CVD方法，在氮化硅膜44上淀積氧化硅膜50，并用光刻膠膜作為掩模，對(duì)氧化硅膜50和下方的氮化硅膜44進(jìn)行干法腐蝕，以便在通孔48上形成溝槽73。由于信息儲(chǔ)存電容元件C的下電極45沿溝槽73的內(nèi)壁制作，故氧化硅膜50必須淀積成具有大的厚度(例如大約1.3微米)，以便借助于增大下電極45的表面面積而增加儲(chǔ)存的電荷。
然后，如圖43所示，用CVD方法，在含有溝槽73的內(nèi)部的氧化硅膜50上，淀積摻有n型雜質(zhì)(例如P(磷))的厚度約為69nm的多晶硅膜45A。此多晶硅膜45A被用作信息儲(chǔ)存電容元件C下方的電極材料。
接著，如圖44所示，將厚度約為300nm的SOG膜旋涂到含有溝槽73內(nèi)部的多晶硅膜45A，再用大約400℃下熱處理進(jìn)行烘焙，并對(duì)溝槽73外面的SOG膜74進(jìn)行回腐蝕和清除。
然后，如圖45所示，用光刻膠膜74覆蓋外圍電路的多晶硅膜45A，并對(duì)存儲(chǔ)器陣列的氧化硅膜50上的多晶硅膜45A進(jìn)行回腐蝕(各向異性腐蝕)和清除，以便沿溝槽73的內(nèi)壁形成下電極45。這些下電極45也可以由多晶硅膜45A之外的導(dǎo)電膜形成。用作下電極的導(dǎo)電膜可以按所希望的那樣由抗熱性和抗氧化性不會(huì)由于下一步驟要執(zhí)行的電容絕緣膜的高溫?zé)崽幚矶嘶闹T如難熔金屬W或Ru(釕)、或?qū)щ娊饘傺趸颮uO(氧化釕)或IrO(氧化銥)之類的導(dǎo)電材料制成。
接著，如圖46所示，用氫氟酸基腐蝕液同時(shí)清除留在溝槽73與溝槽73之間的間隙中的氧化硅膜50和溝槽73中的SOG膜74，然后清除光刻膠膜75。接著，用干法腐蝕處理，以覆蓋存儲(chǔ)器陣列的光刻膠膜作為掩模，清除外圍電路的多晶硅膜45A，從而完成圓筒形下電極45。氮化硅膜44制作在溝槽間隙中的氧化硅膜50的底部，使下方的SOG膜39在氧化硅膜50被濕法腐蝕時(shí)不被腐蝕。另一方面，外圍電路的表面此時(shí)被多晶硅膜45A覆蓋，致使下方的厚氧化硅膜50不被腐蝕。
借助于在外圍電路中留下厚度大的氧化硅膜50，在稍后步驟中待要制作在信息儲(chǔ)存電容元件C上的層絕緣膜56和63的表面，與存儲(chǔ)器陣列和外圍電路的表面基本上處于同一高度。這使得容易制作待要排列在層絕緣膜56上的第二層布線線條52和53、待要排列在層絕緣膜63上的第三層布線線條57和58、以及用來連接第二和第三層布線線條的通孔60和61。
然后，在氨氣氛中，于800℃下執(zhí)行大約3分鐘的熱處理，以便在下電極45的表面上形成(未示出的)薄的氮化物膜。之后，如圖47所示，在下電極45上淀積厚度約為14nm的薄的Ti2O5(氧化鉭)膜46。在下電極45上制作氮化膜是為了防止形成下電極45的多晶硅膜(45A)被下一個(gè)熱處理氧化。另一方面，用CVD方法，以例如五乙氧基鉭(Ta(OC2H5)5)作為源氣體來淀積Ti2O5膜46。用CVD方法這樣淀積的Ti2O5膜46具有優(yōu)良的臺(tái)階覆蓋性，致使它在具有立體圓筒形狀的下電極45的表面上以基本上相等的厚度淀積。
接著，在氧化氣氛中，于800℃下對(duì)Ti2O5膜46進(jìn)行大約3分鐘的熱處理。借助于這一高溫?zé)崽幚?，修補(bǔ)了膜中的晶體缺陷，從而形成質(zhì)量?jī)?yōu)良的Ti2O5膜46。結(jié)果，能夠降低信息儲(chǔ)存電容元件C的漏電流，從而制造刷新特性得到了改善的DRAM。
另一方面，為了增大其表面面積，信息儲(chǔ)存電容元件C的下電極45被制作成立體圓筒形狀，且電容絕緣膜由介電常數(shù)約為20-25的Ti2O5膜46組成，以致即使存儲(chǔ)器單元被小型化了，仍能夠保持足以鎖存信息的儲(chǔ)存電荷。
另一方面，淀積Ti2O5膜46之前形成的下方位線BL和第一層布線線條23-26，由具有優(yōu)良的與氧化硅基絕緣膜的接觸性能的W膜構(gòu)成。這使得有可能可靠地防止由高溫?zé)崽幚鞹i2O5膜46所造成的位線BL和布線線條23-26的膜被刮去的缺陷。
另一方面，由于位線由具有高抗熱性的W膜構(gòu)成，故有可能可靠地防止由高溫?zé)崽幚鞹i2O5膜46所造成的使制作成具有最小制作尺寸或更小的精細(xì)寬度的位線BL退化或破裂的缺陷。由于用來連接外圍電路的MISFET和第一層布線線條23-26的接觸孔30-34中的栓35由高抗熱性的導(dǎo)電材料(亦即W膜/TiN膜/Ti膜)制成，使得有可能防止由高溫?zé)崽幚鞹i2O5膜46所造成的源和漏的漏電流和接觸電阻增大的缺陷。
信息儲(chǔ)存電容元件C的電容絕緣膜也可以由諸如BST、STO、BaTiO3(鈦酸鋇)、PbTiO3(鈦酸鉛)、PZT(PbZrxTi1-xO3)、PLT(PbLaxTi1-xO3)或PLZT之類的金屬氧化物制成的高(鐵)電膜組成。由于這些高(鐵)電膜在制作之后通常要求在至少約750℃下進(jìn)行高溫?zé)崽幚硪员闾峁┚w缺陷較少的高質(zhì)量，故即使在使用這種高(鐵)電膜時(shí)，也能夠獲得與前述相似的效果。
然后，如圖48所示，用CVD方法和濺射方法一起，在Ti2O5膜46上淀積TiN膜，再用干法腐蝕處理，以光刻膠膜作為掩模，對(duì)TiN膜和Ti2O5膜46進(jìn)行圖形化，以便完成信息儲(chǔ)存電容元件C，它被構(gòu)造成包括由TiN膜組成的上電極47、由Ti2O5膜46組成的電容絕緣膜和由多晶硅膜(45A)組成的下電極45。另一方面，直到這些步驟，已經(jīng)完成了存儲(chǔ)器單元，它被構(gòu)造成包括存儲(chǔ)器單元選擇MISFET Qs以及與之串聯(lián)連接的信息儲(chǔ)存電容元件C。信息儲(chǔ)存電容元件C的上電極47也可以由諸如W膜之類的TiN膜之外的導(dǎo)電膜構(gòu)成。
接著，如圖49所示，在信息儲(chǔ)存電容元件C上制作層絕緣膜56，再用光刻膠膜作為掩模，對(duì)外圍道路的層絕緣膜56、氧化硅膜50、SOG膜39和氧化硅膜39進(jìn)行腐蝕，以便在第一層布線線條26上形成通孔54。層絕緣膜56由例如用CVD方法淀積成厚度約為600nm的氧化硅膜組成。
然后，如圖50所示，在通孔54中制作栓55，并在層絕緣膜56上制作第二層布線線條52和53。栓55的制作方法是例如用濺射方法在層絕緣膜56上淀積Ti膜，用CVD方法在其上淀積TiN膜和W膜，然后對(duì)這些膜進(jìn)行回腐蝕(或干法腐蝕)，并使之只留下在通孔54中。第二層布線線條52和53的制作方法是用濺射方法，在層絕緣膜56上相繼淀積厚度約為50nm的Ti膜、厚度約為500nm的Al(鋁)膜、厚度約為50nm的Ti膜以及厚度約為50nm的TiN膜，然后用干法腐蝕處理，以光刻膠膜作為掩模，對(duì)這些膜進(jìn)行圖形化。
在制作信息儲(chǔ)存電容元件C的電容絕緣膜之后，不再涉及到伴隨高溫?zé)崽幚淼牟襟E。因此，可以用主要由具有低電阻但在抗熱性方面不如難熔金屬或其氮化物的鋁組成的導(dǎo)電材料來作為待要制作在層絕緣膜56上的第二層布線線條52和53的材料的范例。另一方面，由于沒有高溫?zé)崽幚聿襟E而不引起膜被刮去的問題，故可以用Ti膜作為在氧化硅組成的層絕緣膜56上制作第二層布線線條52和53時(shí)與層絕緣膜56相交部分處的勢(shì)壘金屬。
接著，如圖51所示，在第二層布線線條52和53上制作第二層絕緣膜63之后，對(duì)信息儲(chǔ)存電容元件C上的層絕緣膜63和56進(jìn)行腐蝕，以形成通孔60，并對(duì)外圍道路的第二布線線條53上的層絕緣膜63進(jìn)行腐蝕，以形成通孔61。第二層絕緣膜63構(gòu)造成例如包括用CVD方法淀積的厚度約為300nm的氧化硅膜、旋涂在前者上的厚度約為400nm的SOG膜、以及用CVD方法淀積的厚度約為300nm的氧化硅膜。在大約400℃的溫度下，對(duì)形成部分層絕緣膜63的SOG膜進(jìn)行烘焙，以便防止主要由Al和信息儲(chǔ)存電容元件C的電容絕緣膜組成的第二層布線線條52和53退化。
之后，在通孔60和61中制作栓62，然后在層絕緣膜上制作第三層布線線條57、58和59，這樣就基本上完成了圖3所示的前述DRAM。栓62由例如與前述栓55相同的導(dǎo)電材料(亦即W膜/TiN膜/Ti膜)構(gòu)成，而第三層布線線條57、58和59由例如與第二層布線線條52和53相同的導(dǎo)電材料(亦即TiN膜/Ti膜/Al膜/Ti膜)構(gòu)成。此處，雖然未示出，但在第三層布線線條57、58和59上淀積了高度抗水的致密絕緣膜(亦即由等離子體CVD方法淀積的氧化硅膜和氮化硅膜組成的二層結(jié)構(gòu)的絕緣膜)。
雖然結(jié)合其實(shí)施例已經(jīng)具體地描述了我們的發(fā)明，但本發(fā)明應(yīng)該不局限于此，而是自然能夠以各種各樣的方式進(jìn)行修正而不超越其主旨。
例如，已經(jīng)在信息儲(chǔ)存電容元件具有圓筒形狀的情況下描述了上述實(shí)施例，但本發(fā)明不應(yīng)該局限于此，而是能夠多方面地應(yīng)用于例如扇形的信息儲(chǔ)存電容元件。
另一方面，已經(jīng)在本發(fā)明應(yīng)用于具有多晶-金屬結(jié)構(gòu)的柵電極的情況下描述了上述實(shí)施例，但本發(fā)明不應(yīng)該局限于此。本發(fā)明還能夠應(yīng)用于柵電極被構(gòu)造成具有所謂“多硅化物結(jié)構(gòu)”的情況，其中諸如硅化鎢之類的硅化物膜被制作在低阻多晶硅膜上，或僅僅由諸如鎢的金屬膜制成。
另一方面，已經(jīng)在用來電連接位線和存儲(chǔ)器單元選擇MISFET的連接孔具有矩形俯視平面形狀的情況下描述了上述實(shí)施例，但本發(fā)明不應(yīng)該局限于此，而是連接孔也可以具有普通的圓形。在此修正中，借助于使位線沿平面方向局部延伸以橫切其延伸方向，以及借助于使延伸部分重疊在連接孔上，將位線與連接孔電連接。作為變通，可以借助于將有源區(qū)的一個(gè)區(qū)域沿位線方向延伸到如此的程度，以至于存儲(chǔ)器單元選擇MISFET形成位線的連接孔、借助于在延伸部分形成連接孔、以及借助于將直的位線重疊在連接孔上，而電連接二者。
在迄今所作的描述中，已經(jīng)在應(yīng)用于DRAM技術(shù)或其背景應(yīng)用領(lǐng)域的情況下描述了我們的發(fā)明，但本發(fā)明應(yīng)該不局限于此。本發(fā)明可以應(yīng)用于諸如SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)或快速存儲(chǔ)器(EEPROM電可擦可編程ROM)這樣的另一類存儲(chǔ)器電路芯片、微處理器這樣的邏輯電路芯片、或在公共半導(dǎo)體芯片上具有邏輯電路和存儲(chǔ)器電路的邏輯存儲(chǔ)器電路芯片之類的另一類半導(dǎo)體集成電路器件。
下面簡(jiǎn)述一下用本發(fā)明的典型方法得到的效果。
(1)根據(jù)本發(fā)明，厚度可以做得比帽絕緣膜僅僅由氮化硅膜構(gòu)成的情況下更小，致使能夠降低連接孔的形狀比。結(jié)果，能夠容易地將導(dǎo)電膜埋置在連接孔中，從而避免諸如可能由導(dǎo)電膜埋置不良引起的電阻增大和導(dǎo)電不良之類的問題，致使能夠改善半導(dǎo)體集成電路的成品率和可靠性。
(2)根據(jù)本發(fā)明，能夠減薄帽絕緣膜的氮化硅膜，以避免在制作帽絕緣膜之后，帽絕緣膜可能由于熱處理而分離或隆起的問題。結(jié)果，能夠改善半導(dǎo)體集成電路的成品率和可靠性。
(3)根據(jù)本發(fā)明，柵電極上的帽絕緣膜具有由氧化硅膜和氮化硅膜組成的疊層結(jié)構(gòu)，且待要形成在半導(dǎo)體襯底和帽絕緣膜上的腐蝕停止層由氮化硅膜組成。結(jié)果，能夠減薄腐蝕停止層的氮化硅膜，以便即使在相鄰的柵電極之間的間距小的時(shí)候，也能夠充分降低接觸電阻。而且，能夠降低帽絕緣膜的總厚度，從而減小連接孔的形狀比。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件制造工藝，它包含下列步驟(a)用第一導(dǎo)電膜、第一絕緣膜和第二絕緣膜，相繼涂敷半導(dǎo)體襯底，并對(duì)其進(jìn)行圖形化以形成多個(gè)第一導(dǎo)電膜圖形；(b)在所述步驟(a)之后，在半導(dǎo)體襯底上、所述第一導(dǎo)電膜圖形的側(cè)壁上以及所述第二絕緣膜上，制作第三絕緣膜，并在所述第三絕緣膜上制作第四絕緣膜；(c)在所述步驟(b)之后，在所述第四絕緣膜上，制作在所述多個(gè)第一導(dǎo)電膜圖形的相鄰圖形之間具有第一窗口的掩模，并在所述第四絕緣膜比所述第三和第二絕緣膜更容易被腐蝕掉的條件下，對(duì)從所述掩模第一窗口暴露的所述第四絕緣膜進(jìn)行腐蝕，以便在所述第四絕緣膜中形成第二窗口；以及(d)在所述步驟(c)之后，在所述第三絕緣膜比所述第一絕緣膜和所述第四絕緣膜更容易被腐蝕掉的條件下，對(duì)從所述第四絕緣膜的第二窗口暴露的所述第三絕緣膜進(jìn)行各向異性腐蝕，以便在所述相鄰的第一導(dǎo)電膜圖形之間的第三絕緣膜中形成暴露所述半導(dǎo)體襯底的上表面的第三窗口。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中所述步驟(c)的腐蝕被停止，使從所述第一窗口暴露的第四絕緣膜可以被清除，而所述相鄰第一導(dǎo)電膜圖形上的第一絕緣膜可以不被暴露。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中所述步驟(d)的腐蝕被停止，使從所述第二窗口暴露的第三絕緣膜可以被清除以暴露半導(dǎo)體襯底，而所述相鄰第一導(dǎo)電膜圖形上的第一絕緣膜可以留下。
4.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中所述第一絕緣膜和所述第四絕緣膜由氧化硅膜組成，而所述第二絕緣膜和所述第三絕緣膜由氮化硅膜組成。
5.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中所述第二絕緣膜的厚度和所述第三絕緣膜的厚度之和，大于將從所述半導(dǎo)體襯底上的第三絕緣膜上表面到所述第一導(dǎo)電膜圖形上的第三絕緣膜上表面存在的第四絕緣膜的厚度除以所述第四絕緣膜對(duì)所述第二絕緣膜和所述第三絕緣膜的腐蝕速率的比值所計(jì)算得到的數(shù)值。
6.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中所述第一絕緣膜的厚度，大于將所述第三絕緣膜的厚度除以所述第三絕緣膜對(duì)所述第一絕緣膜的腐蝕速率的比值所計(jì)算得到的數(shù)值。
7.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中所述第三絕緣膜的厚度，小于所述相鄰第一導(dǎo)電膜圖形之間的間隙的一半。
8.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，在所述步驟(a)之前，還包含(e)在所述半導(dǎo)體襯底中制作溝槽；以及(f)用絕緣膜掩埋所述溝槽。
9.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中制作所述第四絕緣膜的步驟包括涂敷SOG膜。
10.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中制作所述第四絕緣膜的步驟包括下列步驟涂敷SOG膜；在其上涂敷氧化硅膜；以及對(duì)氧化硅膜進(jìn)行拋光。
11.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中制作所述第四絕緣膜的步驟包括下列步驟涂敷硼/磷硅酸鹽玻璃膜；回流硼/磷硅酸鹽玻璃膜；以及對(duì)回流的硼/磷硅酸鹽玻璃膜的上表面進(jìn)行拋光。
12.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中制作所述第一導(dǎo)電膜的步驟包括下列步驟涂敷多晶硅膜；以及在其上制作硅化物膜。
13.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中制作所述第一導(dǎo)電膜的步驟包括下列步驟涂敷多晶硅膜；在其上制作勢(shì)壘金屬膜；以及在其上制作難熔金屬膜。
14.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件制造工藝，其中所述步驟(a)包括下列步驟用光刻膠膜作為腐蝕掩模，對(duì)所述第一絕緣膜和所述第二絕緣膜進(jìn)行圖形化，然后清除所述光刻膠膜；以及用圖形化的所述第一絕緣膜和所述第二絕緣膜作為腐蝕掩模，對(duì)第一導(dǎo)電膜進(jìn)行圖形化，以形成所述多個(gè)第一導(dǎo)電膜圖形。
15.一種半導(dǎo)體集成電路器件制造工藝，它包含下列步驟(a)用多晶硅膜涂敷半導(dǎo)體襯底，然后通過勢(shì)壘金屬膜，用難熔金屬膜涂敷多晶硅膜，以形成第一導(dǎo)電膜；(b)在第一導(dǎo)電膜上制作用來保護(hù)所述第一導(dǎo)電膜的第一絕緣膜；(c)在所述步驟(b)之后，對(duì)半導(dǎo)體襯底進(jìn)行熱處理；(d)在所述步驟(b)之后，在所述保護(hù)第一導(dǎo)電膜的第一絕緣膜上，制作第二絕緣膜；(e)對(duì)所述第二絕緣膜、所述第一絕緣膜和所述第一導(dǎo)電膜進(jìn)行圖形化，以形成多個(gè)導(dǎo)電膜圖形；以及(f)在所述步驟(e)之后，清洗然后氧化半導(dǎo)體襯底。
16.根據(jù)權(quán)利要求15的半導(dǎo)體集成電路器件制造工藝，還包含(g)在所述步驟(f)之后，在所述半導(dǎo)體襯底上、在所述第一導(dǎo)電膜圖形的側(cè)壁上、以及在所述第二絕緣膜上，制作第三絕緣膜，然后在所述第三絕緣膜上制作第四絕緣膜；(h)在所述步驟(g)之后，在所述第四絕緣膜上，制作在所述多個(gè)第一導(dǎo)電膜圖形的相鄰圖形之間具有第一窗口的掩模，并在所述第四絕緣膜比所述第三和第二絕緣膜更容易被腐蝕掉的條件下，對(duì)從所述掩模的第一窗口暴露的所述第四絕緣膜進(jìn)行腐蝕，以便在所述第四絕緣膜中形成第二窗口；以及(i)在所述步驟(h)之后，在所述第三絕緣膜比所述第一絕緣膜和所述第四絕緣膜更容易被腐蝕掉的條件下，對(duì)從所述第四絕緣膜的第二窗口暴露的所述第三絕緣膜進(jìn)行各向異性腐蝕，以便在所述相鄰的第一導(dǎo)電膜圖形之間的第三絕緣膜中形成暴露所述半導(dǎo)體襯底上表面的第三窗口。
17.根據(jù)權(quán)利要求15的半導(dǎo)體集成電路器件制造工藝，其中用等離子體CVD方法制作所述保護(hù)第一導(dǎo)電膜的第一絕緣膜。
18.根據(jù)權(quán)利要求15的半導(dǎo)體集成電路器件制造工藝，其中所述勢(shì)壘金屬膜由氮化鎢構(gòu)成；而其中所述清洗處理使用含過氧化氫的清洗液。
19.根據(jù)權(quán)利要求15的半導(dǎo)體集成電路器件制造工藝，其中所述保護(hù)第一導(dǎo)電膜的第一絕緣膜由氧化硅膜組成；而其中所述第二絕緣膜由氮化硅制成。
20.一種半導(dǎo)體集成電路器件的制造工藝，它包含下列步驟(a)在半導(dǎo)體襯底上制作柵絕緣膜，然后制作第一導(dǎo)電膜；(b)在所述第一導(dǎo)電膜上制作第一絕緣膜；(c)在所述第一絕緣膜上制作第二絕緣膜；(d)對(duì)所述第二絕緣膜、所述第一絕緣膜和所述第一導(dǎo)電膜進(jìn)行圖形化，以便在所述半導(dǎo)體襯底上形成多個(gè)字線和多個(gè)柵電極、以及在所述字線和所述柵電極上形成由所述第一絕緣膜和所述第二絕緣膜組成的帽絕緣膜；(e)在所述步驟(d)之后，在所述半導(dǎo)體襯底上、所述字線的側(cè)壁上、所述柵電極的側(cè)壁上、以及所述帽絕緣膜上，制作第三絕緣膜，然后在所述第三絕緣膜上制作第四絕緣膜；(f)在所述步驟(e)之后，在所述第四絕緣膜上，制作在所述多個(gè)字線的相鄰字線之間具有第一窗口的掩模，并在所述第四絕緣膜比所述第三和第二絕緣膜更容易被腐蝕掉的條件下，對(duì)從所述掩模的第一窗口暴露的所述第四絕緣膜進(jìn)行腐蝕，以便在所述第四絕緣膜中形成第二窗口；(g)在所述步驟(f)之后，在所述第三絕緣膜比所述第一絕緣膜和所述第四絕緣膜更容易被腐蝕掉的條件下，對(duì)從所述第四絕緣膜的第二窗口暴露的所述第三絕緣膜進(jìn)行各向異性腐蝕，以便在所述相鄰的字線之間的第三絕緣膜中形成暴露所述半導(dǎo)體襯底上表面的第三窗口。(h)將導(dǎo)電膜埋置在所述多個(gè)連接孔中；(i)制作要與所述導(dǎo)電膜中連接位線的導(dǎo)電膜電連接的位線；以及(j)制作要與所述導(dǎo)電膜中連接電容元件的導(dǎo)電膜電連接的信息儲(chǔ)存電容元件。
21.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件制造工藝，還包含在所述步驟(a)之前，在所述半導(dǎo)體襯底的隔離區(qū)中制作溝槽，并用絕緣膜涂敷包括溝槽的半導(dǎo)體襯底；以及清除所述絕緣膜使之留在所述溝槽中，以便在所述溝槽中形成埋置的絕緣膜，從而形成溝槽型隔離區(qū)。
22.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件制造工藝，其中制作所述第一導(dǎo)電膜的步驟包含下列步驟涂敷多晶硅膜；用勢(shì)壘金屬膜涂敷所述多晶硅膜；以及用難熔金屬膜涂敷所述勢(shì)壘金屬膜。
23.根據(jù)權(quán)利要求22的半導(dǎo)體集成電路器件制造工藝，還包含下列步驟在制作所述第一絕緣膜的步驟之后，執(zhí)行熱處理，以便使構(gòu)成所述勢(shì)壘金屬膜的氮化鎢致密化；并在所述步驟(d)之后，使用含有過氧化氫水溶液的清洗液執(zhí)行清洗處理，然后執(zhí)行氧化處理。
24.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件制造工藝，其中所述第一絕緣膜用等離子體CVD方法制作，而所述第二絕緣膜用低壓CVD方法制作。
25.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件制造工藝，其中所述第一絕緣膜由氧化硅膜組成，而所述第二絕緣膜由氮化硅組成。
26.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件制造工藝，其中在所述位線連接導(dǎo)電膜的俯視平面尺寸中，所述字線沿延伸方向的尺寸比所述字線沿相交方向的尺寸更大，致使所述位線連接導(dǎo)電膜在俯視平面中重疊隔離區(qū)。
27.一種半導(dǎo)體集成電路器件制造工藝，它包含下列步驟(a)在半導(dǎo)體襯底上相繼制作第一導(dǎo)電膜、第一絕緣膜和第二絕緣膜，并對(duì)其進(jìn)行圖形化，以便形成第一區(qū)中的第一導(dǎo)體圖形和第二區(qū)中的第二導(dǎo)體圖形；(b)在所述第一和第二導(dǎo)體圖形的側(cè)壁上制作第三絕緣膜；(c)用第一導(dǎo)電類型雜質(zhì)，對(duì)所述第二區(qū)中的所述半導(dǎo)體襯底的表面進(jìn)行與所述第三絕緣膜自對(duì)準(zhǔn)的摻雜；(d)在所述第一和第二區(qū)中的所述第三絕緣膜上，制作第四絕緣膜，以便掩埋所述第一圖形之間的所述第一區(qū)；(e)在所述第四絕緣膜比所述第三絕緣膜更容易被腐蝕掉的條件下，在所述第一圖形之間的所述第一區(qū)中的所述第四絕緣膜中，制作第一窗口；以及(f)在所述第一窗口中暴露的所述第三絕緣膜中，制作第二窗口。
28.一種半導(dǎo)體集成電路器件制造工藝，它包含下列步驟(a)在半導(dǎo)體襯底上相繼制作第一導(dǎo)電膜、第一氧化硅膜和第一氮化硅膜，并對(duì)其進(jìn)行圖形化，以便形成第一區(qū)中的第一導(dǎo)體圖形和第二區(qū)中的第二導(dǎo)體圖形；(b)在所述第一和第二導(dǎo)體圖形的側(cè)壁上制作第二氮化硅膜；(c)用N型第一雜質(zhì)，對(duì)所述第二區(qū)中的所述半導(dǎo)體襯底的表面進(jìn)行與所述第二氮化硅膜自對(duì)準(zhǔn)的摻雜；(d)在所述第一和第二區(qū)中的所述第二氮化硅膜上，制作第二氧化硅膜，以便掩埋所述第一圖形之間的所述第一區(qū)；(e)在所述第二氧化硅膜比所述第二氮化硅膜更容易被腐蝕掉的條件下，在所述第一圖形之間的所述第一區(qū)中的所述第二氧化硅膜中，制作第一窗口；以及(f)在所述第一窗口中暴露的所述第二氮化硅膜中，制作第二窗口，以暴露所述半導(dǎo)體襯底。
29.根據(jù)權(quán)利要求28的半導(dǎo)體集成電路器件制造工藝，在所述步驟(a)和(b)之間，還包含(g)用N型第二雜質(zhì)，對(duì)所述第二區(qū)中的所述半導(dǎo)體襯底的表面進(jìn)行與所述第二圖形自對(duì)準(zhǔn)的摻雜；
30.根據(jù)權(quán)利要求28的半導(dǎo)體集成電路器件制造工藝，在所述步驟(b)和(c)之間，還包含(h)對(duì)所述第二氮化硅膜進(jìn)行各向異性腐蝕，以便在所述第二導(dǎo)體圖形的側(cè)壁上形成第一側(cè)壁絕緣膜，其中用所述第一雜質(zhì)對(duì)所述半導(dǎo)體襯底表面進(jìn)行的摻雜，在與所述第一側(cè)壁絕緣膜自對(duì)準(zhǔn)的情況下執(zhí)行。
31.根據(jù)權(quán)利要求28的半導(dǎo)體集成電路器件制造工藝，其中在制作所述第一和第二窗口的步驟中，在所述第一導(dǎo)體圖形的側(cè)壁上，制作第二側(cè)壁絕緣膜。
全文摘要
半導(dǎo)體集成電路器件制造工藝,包含:用第一導(dǎo)電膜、第一絕緣膜和第二絕緣膜相繼涂敷半導(dǎo)體襯底并圖形化;制作第三絕緣膜和第四絕緣膜;在第四絕緣膜上制作在第一導(dǎo)電膜圖形之間具有第一窗口的掩模,并對(duì)第一窗口暴露的第四絕緣膜進(jìn)行腐蝕形成第二窗口;對(duì)從第二窗口暴露的第三絕緣膜進(jìn)行各向異性腐蝕,在相鄰第一導(dǎo)電膜圖形之間的第三絕緣膜中形成暴露半導(dǎo)體襯底上表面的第三窗口。
文檔編號(hào)H01L27/108GK1246727SQ99118339
公開日2000年3月8日 申請(qǐng)日期1999年8月31日 優(yōu)先權(quán)日1998年8月31日
發(fā)明者齋藤政良, 吉田誠, 川上博士, 梅澤唯史 申請(qǐng)人:株式會(huì)社日立制作所