專利名稱：上下鈦層的潔凈度對(duì)鋁互連可靠性和功能的影響的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及到半導(dǎo)體器件，更確切地說(shuō)是涉及到可靠性和功能得到了改進(jìn)的半導(dǎo)體集成電路的互連。本發(fā)明還涉及到制作這種互連的方法。
集成電路(IC)通常組合有并依賴于鋁(Al)基互連來(lái)載運(yùn)來(lái)往于有源器件(亦即雙極晶體管和金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(M0SFET))的電流。對(duì)于有限數(shù)量的應(yīng)用，曾經(jīng)并且繼續(xù)使用著銅(Cu)互連和金(Au)互連。這些互連的可靠性通常受到通稱為電遷移現(xiàn)象的限制。
電遷移是由電流的流動(dòng)而造成的金屬原子在導(dǎo)體中的運(yùn)動(dòng)?；旧鲜且环N擴(kuò)散現(xiàn)象，其中以外加電場(chǎng)作為驅(qū)動(dòng)力，金屬離子和空位沿相反的方向擴(kuò)散。
廣泛地用來(lái)制作導(dǎo)體圖形和硅化物集成電路的鋁基薄膜金屬化，對(duì)電遷移引起的失效特別敏感。電遷移主要由于二個(gè)失效機(jī)制中的一個(gè)而能夠?qū)е逻@些器件失效。在二個(gè)機(jī)制中，互連金屬的擴(kuò)散沿晶粒邊界發(fā)生，從而引起凈量的鋁沿電子流動(dòng)的方向遷移。
在第一失效機(jī)制中，鋁以快于能夠獲得額外的取代它的原子的速度擴(kuò)散離開互連中的一個(gè)區(qū)域。這一擴(kuò)散形成空位。鋁的擴(kuò)散通常出現(xiàn)在某些區(qū)域，常常是三個(gè)晶粒相接觸的一些點(diǎn)處，從而產(chǎn)生聚集于這些流量發(fā)散點(diǎn)處的空位。結(jié)果，空洞被留在互連的負(fù)端。隨著鋁的不斷質(zhì)量輸運(yùn)，空洞長(zhǎng)大，直至發(fā)生互連失效。這通稱為空洞短路失效。雖然在災(zāi)難性失效發(fā)生之前，在多層金屬化中通常觀察到電阻的增大，但單層金屬化在災(zāi)難性失效之前可能顯示很小的或沒有電阻的增大。
出現(xiàn)電遷移失效的第二機(jī)制由金屬原子以快于逸出的速度電遷移進(jìn)入一個(gè)區(qū)域引起。這一差異使電子流下游產(chǎn)生金屬原子的局部堆積，從而在互連的正端形成小丘即小山。在諸如淀積在被氧化的硅襯底上并被介電鈍化層覆蓋的有限金屬互連中，由不斷的質(zhì)量輸運(yùn)造成的金屬原子的積累，使鄰近互連的周圍絕緣層受到壓力。隨著壓力的增大，在絕緣體中就形成鋁能夠伸入其中的裂紋。當(dāng)伸出的材料延伸并接觸到相鄰的互連線條時(shí)，就出現(xiàn)統(tǒng)稱為伸出短路失效(extrusion-shortfailure)的短路失效，從而引起電短路。隨著為了改善性能而將微電子電路制成密度更高，鋁互連中的電場(chǎng)(從而電流密度)增大。因此，隨著電流密度增大，電遷移的速率也增大。
減小給定時(shí)間、溫度和電流下的電遷移失效的幾率的常規(guī)努力，包括制造試圖借助于消除結(jié)構(gòu)不均勻性而降低流量發(fā)散的導(dǎo)電互連。授予Sheng等人的美國(guó)專利No.4438450、授予Maeda的美國(guó)專利No.5101261、以及授予Atakov等人的美國(guó)專利No.5382831，都試圖借助于產(chǎn)生多個(gè)窄的集成電路互連導(dǎo)體代替單個(gè)的寬的導(dǎo)體來(lái)降低單層金屬化互連結(jié)構(gòu)中的擴(kuò)散流量。以這種方式，金屬晶粒能夠被定位成用作阻擋晶粒以防止形成沿圖形化導(dǎo)體的長(zhǎng)度的晶粒邊界的連續(xù)路徑。
多層互連結(jié)構(gòu)由于更窄的線條寬度導(dǎo)致更高的電流密度，故電遷移的問(wèn)題更大。授予Gangulee等人的美國(guó)專利No.4166279以及授予Rodbell等人的美國(guó)專利No.5071714說(shuō)明了在互連上組合冗余的下層、上層或二者，以便在金屬互連中出現(xiàn)空洞開路時(shí)提供替代的連接電路的方法。
1997年4月30日公布的美國(guó)專利申請(qǐng)No.08/846382(此處列為參考)描述了一種在襯底上淀積第一層鈦，然后一層鋁、鋁合金或鋁和鋁合金二者的方法。得到的金屬化結(jié)構(gòu)呈現(xiàn)增強(qiáng)的電遷移特性而且織構(gòu)很好且沒有小丘。而且，此方法產(chǎn)生的金屬化結(jié)構(gòu)呈現(xiàn)較低的電阻率，并且較容易制造。
盡管如此，仍然有改善電遷移特性的余地。因此，本發(fā)明的目的是提供一種呈現(xiàn)增強(qiáng)的電遷移性能同時(shí)保留其它有利的性能特性的結(jié)構(gòu)。
為了達(dá)到此目的和其它的目的，并考慮到其目的，本發(fā)明提供了一種具有改進(jìn)了的可靠性和功能的集成電路的互連結(jié)構(gòu)。此互連結(jié)構(gòu)包括一個(gè)鈦上層和一個(gè)鈦下層，其中二個(gè)鈦層的潔凈度彼此不同。鈦下層具有降低了的沾污，用來(lái)改善電遷移和支持高度織構(gòu)的中間層。包含鋁的中間層制作在鈦下層和上層之間。比之下層，鈦上層具有相對(duì)提高了的沾污，以便有助于保持低的薄層電阻。
在示范性實(shí)施例中，下層的降低了的沾污小于大約5％重量比的沾污物。沾污物可以選自氮、碳和氧。下層最好具有大約1nm-大約100nm的厚度，下層的厚度約為10nm-20nm則更好。
上層的提高了的沾污最好大于或等于大約10％重量比的沾污物。上層的厚度最好約為10nm-100nm，約為20nm-50nm則更好。
為了減少過(guò)量TiAl3的形成，可以將TiN層置于下層與中間層之間。此TiN層的厚度最好高達(dá)大約50nm。
中間層(諸如AlCu)的厚度可以約為20nm-2000nm，厚度約為230nm-370nm則更好。中間層可以由Al與諸如Cu、Si或Pd之類的溶質(zhì)的合金制作。
本發(fā)明還提供了一種制作互連結(jié)構(gòu)的方法。它包含下列步驟(a)對(duì)襯底進(jìn)行除氣；(b)在襯底上淀積包含鈦的下層，其中的下層具有降低了的沾污，用來(lái)支持高度織構(gòu)的后續(xù)層和用來(lái)改善電遷移電阻；(c)在下層上淀積包含鋁的中間層；以及(d)在中間層上淀積包含鈦的上層，其中的上層具有提高了的沾污，用來(lái)提供低的薄層電阻。
使用遠(yuǎn)投技術(shù)、對(duì)準(zhǔn)、UHV淀積條件、粘貼或Ar清洗、或高的淀積速率，可以實(shí)現(xiàn)對(duì)下層潔凈度的改善。使用正常的投射技術(shù)、UV淀積條件、較低的淀積速率、或低純度靶，可以實(shí)現(xiàn)上層潔凈度的降低。
需要理解的是，上述對(duì)本發(fā)明的一般的描述和下面詳細(xì)的描述都是示范性的，而不是限制性的。
從結(jié)合附圖的下列詳細(xì)描述中，可以最好地理解本發(fā)明。需要強(qiáng)調(diào)的是，根據(jù)普通的實(shí)踐，附圖的各個(gè)部件都不是按比例的。相反，為明了起見，各個(gè)部件的尺度被任意放大或縮小了。附圖中包括

圖1示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的集成電路的金屬化的示意剖面圖；圖2示出了專用工作室中所用的非對(duì)準(zhǔn)Ti的積累失效幾率對(duì)經(jīng)受應(yīng)力時(shí)間的曲線；圖3示出了專用工作室中所用的對(duì)準(zhǔn)Ti的積累失效幾率對(duì)經(jīng)受應(yīng)力時(shí)間的曲線；以及圖4示出了薄層電阻與頂部Ti層的潔凈度之間的關(guān)系。
已經(jīng)發(fā)現(xiàn)，當(dāng)用比較潔凈的Ti下層來(lái)淀積硅晶片時(shí)，電遷移得到了改善。另一方面，例如由于TiAl3的形成，潔凈的Ti能夠提高薄層電阻。還發(fā)現(xiàn)，當(dāng)在比較不潔凈的Ti上層中淀積晶片時(shí)，薄層電阻得到了改善。還發(fā)現(xiàn)，潔凈的Ti對(duì)后續(xù)淀積高度(111)織構(gòu)的Al膜有明顯的貢獻(xiàn)。最后，發(fā)現(xiàn)了上層和下層的可靠性與淀積條件之間的相互關(guān)系。
因此，用Ti/TiN下層和上層的淀積條件，明顯地控制了AlCu合金的可靠性和功能(1)用比較潔凈的Ti下層膜淀積的晶片，比之具有被沾污了的Ti下層的樣品，顯示明顯改善了的電遷移性能；以及(2)具有比較不潔凈的Ti上層膜的晶片，比之具有潔凈的Ti上層的樣品，在可靠性測(cè)試中顯示明顯改善了的薄層電阻和計(jì)時(shí)起點(diǎn)電阻。
參照?qǐng)D1，為說(shuō)明起見，參考號(hào)“10”通常表示根據(jù)本發(fā)明的實(shí)施例的集成電路的金屬化30的示意剖面圖。集成電路10包括諸如半導(dǎo)體本體或硅單晶襯底之類的本體或襯底12。
制作在本體12上的是鈦(Ti)組成的下層14。下層14的厚度最好在大約1nm-100nm的范圍內(nèi)，大約10nm-20nm更好。若下層的厚度小于大約1nm，則難以確保淀積滿足要求的層。另一方面，若下層厚度超過(guò)大約100nm，則為了保持多層表面的預(yù)定總厚度，可能必須減薄其它的層，從而可能增大其它層失效的機(jī)會(huì)。
如下面將要描述的那樣，下層14應(yīng)該是比較潔凈的，其沾污程度受到控制。下層14中的沾污水平最好應(yīng)該保持在大約5％重量比或低于大約5％重量比。沾污物可以選自氮、碳、氧以及能夠?yàn)榇四康亩惶鎿Q的任何已知的其它沾污物。這些沾污物可以單獨(dú)使用或以任何組合形式使用。如稍后將要描述的那樣，例如可以用對(duì)準(zhǔn)器(collimator)來(lái)淀積下層14，以便使淀積的材料更有方向性，但不一定使用對(duì)準(zhǔn)器。
涂敷于下層14的是TiN層16，其厚度最好保持在大約50nm或小于50nm。為了避免形成過(guò)量的TiAl3，在Ti和Al層之間應(yīng)該至少有一個(gè)很薄的TiN層(將要描述)。雖然不是必須的，但若有需要，也可以用對(duì)準(zhǔn)方法來(lái)淀積這一TiN層16。
如圖1所示，在TiN層16的頂部，是AlCu淀積層18。AlCu層18的厚度最好在大約20nm-2000nm的范圍內(nèi)。AlCu層18的厚度保持在大約230nm-370nm的范圍內(nèi)更好。層18中的Al也可以與例如諸如Cu、Si、Pd之類的各種溶質(zhì)形成合金，也可以使用各種組分組成的多重溶質(zhì)(例如AlCuSi)。
在AlCu層18上，淀積頂部Ti上層20。上層20提供可靠性備用層，作為ARC層和腐蝕停止層。為了保持滿足要求的薄層電阻，此上層20比Ti下層14更不潔凈。上層20的沾污程度最好大于大約10％的諸如氮、氧、碳或其它沾污物或這些沾污物的組合的雜質(zhì)或沾污物。上層20的厚度最好在10nm-100nm的范圍內(nèi)。大約20nm-50nm的范圍更好。
雖然精確的摻雜程度對(duì)本發(fā)明是關(guān)鍵的，但雜質(zhì)應(yīng)該足以減少TiAl3在Ti上層20與AlCu層18之間的結(jié)合處的形成。同時(shí)，沾污程度不應(yīng)該高到引起過(guò)大的接觸電阻。
已經(jīng)發(fā)現(xiàn)，互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)布線疊層中的下層和上層的質(zhì)量影響AlCu的織構(gòu)和薄層電阻以及可靠性性能。借助于下列技術(shù)中的任何一個(gè)或全部，可以改善Ti膜的質(zhì)量(亦即下層14的質(zhì)量)遠(yuǎn)投技術(shù)(采用增大了的靶材料與淀積表面之間的距離)、對(duì)準(zhǔn)、超高真空(UHV)淀積條件、粘貼或Ar清洗以便在同一個(gè)工作室中進(jìn)行Ti/TiN淀積時(shí)清除表面沾污、以及高的淀積速率。借助于正常投射、只有UV淀積條件、在組合Ti/TiN工作室(其中為了淀積Ti而關(guān)閉氮?dú)?，為了淀積TiN而開通氮?dú)?，都在同一個(gè)工作室中進(jìn)行)中無(wú)粘貼或Ar清洗、較低的淀積速率、或使用低純度的靶，可以降低Ti膜的質(zhì)量。在此處列為參考的美國(guó)專利申請(qǐng)No.08/846382中，描述了各種各樣的淀積技術(shù)。
借助于改善背景真空的潔凈度、借助于限制金屬淀積過(guò)程中的雜質(zhì)引入、以及借助于在專用的工作室中淀積各個(gè)金屬層以便限制一個(gè)金屬膜對(duì)另一個(gè)金屬膜的交叉沾污從而改善各個(gè)金屬膜的純度，沾污水平得到了控制。有幾種探測(cè)金屬膜中沾污的方法。某些常用的方法是俄歇電子能譜術(shù)、SIMS(二次離子質(zhì)譜術(shù))和RBS(盧瑟夫背散射)。
已經(jīng)發(fā)現(xiàn)，用潔凈的Ti作為下層對(duì)于使后續(xù)淀積的Al膜成為高度(111)織構(gòu)是非常有利的。被覆膜或反應(yīng)離子刻蝕(RIE)膜中的這種晶粒取向，與改善的電遷移特性有很大的關(guān)系。通常，為了有良好的(002)織構(gòu)，下層的Ti應(yīng)該比較潔凈。由于Ti中的(002)平面具有非常相似于Al(111)密排平面的層間d間距，故這一(002)織構(gòu)提供了(111)取向的Al晶粒。
在此處列為參考的美國(guó)專利No.5523259中，Merchant等人描述了一種在后續(xù)淀積的Al基層中產(chǎn)生預(yù)定取向的條件下淀積的控制織構(gòu)的Ti層。然后淀積多個(gè)Al基子層。一開始，在較低的溫度下，在Ti層上淀積基本上具有(111)取向的細(xì)粒第一子層。接著，在溫度從低溫向峰值淀積溫度上升的過(guò)程中，在第一子層上淀積第二子層，致使在溫度上升過(guò)程中，在Ti層與第一子層之間的界面處形成Ti的鋁化物層，從而增大Al基材料的晶粒尺寸。最后，在峰值溫度下淀積第三子層。根據(jù)Merchant等人，較少的晶粒意味著較少的晶粒邊界，又意味著較少的缺陷，因而也意味更好的電遷移特性和更少的應(yīng)力引入的空洞。
盡管如此，已經(jīng)發(fā)現(xiàn)，Ti下層的潔凈度有助于改善電遷移電阻。比較潔凈的Ti層能夠明顯地提高薄層電阻，并同時(shí)由于增大了TiAl3的形成而能夠降低電遷移電阻。已經(jīng)發(fā)現(xiàn)，應(yīng)該用比較不潔凈的Ti層來(lái)幫助防止TiAl3的形成，并獲得降低了的金屬薄層電阻同時(shí)仍然提供良好的接觸電阻和良好的粘附性。
為了得到良好的電遷移結(jié)果，可以采用下列工序1.除氣首先對(duì)襯底進(jìn)行除氣。用本技術(shù)領(lǐng)域熟知的任何一種常規(guī)方法可以實(shí)現(xiàn)這一點(diǎn)。
2.10nm對(duì)準(zhǔn)(1.5∶1.0)Ti將對(duì)準(zhǔn)的Ti涂敷到除氣過(guò)的襯底。此Ti層的厚度dTi最好在大約1nm≤dTi≤100nm的范圍內(nèi)，在大約10nm≤dTi≤20nm的范圍內(nèi)更好。諸如氮、碳和氧之類的沾污物的沾污最好小于大約5％重量比。此Ti層不一定要用對(duì)準(zhǔn)器來(lái)淀積，但應(yīng)該比較潔凈。用上述各種方法(或相似的方法)可以實(shí)現(xiàn)比較潔凈的Ti層。
3.10nm非對(duì)準(zhǔn)TiN將非對(duì)準(zhǔn)的TiN涂敷到Ti下層。此TiN層的厚度dTiN最好在大約0≤dTiN≤50nm的范圍內(nèi)。在Ti層與Al層之間至少應(yīng)該放置一個(gè)非常薄的TiN層以防止形成不適當(dāng)?shù)腡iAl3。此淀積也可以是對(duì)準(zhǔn)的或采用其它熟知的淀積方法。
4.230nm非對(duì)準(zhǔn)AlCu(大約0.5％重量比的Cu)然后將非對(duì)準(zhǔn)的AlCu涂敷到TiN層。此AlCu(大約0.5％重量比的Cu)層的厚度dAlCu最好在大約20nm≤dAlCu≤2000nm的范圍內(nèi)。理想的厚度在大約230nm-370nm之間。Al層可以例如與諸如Cu、Si、Pd之類的各種溶質(zhì)形成合金，也可以采用各種組分組成的多重溶質(zhì)(例如AlCuSi)。
5.5nm非對(duì)準(zhǔn)Ti/40nm非對(duì)準(zhǔn)TiN將Ti上層涂敷到AlCu層。為了保持較低的薄層電阻，Ti頂層應(yīng)該比Ti下層更被沾污(≥大約10％重量比)。這一沾污可以包括氮、氧、碳之類。只要能夠減少TiAl3的形成，確切的雜質(zhì)并不重要。在另一個(gè)極端情況下，沾污水平(雜質(zhì)水平)應(yīng)該不太高，否則可能出現(xiàn)高的接觸電阻。此TiN層的厚度dTiN最好在大約10nm≤dTiN≤100nm的范圍內(nèi)。厚度在大約20nm-50nm之間更好。
現(xiàn)參照?qǐng)D2和3來(lái)描述可靠性測(cè)試結(jié)果。圖2和3都示出了具有用對(duì)準(zhǔn)技術(shù)(圖3)和非對(duì)準(zhǔn)技術(shù)(圖2)淀積的Ti層的樣品的失效時(shí)間。進(jìn)行電遷移測(cè)試，以便比較潔凈Ti層的對(duì)準(zhǔn)淀積與非對(duì)準(zhǔn)淀積，從而確定織構(gòu)和潔凈度對(duì)電遷移性能的相對(duì)影響。為了提供小于大約5％重量比沾污物的Ti層潔凈度，所有的樣品都是在專用的Ti工作室中制作的，而不是在非專用的Ti/TiN工作室中制作的。
圖2所示的樣品在非對(duì)準(zhǔn)工作室中制備。然后在0.81mA和250℃下測(cè)試電遷移。圖3所示的樣品在對(duì)準(zhǔn)工作室中制備。也在0.81mA和250℃下測(cè)試電遷移。
從現(xiàn)有的研究(諸如美國(guó)專利申請(qǐng)No.08/846382中所述的)中，由于用對(duì)準(zhǔn)技術(shù)能夠得到的改善的織構(gòu)和下層織構(gòu)與電遷移特性之間有明顯的相互關(guān)系，故預(yù)期圖3所示的對(duì)準(zhǔn)樣品的電遷移測(cè)試結(jié)果比之圖2所示的非對(duì)準(zhǔn)樣品，可能已經(jīng)有了明顯的改善。
盡管如此，圖2和3卻奇怪地表示出對(duì)準(zhǔn)樣品(圖3)與非對(duì)準(zhǔn)樣品(圖2)之間基本上相同的可靠性測(cè)試結(jié)果。結(jié)果沒有證實(shí)對(duì)準(zhǔn)技術(shù)帶來(lái)的改善的表面織構(gòu)是可靠性改善的主要貢獻(xiàn)者，而是表明Ti下層的潔凈度(采用此例子中的專用的Ti工作室?guī)?lái)的)是獲得改善的電遷移特性和可靠性的重要因素。
下列例子被用來(lái)更清楚地顯示本發(fā)明的總體性質(zhì)。本發(fā)明的這些例子是示范性的而不是限制性的。
例1為了確定薄層電阻與頂部Ti層潔凈度之間的相互關(guān)系，制作了Ti/TiN/AlCu/Ti/TiN(從底部到頂部)薄膜疊層。各個(gè)薄膜疊層的結(jié)構(gòu)總結(jié)于下表
圖4繪出了頂部Ti層具有大約5％重量比的沾污物或小于圖4中“B”側(cè)所示的沾污物(主要是氮)以及具有圖4中“A”所示的大于大約5％重量比的沾污物的情況的薄層電阻。如從此圖可見，當(dāng)Ti層具有增大的沾污時(shí)，薄層電阻低大約5-10％。這至少部分是由于Ti層所含有的沾污防止了在比較沾污的頂部Ti層與AlCu導(dǎo)電層之間形成TiAl3。具體地說(shuō)，Til3被形成在比較潔凈的Ti頂層與AlCu層之間。另一方面，在比較不潔凈的Ti頂層與AlCu層之間沒有探測(cè)到TiAl3的形成。在此例子中，在同一個(gè)工作室中相繼淀積Ti和TiN，導(dǎo)致氮對(duì)Ti層的交叉沾污，引起了Ti層的沾污。此例子表明，當(dāng)頂部Ti層具有增大的沾污時(shí)，就得到薄層電阻較低的薄膜疊層。
例2為了確定底部Ti層潔凈度與電遷移性能之間的相互關(guān)系，制作了Ti/TiN/AlCu/Ti/TiN薄膜疊層。下表示出了二個(gè)薄膜疊層的電遷移結(jié)果，除了一個(gè)的底部Ti具有大約5％重量比或更少的沾污物(在專用的工作室中淀積的)而另一個(gè)具有大于大約5％重量比的沾污物(在共用的工作室中淀積的)之外，此二個(gè)薄膜疊層是相同的。
比之Ti比較不潔凈的樣品，Ti比較潔凈的樣品具有明顯改善了的電遷移失效平均時(shí)間、從失效平均時(shí)間的偏離以及最大潛在電流密度。這是底部Ti層具有降低了的沾污的樣品的更好的電遷移性能的特征。
雖然此處參照某些具體的實(shí)施例描述了本發(fā)明，但本發(fā)明不局限于所示的細(xì)節(jié)。相反，在與權(quán)利要求相同的范圍內(nèi)可以在細(xì)節(jié)方面作出各種各樣的修正而不超越本發(fā)明的構(gòu)思。
權(quán)利要求
1.一種集成電路的互連，它包含包含降低了沾污的鈦的用來(lái)改善電遷移和支持另一層的下層；包含鋁的中間層；以及包含相對(duì)于所述下層增大了沾污的鈦的用來(lái)提供降低了的薄層電阻的上層。
2.權(quán)利要求1所述的互連，其中所述下層的所述降低了的沾污，由大約5％重量比或更少的沾污物組成。
3.權(quán)利要求2所述的互連，其中所述沾污物選自氮、碳和氧構(gòu)成的組。
4.權(quán)利要求1所述的互連，其中所述下層的厚度為大約1nm-100nm。
5.權(quán)利要求4所述的互連，其中所述下層的厚度為大約10nm-20nm。
6.權(quán)利要求1所述的互連，其中所述上層的所述提高了的沾污，由大于大約5％重量比的沾污物組成。
7.權(quán)利要求6所述的互連，其中所述上層的所述提高了的沾污，由大約10％重量比或更多的沾污物組成。
8.權(quán)利要求1所述的互連，其中所述上層的厚度為大約10nm-100nm。
9.權(quán)利要求8所述的互連，其中所述上層的厚度為大約20nm-50nm。
10.權(quán)利要求1所述的互連，還包含為了防止不恰當(dāng)?shù)匦纬蒚iAl3而置于所述下層與所述中間層之間的TiN層。
11.權(quán)利要求10所述的互連，其中所述TiN層的厚度高達(dá)大約50nm。
12.權(quán)利要求1所述的互連，其中所述中間層包含AlCu。
13.權(quán)利要求1所述的互連，其中所述中間層的厚度為大約20nm-2000nm。
14.權(quán)利要求13所述的互連，其中所述中間層的厚度為大約230nm-370nm。
15.權(quán)利要求1所述的互連，其中所述中間層由Al和溶質(zhì)的合金組成。
16.權(quán)利要求15所述的互連，其中所述溶質(zhì)選自Cu、Si和Pd構(gòu)成的組。
17.一種集成電路的互連，它包含包含大約5％重量比或更少的沾污物的鈦的用來(lái)改善電遷移和支持另一層且厚度約為1nm-100nm的下層；排列在所述下層上用來(lái)防止不恰當(dāng)?shù)匦纬蒚iAl3且厚度高達(dá)大約50nm的TiN層；排列在所述TiN層上的包含鋁的且厚度約為20nm-2000nm的中間層；以及排列在所述中間層上的包含具有大于大約5％重量比的沾污物的用來(lái)提供降低了的薄層電阻且厚度約為10nm-100nm的上層。
18.一種集成電路互連的制作方法，它包含下列步驟(a)對(duì)襯底進(jìn)行除氣；(b)在所述襯底上淀積包含鈦的下層，其中所述下層具有降低了的沾污，用來(lái)改善電遷移電阻；(c)在所述下層上淀積包含鋁的中間層；以及(d)在所述中間層上淀積包含鈦的上層，其中所述上層相對(duì)于所述下層具有提高了的沾污，用來(lái)提供降低了的薄層電阻。
19.權(quán)利要求18所述的方法，還包含在所述下層與所述中間層之間淀積包含TiN的層，用來(lái)防止不恰當(dāng)?shù)匦纬蒚iAl3的步驟。
20.權(quán)利要求18所述的方法，其中所述下層淀積步驟包含將所述下層的所述沾污降低到大約5％重量比或更少。
21.權(quán)利要求18所述的方法，其中所述下層淀積步驟包含所述鈦的對(duì)準(zhǔn)。
22.權(quán)利要求18所述的方法，其中所述下層淀積步驟包含采用由遠(yuǎn)投、對(duì)準(zhǔn)、UHV淀積、粘貼或Ar清洗以及高淀積速率構(gòu)成的組中選擇的技術(shù)。
23.權(quán)利要求18所述的方法，其中所述上層淀積步驟包含采用由正常投射、UV淀積、低淀積速率和低純度靶構(gòu)成的組中選擇的技術(shù)。
24.權(quán)利要求18所述的方法，其中所述中間層淀積步驟包含將所述鋁與溶質(zhì)進(jìn)行合金。
25.權(quán)利要求24所述的方法，其中所述溶質(zhì)選自Cu、Si和Pd構(gòu)成的組。
26.權(quán)利要求18所述的方法，其中所述上層淀積步驟包含將所述上層的所述沾污提高到大于大約5％重量比。
27.權(quán)利要求18所述的方法，其中所述上層淀積步驟包含將所述上層的所述沾污提高到大約10％重量比或更高。
全文摘要
一種集成電路的互連,它包括包含降低了沾污的鈦的用來(lái)改善電遷移和支持另一層的下層。包含鋁的中間層被淀積在下層上。包含相對(duì)于下層提高了沾污的鈦的用來(lái)提供降低了的薄層電阻的上層被加于中間層上。得到互連具有改善了的可靠性和功能。還提供了一種方法。
文檔編號(hào)H01L23/52GK1266284SQ9912339
公開日2000年9月13日 申請(qǐng)日期1999年10月28日 優(yōu)先權(quán)日1999年10月28日
發(fā)明者豪爾墨·U·西奇, 勞倫斯·A·克萊文格, 羅納德·G·非利普, 羅伊·C·伊古爾登, 達(dá)里爾·D·雷斯泰諾, 肯尼斯·P·羅德貝爾, 斯特凡·J·威伯, 彼德·威甘德 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司, 西門子公司