專利名稱：集成電子微組件及制造該微組件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電子微組件，它包括一個薄片載體，一個集成電路芯片及至少一個構(gòu)成天線線圈的平線圈。
近年來，已開發(fā)出無觸點的借助一個天線線圈工作的集成電路，它包括在由一個數(shù)據(jù)發(fā)送和/或接收站發(fā)射的磁場中通過感應(yīng)耦合用于接收或發(fā)送數(shù)據(jù)的裝置。
由這種集成電路或無源收發(fā)器可以制作各種無觸點方式工作的便攜式電子物件，如芯片卡、電子標(biāo)簽、電子籌碼、…。
本發(fā)明還涉及這種便攜式物件的制造，更具體地這些便攜式物件電子部分的制造。
用于制造無觸點方式工作的便攜式物件電子部分最普遍使用的方法在于準(zhǔn)備一個薄片載體，在其上沉積一個線圈及一個硅芯片。然后使線圈與芯片連接，及將該組件覆蓋一層保護(hù)樹脂。通常，該薄片載體是一個印刷電路薄板。線圈是用膠粘的銅線或蝕刻的銅帶。線圈/芯片的連接是由超聲波焊接的金屬線來保證的。該組件就形成了一個用于裝入便攜式物件(塑料卡，籌碼，片件，鑰匙…)主體內(nèi)或固定于其表面上的電子微組件。
該方法具有其缺點，即需要多個管理步驟，及構(gòu)成微組件的操作，組裝，布線，檢驗…等步驟，這就增加了微組件的成本及限制了制造速率。
此外，該方法不能制作厚度非常小的微組件。并且，印刷電路薄板通常具有150微米量級的厚度，硅芯片在其后表面化學(xué)或機(jī)械磨蝕后具有150微米量級的厚度，由布線形成的線環(huán)的高度為120微米量級。最后，覆蓋布線的樹脂保護(hù)層約為20至50微米厚度?？偟?，傳統(tǒng)的微組件的總厚度為400至500微米量級。作為比較，塑料卡具有760微米量級的厚度。因此，經(jīng)常會有帶有這種微組件的無觸點式芯片卡出現(xiàn)平面度的缺陷。
此外，還已知了在一個包括多個集成電路硅晶片上集中制作多個線圈的各種方法，例如在專利US 4 857 893中所述的方法。在切下硅晶片后就獲得了小厚度的集成微組件。管理步驟，芯片及線圈的組裝和連接步驟大為減少。
但是，由幾平方毫米的硅晶片提供的表面對于制作一個大電感的線圈是不夠的。因此設(shè)有一個集成線圈的的集成電路仍停留在所謂“很靠近”的應(yīng)用上，其中電磁感應(yīng)的通信距離很小僅為毫米量級。
另一方面，考慮在一個硅晶片上制作大尺寸的線圈，例如使線圈圍繞著集成電路所在區(qū)域。但是這種方案具有其缺點，即減小了可以在同一硅晶片上集體制作的集成電路數(shù)目及增加了成本。在半導(dǎo)體工業(yè)中，硅芯片的成本實際是由硅晶片的制造價格除以可制作的芯片數(shù)目來確定的。于是，譬如在一個包含2mm2面積的集成電路的硅晶片上制作6mm2的線圈則需要每個集成電路三倍的成本。
歸根到底，這些方法在于在同一硅晶片上集成電子電路及線圈，這雖然由于減少線圈及集成電路的組裝及布線的步驟獲得了勞工費的增益，但并未顯出優(yōu)點。
最后，還已知各種能以低成本及集體方式制作集成線圈的工藝過程，尤其是在硅晶片上形成多層聚酰亞胺/硅/銅的氧化物的工序。一旦形成個體件，線圈將以可被組裝及連接到集成電路的小尺寸芯片的形式出現(xiàn)。但我們又發(fā)現(xiàn)必需對小尺寸的單個元件管理，兩個兩個地組裝及連接的勞工費的問題。
因此，本發(fā)明的一個目的是提供一種能夠集體制作包括一個集成線圈及一個集成電路的小厚度微組件的方法，它不要增加集成電路的成本，也無需兩個兩個地組裝單個元件的步驟。
本發(fā)明的另一目的是提供具有兩個工作方式的混合式微組件，即具有一個借助觸點區(qū)域的傳統(tǒng)工作方式及一個借助天線線圈的無觸點工作方式的微組件，它體積小及易于實現(xiàn)。
該目的是通過一種集體制造多個電子微組件的方法來實現(xiàn)的，每個電子微組件包括一個載體板，一個包括電連接區(qū)的集成電路芯片及至少一個線圈，該方法包括下列步驟在一個載體板上組裝多個集成電路芯片；在載體板表面上沉積一層覆蓋芯片組件的電絕緣層；在該絕緣層上對著芯片連接區(qū)開出多個孔口；集體地在載體板上制作多個形成線圈的平線圈；將每個線圈連接到一個相應(yīng)的芯片；及切割載體板以分離出各個微組件。
有利地，線圈對芯片的連接是通過在絕緣層中開出的孔口內(nèi)沉積導(dǎo)體材料來實現(xiàn)的。
有利地，沉積在孔口內(nèi)的導(dǎo)體材料是形成線圈的導(dǎo)體材料。
根據(jù)一個實施形式，在被絕緣層分開的多個導(dǎo)體層面上制作線圈。
根據(jù)一個實施形式，載體板是硅作的，一個絕緣層的沉積步驟包括沉積一個聚酰亞胺層的步驟及沉積一個氧化硅層的步驟，及線圈是通過電解沉積和蝕刻一個銅層來實現(xiàn)的。
根據(jù)一個實施形式，在載體板切割步驟前具有一個在載體板組件上沉積一層保護(hù)材料的步驟。
本發(fā)明還涉及一種電子微組件，它包括一個載體板，一個集成電路芯片及至少一個形成線圈的平線圈，其中該芯片被埋在至少一個電絕緣層中，該電絕緣層包括至少一個由至少一種絕緣材料作的層；及線圈被設(shè)在絕緣層上。
根據(jù)一個實施形式，線圈通過穿過絕緣層的金屬化孔口達(dá)到芯片電連接區(qū)而連接到芯片上。
根據(jù)一個實施形式，其中芯片被至少兩個絕緣層覆蓋，兩個絕緣層中的一個用于支承形成線圈的平線圈，及另一絕緣層用于支承一個導(dǎo)體，該導(dǎo)體將線圈的一個端部連接到芯片的連接區(qū)。
根據(jù)一個實施形式，芯片被至少兩個絕緣層覆蓋，及線圈包括分別設(shè)在每個絕緣層上的至少兩個平線圈。
本發(fā)明還涉及一種混合微組件，它包括一個在其前表面上具有接觸區(qū)的載體板，其中該載體板在其后表面上包括一個根據(jù)本發(fā)明的微組件；該微組件包括一個具有兩工作方式，有或無觸點的集成電路芯片及一個絕緣層，該絕緣層包括用于將芯片連接到接觸區(qū)上的孔口。
從以下參照附圖對根據(jù)本發(fā)明的方法及根據(jù)本發(fā)明的微組件的說明中將使這些目的、特征及優(yōu)點以及本發(fā)明的其它部分更加顯露無遺，附圖為-

圖1及2表示根據(jù)本發(fā)明的方法的第一步驟，及分別以上視圖及截面圖表示一個其上沉積了硅芯片的載體板，
-圖3A至3D是載體板的截面局部圖及表示根據(jù)本發(fā)明的方法的其它步驟，-圖4是根據(jù)本發(fā)明的微組件的第一實施例的上視圖，-圖5是根據(jù)本發(fā)明的多個微組件的組裝圖，這些微組件被集體地作在上述載體板上，-圖6及7分別以一個上視圖及一個截面圖表示根據(jù)本發(fā)明的微組件的第二實施例，-圖8及9分別以一個上視圖及一個截面圖表示根據(jù)本發(fā)明的微組件的第三實施例，-圖10A及10B分別以一個下視圖及一個上視圖表示一個混合微組件，它包括根據(jù)本發(fā)明的一個微組件及接觸區(qū)，及-圖11是以框圖形式表示的一個無觸點工作方式的集成電路及一個數(shù)據(jù)發(fā)送/接收站的電路圖。
總地，本發(fā)明的構(gòu)思是在一個載體上集體地制作線圈，在該載體上已預(yù)先設(shè)置了集成電路芯片。該載體不同于制造集成電路的硅晶片，及該方法不會引起其成本的增加。這些線圈是通過低費用的技術(shù)制造的。于是，在切割載體后就獲得低成本的集成微組件。
如圖1及2所示，根據(jù)本發(fā)明的第一步驟在于，在一個最好選擇為剛性的載體板2上設(shè)置多個硅芯片1。這些芯片通過傳統(tǒng)的方式被固定在載體板2上，例如通過粘接，及彼此以預(yù)定距離D設(shè)置。該步驟最好是自動的，以便獲得芯片的精確定位。為此，在載體板2上設(shè)置了定位點3。
硅芯片1是無觸點工作類型的集成電路并包括準(zhǔn)備與一個線圈連接的金屬化區(qū)4。這些芯片來自一個硅晶片，該硅晶片用傳統(tǒng)的磨蝕方法、化學(xué)的或機(jī)械的磨蝕方法變薄。由于載體板2的剛度大，這些芯片的厚度最好被選擇得小于安裝在印刷電路板上的芯片的厚度，并為50至150微米量級。
根據(jù)本發(fā)明，然后在載體板2上制造多個集成線圈，它們與芯片1構(gòu)成小厚度的集成微組件。
以下，將描述一個實施根據(jù)本發(fā)明方法的例子，它借助在現(xiàn)有技術(shù)中用來制造集成線圈的、在硅襯底上形成聚酰亞胺/硅/銅氧化物的工藝。并且，這里載體板2是一個量級為675微米標(biāo)準(zhǔn)厚度的未使用過的硅晶片，它將在該制造方法的最后步驟中變薄。
圖3A至3C是表示根據(jù)本發(fā)明的方法的各個步驟的載體板局部的截面圖。為易看清圖起見，各個單元的厚度不按比例表示。
在圖3A所示的步驟中，載體板2被覆蓋一個聚酰亞胺層5。傳統(tǒng)地，該聚酰亞胺是以液態(tài)沉積的，接著由離心力分布在載體板2上及在烘箱中聚合。根據(jù)聚酰亞胺的粘度，可能需要沉積、離心分布及聚合的多個步驟，以獲得一個覆蓋整個硅芯片1的層5。
在該步驟后跟隨了一個傳統(tǒng)的使聚酰亞胺層5的整平(“平面化”)的步驟，例如通過機(jī)械磨蝕。最好，磨蝕一直進(jìn)行到硅芯片1上的該聚酰亞胺層5的厚度達(dá)到足夠小，例如為10微米的量級。
如圖3B所示，下一步驟在于在整平的層5上沉積一個薄的氧化硅層6，其厚度為5至10微米量級。該氧化物以傳統(tǒng)方式沉積，例如是根據(jù)CVD(“化學(xué)汽相沉積”)技術(shù)的汽相沉積。
為簡化起見，現(xiàn)在考慮聚酰亞胺層5及氧化硅層6僅作成一個絕緣層7，在其中埋置著芯片1。實際上，這兩種材料的累加沉積是這里所使用的方法的特點，聚酰亞胺允許在短時間上形成厚度大的絕緣層，而氧化物用于支承在下述一個步驟中將沉積的銅層。
在圖3C所示的步驟中，在絕緣層7中開孔，以在與硅芯片1的金屬化區(qū)相對處形成孔口8。最好，該孔口是通過絕緣層7的化學(xué)蝕刻并借助一個預(yù)先被曝光及顯影的感光樹脂蝕刻掩模產(chǎn)生的。該步驟一個特殊的實施形式在于，首先借助對聚酰亞胺無侵蝕的第一蝕刻劑并通過插入蝕刻掩模來蝕刻氧化層6。然后，使用該已蝕刻的氧化層作為蝕刻掩模并借助對氧化物無侵蝕的第二蝕刻劑來蝕刻聚酰亞胺層5。
在圖3D所示的步驟中，在絕緣層7上沉積一個厚度為20至50微米量級的銅層9，例如借助電解來進(jìn)行。該銅層9滲入孔口8及粘附在芯片1的連接區(qū)4上。然后該銅層被蝕刻，以形成線圈10形式的平線圈，每個線圈被連接在一個硅芯片1上。
圖4表示根據(jù)本發(fā)明的方法制作的線圈10的一個例子，該線圈與埋置的芯片1形成了一個集成微組件20。這里，線圈10與芯片1疊置在一個明顯錯開的位置上，以使得其外圈的端部及內(nèi)圈的端部與相片的連接區(qū)4相重合。
圖5表示一個硅片2的表面的總體圖?？梢钥吹?，已集體地制作了多個微組件20。在切割成單個的微組件之前，最好使片2覆蓋一個保護(hù)層，接著通過磨蝕其后表面直到獲得量級為100微米的厚度。最后，根據(jù)本發(fā)明的微組件具有一個量級為200至300微米的小厚度。
這樣，根據(jù)本發(fā)明的方法能夠制造出在體積上與現(xiàn)有技術(shù)中在包含集成電路的硅晶片上制造的集成微組件相類似的集成微組件。但是，根據(jù)考慮的應(yīng)用選擇的線圈所占據(jù)的面積將不影響集成電路的成本，這里集成電路是在一個單獨的硅晶片上制造的。制造線圈的工序其費用明顯地低于制造集成電路的工序。根據(jù)本發(fā)明的微組件的成本不會根據(jù)線圈占據(jù)的面積嚴(yán)重地增加。實際上，根據(jù)本發(fā)明的微組件的實施僅需要2至5個蝕刻掩模(根據(jù)所選擇的實施形式)，而集成電路的制造傳統(tǒng)上需要二十個左右的蝕刻掩模。此外，用于制造線圈所需的精度僅為1至2微米，而現(xiàn)今制造集成電路的精度小于1微米。
另一方面，根據(jù)本發(fā)明的方法在微組件的設(shè)計上提供了廣闊的可能性，因為具有設(shè)置多個導(dǎo)體層面的可能性，這里為，被絕緣層隔開的多個銅層面。通常，多個導(dǎo)體層面可被用來分離一個線圈的多個圈。可以在載體板平面中多個圈的延伸及在多個導(dǎo)體層面上多個圈的延伸之間作出折衷。
為了確立這個概念，在圖6及7,8及9中表示出根據(jù)本發(fā)明的微組件的兩個其它實施例。
表示在圖6及7上的微組件30包括比圖4中微組件尺寸大的線圈31，這里線圈31環(huán)繞著硅芯片1。線圈31的外圈連接在該硅芯片的一個金屬化區(qū)4上并由一個設(shè)在第一絕緣層33上的銅導(dǎo)體條跡32來保證。線圈31被設(shè)置在第二絕緣層34上。導(dǎo)體條跡32與線圈31的連接是由開設(shè)在層34中的孔口35來實現(xiàn)的，而它與金屬化區(qū)4的連接是通過開設(shè)在層33中的孔口36來實現(xiàn)的。最后，線圈31的內(nèi)圈通過開設(shè)在絕緣層33,34中的兩個重疊孔口37,38連接到另一金屬區(qū)4上。一個實施變型在于，將各個絕緣層上的線圈31及導(dǎo)體條跡32的相對位置相置換。
表示在圖8及9上的微組件40包括兩個絕緣層41,42及一個線圈43，該線圈包括兩個相重疊及串聯(lián)的平線圈44,45。第一平線圈44由圖8中的虛線表示，它沉積在絕緣層41上。它的一個端部通過開設(shè)在第一絕緣層41中的孔口46與芯片的金屬化區(qū)4相連接。平線圈44的另一端部通過開設(shè)在第二絕緣層42中的孔口47連接到第二平線圈45的一個端部。最后，平線圈45的另一端部通過開設(shè)在兩個絕緣層41,42中的兩個重疊孔口48,49連接到芯片1的另一金屬區(qū)4上。
圖10A及10B分別表示一個用于兩工作方式的芯片卡的混合式微組件60的后表面60-1及前表面60-2。該微組件60包括一個小厚度的載體板61，例如是一個環(huán)氧的薄板。在板61的后表面60-1上粘有一個根據(jù)本發(fā)明的微組件50，它為相對圖6或8所述的類型并包括一個載體板2及環(huán)繞著埋設(shè)在絕緣層53下的硅芯片52的線圈51。制作在絕緣層53的兩個第一層面上的線圈51被絕緣層53的第三層面和/或被保護(hù)樹脂覆蓋。硅芯片52是公知類型、如專利申請WO97/49059中所述類型的具有兩工作方式的集成電路。該芯片52也包括與線圈51相連接的、用于無觸點工作方式的兩個金屬化區(qū)4，及包括用于有觸點工作方式的多個金屬化區(qū)54。由于孔口55伸到自由外空間，區(qū)54可被觸及，這些孔口開設(shè)在絕緣層53中，及在需要時亦開設(shè)在保護(hù)樹脂中。區(qū)54通過鋁或金導(dǎo)線62及開設(shè)在載體板61上的孔口63被連接到設(shè)在混合微組件60的前表面60-2上的ISO標(biāo)準(zhǔn)的接觸區(qū)C1至C6(圖10B)。微組件60包括根據(jù)上述標(biāo)準(zhǔn)設(shè)置的另外兩個區(qū)C7及C8，但通常不被使用。
因此，集成電路52可通過接觸區(qū)C1至C6或通過電磁感應(yīng)被供電。圖10B中，在后表面60-1上被微組件50占據(jù)的位置用虛線來表示?？梢钥闯?，區(qū)C1至C8未覆蓋在前表面60-2上該微組件的相應(yīng)位置，以便對線圈51中磁場的回路不產(chǎn)生屏蔽。因此根據(jù)本發(fā)明的混合式微組件60可提供良好的導(dǎo)磁性能及區(qū)C1至C8不會明顯地減小通信距離。
當(dāng)然，以上所述的混合式微組件可以包括根據(jù)本發(fā)明所有類型的微組件，例如圖4所示的微組件，其中線圈交迭在集成電路上。
實際上，在根據(jù)本發(fā)明的微組件上面的、其上放置了多個導(dǎo)體層面的多個絕緣層可為簡單的氧化層，以便限制其制造的步驟數(shù)目，或包括交替的氧化層及聚酰亞胺/氧化層。
一般說，根據(jù)本發(fā)明的方法不限制在上述的工藝方法上，而可使用允許將一個硅芯片埋放在絕緣層中及然后在絕緣層上或絕緣層中沉積或集成線圈的所有工藝。
作為回憶，圖11非常概要地表示一個無觸點工作方式的集成電路IC的結(jié)構(gòu)，它通過電磁感應(yīng)與一個數(shù)據(jù)發(fā)送和/或接收站RD通信。該集成電路IC及站RD各裝有一個天線線圈，它們以Lp,Ls表示。電路IC包括一個輸入電容Cp，一個具有微處理器或連接邏輯的中心單元UC，一個存儲器MEM，一個二極管橋Pd，一個解調(diào)-解碼電路DD及一個調(diào)制-編碼電路MC。輸入電容Cp及線圈Lp構(gòu)成了固有頻率為Fp的諧振電路LpCp。解調(diào)器DD，調(diào)制器MC及二極管橋Pd與天線電路LpCp并聯(lián)連接。
對著由站RD的線圈Ls發(fā)出的交變磁場，在天線電路LPCp的端子上出現(xiàn)感應(yīng)電壓Vp。該電壓Vp被二極管橋Pd整流以對電路IC供給一個直流電源電壓Vcc。為了向站RD發(fā)送數(shù)字?jǐn)?shù)據(jù)，中心單元UC將待發(fā)送的數(shù)據(jù)輸送給調(diào)制電路MC，該調(diào)制電路根據(jù)它接收的數(shù)據(jù)及按照預(yù)定編碼來調(diào)制線圈Lp的負(fù)荷。該負(fù)荷的調(diào)制通過感應(yīng)耦合反映到線圈Ls上并由站Rd撿測。接收數(shù)據(jù)的提取是由解調(diào)及解碼之反向操作保證的。為了將數(shù)字?jǐn)?shù)據(jù)傳送給芯片IC，站RD根據(jù)待發(fā)送的數(shù)據(jù)及按照預(yù)定編碼調(diào)制磁場幅值。在芯片IC中，電路DD解調(diào)電壓Vp，解碼接收的數(shù)據(jù)及傳送給中心單元UC，后者可將它們裝載到存儲器MEM中。
權(quán)利要求
1．集體制造多個電子微組件(20,30,40)的方法，每個電子微組件包括一個載體板，一個包括電連接區(qū)(4)的集成電路芯片(1)及至少一個線圈(10,31,43)，其特征在于，它包括下列步驟在一個載體板(2)上組裝多個集成電路芯片(1)；在載體板(2)表面上沉積一層覆蓋芯片組件的電絕緣層(5,6,7,33,34,41,42)；在該絕緣層上對著芯片連接區(qū)(4)開出多個孔口(8,36,37,38,46,48,49)；集體地在載體板上制作多個形成線圈(10,31,43,44,45)的平線圈；將每個線圈連接到一個相應(yīng)的芯片；及切割載體板(2)以分離出各個微組件。
2．根據(jù)權(quán)利要求1的方法，其中線圈對芯片的連接是通過在絕緣層中開出的孔口內(nèi)沉積導(dǎo)體材料來實現(xiàn)的。
3．根據(jù)權(quán)利要求2的方法，其中沉積在孔口內(nèi)的導(dǎo)體材料是形成線圈的導(dǎo)體材料。
4．根據(jù)權(quán)利要求1至3中一項的方法，其中在被絕緣層(33,34,41,42)分開的多個導(dǎo)體層面上制作線圈(31,32,43,44,45)。
5．根據(jù)權(quán)利要求1至4中一項的方法，其中載體板(2)是硅作的，一個絕緣層的沉積步驟包括沉積一個聚酰亞胺層的步驟及沉積一個氧化硅層的步驟，及線圈是通過電解沉積和蝕刻一個銅層來實現(xiàn)的。
6．根據(jù)權(quán)利要求1至5中一項的方法，其中在載體板切割步驟前具有一個在載體板組件上沉積一層保護(hù)材料的步驟。
7．電子微組件(20,30,40)，包括一個載體板(2)，一個集成電路芯片(1,52)及至少一個形成線圈(10,31,43,44,45,51)的平線圈，其特征在于該芯片被埋在至少一個電絕緣層(5,6,7,33,34,41,42,53)中，該電絕緣層包括至少一個由至少一種絕緣材料作的層；及線圈被設(shè)在絕緣層上。
8．根據(jù)權(quán)利要求7的微組件，其中線圈通過穿過絕緣層的金屬化孔口(8,36,37,38,46,47,48,49)達(dá)到芯片電連接區(qū)(4)而連接到芯片上。
9．根據(jù)權(quán)利要求7及8中一項的微組件(30)，其中-芯片被至少兩個絕緣層(33,34,41,42)覆蓋，-兩個絕緣層中的一個(34,42)用于支承形成線圈的平線圈，及-另一絕緣層(33,41)用于支承一個導(dǎo)體(32,44,73)，該導(dǎo)體將線圈的一個端部連接到芯片的連接區(qū)(4)。
10．根據(jù)權(quán)利要求7至9中一項的微組件(40)，其中芯片被至少兩個絕緣層(41,42)覆蓋，及線圈(43)包括分別設(shè)在每個絕緣層上的至少兩個平線圈(44,45)。
11．根據(jù)權(quán)利要求7至10中一項的微組件，其中載體板(2)是硅作的，及絕緣層(7)包括一個聚酰亞胺層(5)及一個氧化硅層(6)。
12．混合微組件(60)，包括一個在其前表面(60-2)上具有接觸區(qū)(C1-C8)的載體板(61)，其特征在于該載體板(61)在其后表面(60-1)上包括一個根據(jù)權(quán)利要求7至11中一項的微組件(50)，該微組件(50)包括一個具有兩工作方式，有或無觸點的集成電路芯片(52)及一個絕緣層(33)，該絕緣層包括用于將芯片(52)連接到接觸區(qū)(C1-C8)上的孔口(55)。
全文摘要
本發(fā)明涉及一種電子微組件(30),它包括一個載體板(2),一個集成電路芯片(1)及至少一個形成線圈(31)的平線圈。根據(jù)本發(fā)明,芯片被埋設(shè)在至少一個由至少一種絕緣材料作的層(33,34)中,線圈(31)被設(shè)在該絕緣層上。
文檔編號H01L25/00GK1315056SQ9981009
公開日2001年9月26日 申請日期1999年6月14日 優(yōu)先權(quán)日1998年6月29日
發(fā)明者J·科瓦爾斯基, D·塞拉, F·貝泰奧利奧 申請人:內(nèi)部技術(shù)公司