一種碳化硅vdmos器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體技術(shù)領(lǐng)域，具體的說是涉及一種碳化硅VDMOS器件。
【背景技術(shù)】
[0002]碳化硅(SiC)具有大禁帶寬度、高臨界擊穿電場、高熱導(dǎo)率和高電子飽和漂移速度等特點，因此其在大功率、高溫以及高頻的電力電子領(lǐng)域有非常廣闊的應(yīng)用前景。目前在以SiC為襯底的場效應(yīng)管中，垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)管(VDMOS)是被廣泛研宄的對象之一。
[0003]相比于其他寬禁帶半導(dǎo)體材料(如GaN)，SiC具有一個十分明顯的優(yōu)勢就是可以通過熱生長直接形成S12 (二氧化硅)，這使得碳化硅器件可輕易的繼承在硅器件中已廣泛使用的MOS (金屬氧化物半導(dǎo)體)結(jié)構(gòu)以及相關(guān)技術(shù)，傳統(tǒng)的單獨以S12S柵介質(zhì)的SiCVDMOS器件結(jié)構(gòu)如圖1所示。但是，眾所周知，SiC MOS結(jié)構(gòu)存在嚴重的柵氧可靠性問題，而這通常被認為是由于FN隧穿效應(yīng)引起的，具體的說:當柵介質(zhì)中電場強度達到一定值時，電子會從半導(dǎo)體或門極金屬不斷向電介質(zhì)涌入，產(chǎn)生FN隧穿電流，最終導(dǎo)致電介質(zhì)擊穿。當器件處于正向?qū)顟B(tài)時，由于3102與SiC的導(dǎo)帶偏移量(2.7eV)比與Si的導(dǎo)帶偏移量(3.2eV)低，因此當FN隧穿電流大小相同時，碳化硅-二氧化硅系統(tǒng)中柵介質(zhì)的電場強度比硅-二氧化硅系統(tǒng)小；當器件處于阻斷狀態(tài)時，碳化硅表面電場最大值可達2.5MV/cm,而根據(jù)高斯定律，器件柵介質(zhì)的電場強度與半導(dǎo)體表面電場強度比值和這兩種材料的介電常數(shù)(Si02:3.9，SiC:9.7)成反比，由此得到在碳化硅表面電場達到最大值時，氧化物中電場達到了 6.2MV/cm，極易產(chǎn)生FN隧穿電流。因此可通過降低柵介質(zhì)中電場強度來減小FN隧穿電流，提尚棚氧可靠性。
[0004]由于high-k(高介電常數(shù))材料介電常數(shù)大，因此選用high_k材料作為柵介質(zhì)在不增大閾值電壓的前提下可提高柵介質(zhì)物理厚度，從而降低柵介質(zhì)電場，進一步達到減小FN隧穿電流的目的，其結(jié)構(gòu)如圖2所示。但必須考慮到，high-k材料帶隙一般較S1^，因此單獨使用high-k材料作為柵介質(zhì)時會使界面處載流子勢皇高度降低，可能更容易產(chǎn)生FN隧穿電流。進而有學(xué)者提出，在high-k材料和SiC表面形成過渡層S12,如圖3所示。這樣既可以增大柵介質(zhì)物理厚度，又不會降低界面處載流子勢皇高度，因此達到減小FN隧穿電流的目的，但此柵結(jié)構(gòu)中的S12通常很薄，當VDMOS器件反向擊穿時，依然會在JFET區(qū)表面產(chǎn)生很大的電場，該處表面柵介質(zhì)很有可能提前發(fā)生擊穿。

【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的，就是針對上述問題，提出一種具有復(fù)合柵介質(zhì)的碳化硅VDMOS器件。
[0006]為實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
[0007]一種碳化硅VDMOS器件，如圖4所示，包括漏極金屬11、N+襯底10、N_漂移區(qū)9、柵介質(zhì)、多晶硅柵2以及柵極金屬I ;所述N_漂移區(qū)9的上層一端具有第一 P型基區(qū)8，其上層另一端具有第二 P型基區(qū)81 ;所述第一 P型基區(qū)8上層具有相互獨立的第一 N+源區(qū)6和第一 P+歐姆接觸區(qū)7 ;所述第二 P型基區(qū)81上層具有相互獨立的第二 N +源區(qū)61和第二 P +歐姆接觸區(qū)71 ;所述第一 N+源區(qū)6和第一 P +歐姆接觸區(qū)7上表面具有第一源極金屬5 ;所述第二 N+源區(qū)61和第二 P +歐姆接觸區(qū)71上表面具有第二源極金屬51 ;所述多晶硅柵2位于柵介質(zhì)上表面；所述柵極金屬I位于多晶硅柵2上表面；其特征在于，所述柵介質(zhì)結(jié)構(gòu)由S12柵介質(zhì)和高介電常數(shù)柵介質(zhì)構(gòu)成；所述S12柵介質(zhì)由位于N—漂移區(qū)9上表面的第一 S12柵介質(zhì)4、位于第一 P型基區(qū)8和部分第一 N+源區(qū)6上表面的第二 S1 2柵介質(zhì)41、位于第二 P型基區(qū)81和部分第二 N+源區(qū)61上表面的第三S1 2柵介質(zhì)42構(gòu)成，其中，第一S12柵介質(zhì)4的厚度大于第二 S1 2柵介質(zhì)41和第三S1 2柵介質(zhì)42 ;所述第二 S1 2柵介質(zhì)41與多晶硅柵2之間具有第一高介電常數(shù)柵介質(zhì)3，所述第三S12柵介質(zhì)42與多晶硅柵2之間具有第二高介電常數(shù)柵介質(zhì)31。
[0008]進一步的，所述高介電常數(shù)柵介質(zhì)為介電常數(shù)大于S12柵介質(zhì)介電常數(shù)的材料。
[0009]跟進一步的，所述高介電常數(shù)柵介質(zhì)為!1?)2、5丨3隊、1102、41203或2102中的一種。
[0010]本發(fā)明的有益效果為，本發(fā)明在S1JI介質(zhì)上方引入高介電常數(shù)材料作為柵介質(zhì)的一部分，從而增大柵介質(zhì)物理厚度，降低正向?qū)〞r柵介質(zhì)中電場強度；在JFET區(qū)上方采用一層相對較厚的二氧化硅作為柵介質(zhì)，降低反向擊穿時JFET區(qū)表面電場；使得柵介質(zhì)中電場強度得到有效降低，從而減小了 FN隧穿電流，因此提高了 SiC VDMOS器件中柵介質(zhì)的長期可靠性。
【附圖說明】
[0011]圖1是傳統(tǒng)的單獨以S12作為柵介質(zhì)的SiC VDMOS器件結(jié)構(gòu)剖面圖；
[0012]圖2是單獨以高介電常數(shù)材料作為柵介質(zhì)的SiCVDMOS器件結(jié)構(gòu)剖面圖；
[0013]圖3是具有高介電常數(shù)材料/S12堆垛柵介質(zhì)的SiC VDMOS器件結(jié)構(gòu)剖面圖；
[0014]圖4是本發(fā)明提供的一種復(fù)合柵介質(zhì)SiC VDMOS器件結(jié)構(gòu)剖面圖；
[0015]圖5是正向?qū)〞r，本發(fā)明提供的復(fù)合柵SiC VDMOS器件與其他三種柵介質(zhì)SiCVDMOS器件FN隧穿電流比較圖；
[0016]圖6是反向擊穿時，本發(fā)明提供的復(fù)合柵SiC VDMOS器件與其他三種柵介質(zhì)SiCVDMOS器件表面電場分布比較圖。
【具體實施方式】
[0017]下面結(jié)合附圖，詳細描述本發(fā)明的技術(shù)方案:
[0018]本發(fā)明的一種碳化硅VDMOS器件，如圖3所示，包括漏極金屬11、N+襯底10、N _漂移區(qū)9、P型基區(qū)、N+源區(qū)、P+歐姆接觸區(qū)、柵介質(zhì)、多晶硅柵2以及柵極金屬I ;所述『漂移區(qū)9的上層一端具有第一 P型基區(qū)8，其上層另一端具有第二 P型基區(qū)81 ;所述第一 P型基區(qū)8上層具有相互獨立的第一 N+源區(qū)6和第一 P +歐姆接觸區(qū)7 ;所述第二 P型基區(qū)81上層具有相互獨立的第二 N+源區(qū)61和第二 P +歐姆接觸區(qū)71 ;所述第一 N +源區(qū)6和第一 P +歐姆接觸區(qū)7上表面具有第一源極金屬5 ;所述第二 N+源區(qū)61和第二 P +歐姆接觸區(qū)71上表面具有第二源極金屬51 ;所述多晶硅柵2位于柵介質(zhì)上表面；所述柵極金屬I位于多晶娃柵2上表面；所述柵介質(zhì)結(jié)構(gòu)由S12柵介質(zhì)和高介電常數(shù)柵介質(zhì)構(gòu)成；所述S12柵介質(zhì)由位于N_漂移區(qū)9上表面的第一 S12柵介質(zhì)4、位于第一 P型基區(qū)8和部分第一 N+源區(qū)6上表面的第二 S12柵介質(zhì)41、位于第二 P型基區(qū)81和部分第二 N +源區(qū)61上表面的第三S12柵介質(zhì)42構(gòu)成，其中，第一 S1 2柵介質(zhì)4的厚度大于第二 S1 2柵介質(zhì)41和第三S1 2柵介質(zhì)42 ;所述第二 S12柵介質(zhì)41與多晶硅柵2之間具有第一高介電常數(shù)柵介質(zhì)3，所述第三S12柵介質(zhì)42與多晶硅柵2之間具有第二高介電常數(shù)柵介質(zhì)31。本發(fā)明的工作原理為:
[0019] 本發(fā)明提供的復(fù)合柵SiC VDMOS器件，溝道上方的柵介質(zhì)為高介電常數(shù)柵介質(zhì)/S12堆垛結(jié)構(gòu)，JFET區(qū)上方全部采用S1 2，JFET區(qū)和溝道上方柵介質(zhì)總物理厚度相同。那么，當器件處于正向?qū)〞r，高介電常數(shù)柵介質(zhì)結(jié)構(gòu)使柵介質(zhì)物理厚度增大，因此降低了柵介質(zhì)中電場強度，故使FN隧穿電流減小，同時也不會增大閾值電壓，圖5給出了柵介質(zhì)擊穿時本發(fā)明提供的復(fù)合柵SiC VDMOS器件與圖1、圖2以及圖3三種柵介質(zhì)SiC VDMOS器件的FN隧穿電流比較圖；當器件處于阻斷狀態(tài)時，表面電場強度最大處位于JFET區(qū)，該區(qū)上厚的5102可降低表面電場，從而降低S12中電場，使FN隧穿電流減小，圖6給出了器件反向擊穿時本發(fā)明提供的復(fù)合柵介質(zhì)SiC VDMOS器件與圖1、圖2以及圖3三種柵介質(zhì)SiCVDMOS器件表面電場分布比較圖。從圖5和圖6可以看出，該結(jié)構(gòu)不管是處于正向?qū)顟B(tài)還是阻斷狀態(tài)時，都可以有效減小FN隧穿電流，在一定程度上改善了柵氧化層的質(zhì)量。
【主權(quán)項】
1.一種碳化硅VDMOS器件，包括漏極金屬(11)、N+襯底(10)、N_漂移區(qū)(9)、柵介質(zhì)、多晶硅柵(2)以及柵極金屬(I);所述N_漂移區(qū)(9)的上層一端具有第一 P型基區(qū)(8)，其上層另一端具有第二 P型基區(qū)(81);所述第一 P型基區(qū)(8)上層具有相互獨立的第一 N+源區(qū)(6)和第一 P+歐姆接觸區(qū)(7);所述第二 P型基區(qū)(81)上層具有相互獨立的第二 N+源區(qū)(61)和第二 P+歐姆接觸區(qū)(71);所述第一 N+源區(qū)(6)和第一 P+歐姆接觸區(qū)(7)上表面具有第一源極金屬(5);所述第二 N+源區(qū)(61)和第二 P+歐姆接觸區(qū)(71)上表面具有第二源極金屬(51);所述多晶硅柵(2)位于柵介質(zhì)上表面；所述柵極金屬(I)位于多晶硅柵(2)上表面；其特征在于，所述柵介質(zhì)結(jié)構(gòu)由S12柵介質(zhì)和高介電常數(shù)柵介質(zhì)構(gòu)成；所述S12柵介質(zhì)由位于N_漂移區(qū)(9)上表面的第一 S12柵介質(zhì)(4)、位于第一 P型基區(qū)(8)和部分第一 N+源區(qū)(6)上表面的第二 S12柵介質(zhì)(41)、位于第二 P型基區(qū)(81)和部分第二 N+源區(qū)(61)上表面的第三S12柵介質(zhì)(42)構(gòu)成，其中，第一 S12柵介質(zhì)(4)的厚度大于第二S12柵介質(zhì)(41)和第三S12柵介質(zhì)(42);所述第二 S12柵介質(zhì)(41)與多晶硅柵⑵之間具有第一高介電常數(shù)柵介質(zhì)(3)，所述第三S12柵介質(zhì)(42)與多晶硅柵(2)之間具有第二高介電常數(shù)柵介質(zhì)(31)。2.根據(jù)權(quán)利要求1所述的一種碳化硅VDMOS器件，其特征在于，所述高介電常數(shù)柵介質(zhì)為介電常數(shù)大于S12柵介質(zhì)介電常數(shù)的材料。3.根據(jù)權(quán)利要求1所述的一種碳化硅VDMOS器件，其特征在于，所述高介電常數(shù)柵介質(zhì)為 HfO2, Si3N4' Ti02、Al2O3或 ZrO 2中的一種。
【專利摘要】本發(fā)明屬于半導(dǎo)體技術(shù)領(lǐng)域，具體的說是涉及一種碳化硅VDMOS器件。本發(fā)明針對SiC VDMOS器件提供的復(fù)合柵介質(zhì)結(jié)構(gòu)，在溝道上方采用高介電常數(shù)柵介質(zhì)/SiO2堆垛結(jié)構(gòu)，JFET區(qū)上方全部采用SiO2，溝道和JFET區(qū)上方柵介質(zhì)總物理厚度相同。當器件處于正向?qū)顟B(tài)時，在柵介質(zhì)中引入高介電常數(shù)材料會使柵介質(zhì)物理厚度增大，因此可降低柵介質(zhì)中電場強度，同時不會增大閾值電壓；當器件處于阻斷狀態(tài)時，表面電場強度最大處位于JFET區(qū)，該區(qū)上方厚的SiO2可降低表面電場最大值，從而降低SiO2中電場強度。本發(fā)明通過降低柵介質(zhì)中電場強度來減小SiC VDMOS器件中FN隧穿電流，有效提高柵氧化層可靠性。
【IPC分類】H01L29/43, H01L29/78, H01L29/423
【公開號】CN104952917
【申請?zhí)枴緾N201510390302
【發(fā)明人】鄧小川, 李妍月, 陳茜茜, 張波
【申請人】電子科技大學(xué)
【公開日】2015年9月30日
【申請日】2015年7月3日