MOS納米線晶體管。
[0066]在示例19中，示例13至示例16中任何一個(gè)所述的主題可以可選地包括:形成所述高摻雜墊層包括將所述高摻雜墊層的部分形成為高P-摻雜墊層，其中所述至少一個(gè)納米線晶體管包括形成在高P-摻雜墊層上的至少一個(gè)NMOS納米線晶體管，并且，將所述高摻雜墊層的部分形成為高N-摻雜墊層部分，其中所述至少一個(gè)納米線晶體管包括形成在高N-摻雜墊層部分上的至少一個(gè)PMOS納米線晶體管。
[0067]在示例20中，示例13至示例16中任何一個(gè)所述的主題可以可選地包括:形成所述高摻雜墊層包括在微電子襯底的部分的上方形成第一掩膜；將P-型摻雜物或N-型摻雜物中的一種摻雜物離子注入到所述微電子襯底的未掩蔽部分中；去除所述第一掩膜；在所述微電子襯底的經(jīng)離子注入的部分上方形成第二掩膜；將所述P-型摻雜物或所述N-型摻雜物中的另一種摻雜物離子注入到所述微電子襯底的未掩蔽部分中；以及去除所述第二掩膜。
[0068]在示例21中，示例13至示例16中任何一個(gè)所述的主題可以可選地包括:形成所述高摻雜墊層包括在所述微電子襯底的部分的上方形成第一掩膜；在所述微電子襯底的未掩蔽部分上形成材料層，所述材料層具有在所述材料層中的P-型或N-型摻雜物中的一種摻雜物；去除所述第一掩膜；在所述微電子襯底的經(jīng)離子注入的部分上方形成第二掩膜；在所述微電子襯底的未掩蔽部分上形成材料層，所述材料層具有在所述材料層中的所述P-型摻雜物或所述N-型摻雜物中的另一種摻雜物；以及去除所述第二掩膜。
[0069]在示例22中，示例13至21中任何一個(gè)所述的主題還可以可選地包括在所述高摻雜墊層與所述納米線晶體管之間形成源極/漏極漏電屏障層。
[0070]在示例23中，示例22所述的主題可以可選地包括:形成所述源極/漏極漏電屏障層包括形成具有在大約0.5納米與5.0納米之間的厚度的所述源極/漏極漏電屏障層。
[0071]在示例24中，示例22至23中任何一個(gè)所述的主題可以可選地包括:形成所述源極/漏極漏電屏障層包括形成未摻雜的材料層。
[0072]在示例25中，示例24所述的主題可以可選地包括:形成所述未摻雜的材料層包括形成外延娃層。
[0073]在示例26中，示例22至23中任何一個(gè)所述的主題可以可選地包括:所述未摻雜的材料層包括低摻雜材料層。
[0074]在示例27中，一種計(jì)算設(shè)備可以包括板，所述板包括至少一個(gè)組件；其中，所述至少一個(gè)組件包括至少一個(gè)微電子結(jié)構(gòu)，所述微電子結(jié)構(gòu)包括微電子襯底；在所述微電子襯底上形成至少一個(gè)納米線晶體管；并且在所述微電子襯底與所述至少一個(gè)納米線晶體管之間形成高摻雜墊層。
[0075]在示例28中，示例27所述的主題還可以可選地包括在所述高摻雜墊層與所述納米線晶體管之間的源極/漏極漏電屏障層。
[0076]在示例29中，示例28所述的主題可以可選地包括:所述源極/漏極漏電屏障層包括未摻雜的材料層。
[0077]在示例30中，示例28所述的主題可以可選地包括:所述源極/漏極漏電屏障層包括低摻雜材料層。
[0078]具有這樣詳細(xì)描述的本說明書的實(shí)施例，能夠理解，由所附權(quán)利要求所定義的本說明書并非要通過在以上描述中所闡述的具體細(xì)節(jié)來限定，在不脫離本說明書的精神或范圍的情況下，同樣本說明書的許多明顯變型是可能的。
【主權(quán)項(xiàng)】
1.一種微電子結(jié)構(gòu)，包括: 微電子襯底； 形成在所述微電子襯底上的至少一個(gè)納米線晶體管；以及 形成在所述微電子襯底與所述至少一個(gè)納米線晶體管之間的高摻雜墊層。2.根據(jù)權(quán)利要求1所述的微電子結(jié)構(gòu)，其中，所述高摻雜墊層包括注入在所述微電子襯底中的摻雜物層。3.根據(jù)權(quán)利要求1所述的微電子結(jié)構(gòu)，其中，所述高摻雜墊層包括形成在所述微電子襯底上的高摻雜材料層。4.根據(jù)權(quán)利要求3所述的微電子結(jié)構(gòu)，其中，所述高摻雜材料層包括高摻雜外延硅層。5.根據(jù)權(quán)利要求1所述的微電子結(jié)構(gòu)，其中，所述高摻雜墊層包括高P-摻雜墊層，并且其中，所述至少一個(gè)納米線晶體管包括至少一個(gè)NMOS納米線晶體管。6.根據(jù)權(quán)利要求1所述的微電子結(jié)構(gòu)，其中，所述高摻雜墊層包括高N-摻雜墊層，并且其中，所述至少一個(gè)納米線晶體管包括至少一個(gè)PMOS納米線晶體管。7.根據(jù)權(quán)利要求1所述的微電子結(jié)構(gòu)，其中，所述高摻雜墊層的部分包括高P-摻雜墊層部分，其中所述至少一個(gè)納米線晶體管包括形成在所述高P-摻雜墊層部分上的至少一個(gè)NMOS納米線晶體管，并且其中，所述高摻雜墊層的部分包括高N-摻雜墊層部分，其中所述至少一個(gè)納米線晶體管包括形成在所述高N-摻雜墊層部分上的至少一個(gè)PMOS納米線晶體管。8.根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的微電子結(jié)構(gòu)，還包括位于所述高摻雜墊層與所述納米線晶體管之間的源極/漏極漏電屏障層。9.根據(jù)權(quán)利要求8所述的微電子結(jié)構(gòu)，其中，所述源極/漏極漏電屏障層具有在大約0.5納米與5.0納米之間的厚度。10.根據(jù)權(quán)利要求8所述的微電子結(jié)構(gòu)，其中，所述源極/漏極漏電屏障層包括未摻雜的材料層。11.根據(jù)權(quán)利要求10所述的微電子結(jié)構(gòu)，其中，所述未摻雜的材料層包括外延硅層。12.根據(jù)權(quán)利要求8所述的微電子結(jié)構(gòu)，其中，所述源極/漏極漏電屏障層包括低摻雜材料層。13.—種形成微電子結(jié)構(gòu)的方法，包括: 形成微電子襯底； 在所述微電子襯底上形成至少一個(gè)納米線晶體管；以及 形成高摻雜墊層，所述高摻雜墊層被形成在所述微電子襯底與所述至少一個(gè)納米線晶體管之間。14.根據(jù)權(quán)利要求13所述的方法，其中，形成高摻雜墊層包括將摻雜物注入到所述微電子襯底中。15.根據(jù)權(quán)利要求13所述的方法，其中，形成高摻雜墊層包括在所述微電子襯底上形成高摻雜材料層。16.根據(jù)權(quán)利要求15所述的方法，其中，形成所述述高摻雜材料層包括形成高摻雜外延娃層。17.根據(jù)權(quán)利要求13所述的方法，其中，形成所述高摻雜墊層包括形成高P-摻雜墊層，并且其中，形成所述至少一個(gè)納米線晶體管包括形成至少一個(gè)NMOS納米線晶體管。18.根據(jù)權(quán)利要求13所述的方法，其中，形成所述高摻雜墊層包括形成高N-摻雜墊層，并且其中，形成所述至少一個(gè)納米線晶體管包括形成至少一個(gè)PMOS納米線晶體管。19.根據(jù)權(quán)利要求13所述的方法，其中，形成所述高摻雜墊層包括將所述高摻雜墊層的部分形成為高P-摻雜墊層，其中所述至少一個(gè)納米線晶體管包括形成在所述高P-摻雜墊層上的至少一個(gè)NMOS納米線晶體管，并且將所述高摻雜墊層的部分形成為高N-摻雜墊層部分，其中所述至少一個(gè)納米線晶體管包括形成在所述高N-摻雜墊層部分上的至少一個(gè)PMOS納米線晶體管。20.根據(jù)權(quán)利要求13所述的方法，其中，形成所述高摻雜墊層包括: 在所述微電子襯底的部分上方形成第一掩膜； 將P-型摻雜物或N-型摻雜物中的一種摻雜物離子注入到所述微電子襯底的未掩蔽部分中； 去除所述第一掩膜； 在所述微電子襯底的經(jīng)離子注入的部分上方形成第二掩膜； 將所述P-型摻雜物或所述N-型摻雜物中的另一種摻雜物離子注入到所述微電子襯底的未掩蔽部分中；以及 去除所述第二掩膜。21.根據(jù)權(quán)利要求13所述的方法，其中，形成所述高摻雜墊層包括: 在所述微電子襯底的部分上方形成第一掩膜； 在所述微電子襯底的未掩蔽部分上形成材料層，所述材料層中具有P-型摻雜物或N-型摻雜物中的一種摻雜物； 去除所述第一掩膜； 在所述微電子襯底的經(jīng)離子注入的部分上方形成第二掩膜； 在所述微電子襯底的未掩蔽部分上形成材料層，所述材料層中具有所述P-型摻雜物或所述N-型摻雜物中的另一種摻雜物；以及 去除所述第二掩膜。22.根據(jù)權(quán)利要求13至21中任一項(xiàng)所述的方法，還包括在所述高摻雜墊層與所述納米線晶體管之間形成源極/漏極漏電屏障層。23.根據(jù)權(quán)利要求22所述的方法，其中，形成所述源極/漏極漏電屏障層包括形成具有在大約0.5納米與5.0納米之間的厚度的所述源極/漏極漏電屏障層。24.根據(jù)權(quán)利要求22所述的方法，其中，形成所述源極/漏極漏電屏障層包括形成未摻雜的材料層。25.根據(jù)權(quán)利要求22所述的方法，其中，所述未摻雜的材料層包括低摻雜材料層。
【專利摘要】本說明書的納米線器件可以包括形成在至少一個(gè)納米線晶體管與微電子襯底之間的高摻雜墊層，納米線晶體管形成在微電子襯底上，其中，高摻雜墊層可以減小或基本上消除漏電和高柵極電容，漏電和高柵極電容可以發(fā)生在納米線晶體管的柵極結(jié)構(gòu)的底部。由于形成高摻雜墊層可能在納米線晶體管的源極結(jié)構(gòu)與漏極結(jié)構(gòu)之間的界面處引起柵極感應(yīng)的漏極漏電，因此可以在高摻雜墊層與納米線晶體管之間形成薄的未摻雜或低摻雜材料層。
【IPC分類】H01L21/336, H01L29/78
【公開號】CN105144390
【申請?zhí)枴緾N201380073081
【發(fā)明人】S·金, K·庫恩, R·里奧斯, M·阿姆斯特朗
【申請人】英特爾公司
【公開日】2015年12月9日
【申請日】2013年3月14日
【公告號】DE112013006642T5, US20140264253, WO2014142856A1