半導(dǎo)體封裝件及承載件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明有關(guān)一種封裝制程，尤指一種半導(dǎo)體封裝件及承載件。
【背景技術(shù)】
[0002]隨著電子產(chǎn)業(yè)的逢勃發(fā)展，許多高階電子產(chǎn)品都逐漸朝往輕、薄、短、小等高集積度方向發(fā)展，半導(dǎo)體封裝結(jié)構(gòu)也發(fā)展出許多種不同的電路模組。傳統(tǒng)半導(dǎo)體晶片以導(dǎo)線架(Lead Frame)作為晶片承載件以形成一半導(dǎo)體封裝件。該導(dǎo)線架包含一晶片座及形成于該晶片座周圍的多數(shù)導(dǎo)腳，待半導(dǎo)體晶片粘接至晶片座上并以焊線電性連接該晶片與導(dǎo)腳后，經(jīng)由一封裝樹脂包覆該晶片、晶片座、焊線以及導(dǎo)腳的內(nèi)段而形成該具導(dǎo)線架的半導(dǎo)體封裝件。
[0003]以導(dǎo)線架作為晶片承載件的半導(dǎo)體封件的型態(tài)及種類繁多，如QFP半導(dǎo)體封裝件(Quad Flat Package)、QFN(Quad-Flat Non-leaded)半導(dǎo)體封裝件、SOP 半導(dǎo)體封裝件(Small Outline Package)、或 DIP 半導(dǎo)體封裝件(Dual in-line Package)等，而為提升半導(dǎo)體封裝件的散熱效率與兼顧晶片尺寸封裝(Chip Scale Package, CSP)的小尺寸要求，目前多以晶片座底部外露的QFN半導(dǎo)體封裝件或露墊式(Exposed Pad)半導(dǎo)體封裝件為封裝主流。
[0004]現(xiàn)有QFN半導(dǎo)體封裝件是一種特殊電路模組，即未形成有如現(xiàn)有QFP半導(dǎo)體封裝件中用于與外界電性連接的外導(dǎo)腳，如此，將得以縮小半導(dǎo)體封裝件的尺寸，其結(jié)合采用表面耦接方式。表面耦接在半導(dǎo)體與印刷電路板作接合過程中，將封裝單元直接焊結(jié)至印刷電路板上，使得無導(dǎo)腳半導(dǎo)體封裝件的接腳與電路板能夠緊密接合。
[0005]如圖1及圖1A所示，現(xiàn)有QFN半導(dǎo)體封裝件1，其導(dǎo)線架10包含置晶座11及多個(gè)環(huán)設(shè)于該置晶座11周圍的導(dǎo)腳12，且于該置晶座11頂面上接置半導(dǎo)體晶片13，接著以焊線130電性連接該半導(dǎo)體晶片13與各該導(dǎo)腳12，之后再于該導(dǎo)線架10上形成封裝膠體14，以包覆該置晶座11、導(dǎo)腳12、半導(dǎo)體晶片13及焊線130，且該晶片座11底面及導(dǎo)腳12底面均外露出該封裝膠體14，使該半導(dǎo)體晶片13所產(chǎn)生的熱量得以有效傳播至外界，并使該QFN半導(dǎo)體封裝件1得藉該導(dǎo)腳12外露表面直接與外界裝置如印刷電路板(圖略)電性連接。
[0006]然而，現(xiàn)有QFN半導(dǎo)體封裝件1中，是藉由蝕刻(etching)該導(dǎo)線架10的方式形成該導(dǎo)腳12及該晶片座11，所以該導(dǎo)腳12的周圍區(qū)域121受側(cè)蝕效應(yīng)的影響，使其厚度t小于該導(dǎo)腳12的中間區(qū)域120的厚度h，如圖1B所示，即該凹陷的周圍區(qū)域121圍繞該中間區(qū)域120，以致于在打線制程(即形成該焊線130)時(shí)，該打線機(jī)器容易受該周圍區(qū)域121的影響，例如該導(dǎo)腳12左右搖晃，因而發(fā)生該焊線130偏于預(yù)定位置的問題、或因該導(dǎo)腳12晃動(dòng)而使該焊線130無法牢靠打線于該導(dǎo)腳12上，導(dǎo)致該焊線130發(fā)生斷裂或脫線，進(jìn)而嚴(yán)重影響制程的信賴性。
[0007]因此，如何克服上述現(xiàn)有技術(shù)的種種問題，實(shí)為一重要課題。

【發(fā)明內(nèi)容】

[0008]鑒于上述現(xiàn)有技術(shù)的缺失，本發(fā)明提供一種半導(dǎo)體封裝件及承載件，以避免焊線發(fā)生偏移預(yù)定位置的情況。
[0009]該半導(dǎo)體封裝件，其包括:封裝層，其具有相對(duì)的第一表面及第二表面；多個(gè)電性連接墊，其埋設(shè)于該封裝層的第一表面，且該電性連接墊具有相對(duì)的第一側(cè)與第二側(cè)，令該電性連接墊的第一側(cè)外露于該封裝層的第一表面，又該電性連接墊的第一側(cè)具有凹陷部與圍繞該凹陷部的外圍部；以及電子元件，其埋于該封裝層中并電性連接該些電性連接墊。
[0010]前述的半導(dǎo)體封裝件中，該外圍部的最大厚度的表面齊平該封裝層的第一表面。
[0011]前述的半導(dǎo)體封裝件中，該電子元件以多個(gè)導(dǎo)電凸塊或多個(gè)焊線電性連接該些電性連接墊。
[0012]本發(fā)明還提供一種承載件，其包括:多個(gè)電性連接墊，其具有相對(duì)的第一側(cè)與第二側(cè)，且該電性連接墊的第一側(cè)具有凹陷部與圍繞該凹陷部的外圍部。
[0013]前述的半導(dǎo)體封裝件及承載件中，該凹陷部位于該第一側(cè)的中央?yún)^(qū)域。
[0014]前述的半導(dǎo)體封裝件及承載件中，該凹陷部的厚度小于該外圍部的厚度。
[0015]前述的半導(dǎo)體封裝件及承載件中，還包括置晶墊，其埋設(shè)于該封裝層中，以設(shè)置該電子元件，且該些電性連接墊位于該置晶墊周圍。
[0016]由上可知，本發(fā)明半導(dǎo)體封裝件及承載件中，主要藉由該外圍部圍繞該凹陷部的設(shè)計(jì)，以于打線制程時(shí)，該電性連接墊不會(huì)左右搖晃，使該焊線不會(huì)發(fā)生偏于預(yù)定位置的情況，且因該電性連接墊不會(huì)晃動(dòng)而使該焊線能牢靠打線于該電性連接墊上，因而能避免該焊線發(fā)生斷裂或脫線的情況，所以相較于現(xiàn)有技術(shù)，本發(fā)明能有效提升制程的信賴性。
【附圖說明】
[0017]圖1為現(xiàn)有QFN半導(dǎo)體封裝件(省略封裝膠體)的局部上視示意圖；
[0018]圖1A為圖1的A-A剖面線的示意圖；
[0019]圖1B為圖1的B-B剖面線的示意圖；
[0020]圖2為本發(fā)明QFN半導(dǎo)體封裝件(省略封裝層)的局部上視示意圖
[0021]圖2A為圖2的A-A剖面線的示意圖；以及
[0022]圖2B為圖2的B-B剖面線的示意圖。
[0023]符號(hào)說明
[0024]1，2 半導(dǎo)體封裝件
[0025]10 導(dǎo)線架
[0026]11 置晶座
[0027]12 導(dǎo)腳
[0028]120 中央?yún)^(qū)域
[0029]121 外圍區(qū)域
[0030]13 半導(dǎo)體晶片
[0031]130, 230 焊線
[0032]14封裝膠體
[0033]20承載件
[0034]21置晶墊
[0035]22電性連接墊
[0036]22a第一側(cè)
[0037]22b第二側(cè)
[0038]220凹陷部
[0039]221外圍部
[0040]23電子元件
[0041]24封裝層