一種改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及半導(dǎo)體領(lǐng)域，尤其設(shè)及一種改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法。
【背景技術(shù)】
[0002] 低介電質(zhì)化OWk)薄膜主要應(yīng)用于后段的介電質(zhì)層，一般使用八甲基環(huán)四硅氧烷 (OMCT巧和氧氣（02)作為主要反應(yīng)物反應(yīng)成膜，OMCTS常溫常壓下是液體狀態(tài)，成膜反應(yīng)對 溫度很敏感。反應(yīng)腔體（Process chamber)在建立氛圍后，其中包括Go clean, periodic clean, season,等待成膜工藝開始時(shí)間越長（process chamber idle),在wafer表面成膜 的量越少，wafer上的膜厚變薄，其中，等待成膜工藝開始時(shí)間和膜厚關(guān)系如圖1。
[0003] Prcxlucer GT設(shè)備是AMAT公司用在Low k工藝上的一個(gè)成熟的產(chǎn)品。該設(shè)備的反 應(yīng)腔體成膜反應(yīng)程式根據(jù)成膜厚度分為單片成膜反應(yīng)方式和多片成膜反應(yīng)方式。針對多片 成膜反應(yīng)方式的工藝，當(dāng)設(shè)備在S個(gè)工藝process chamber同時(shí)成膜時(shí)，由于娃片（wafer) 傳送的原因，process chamber在go clean或periodic clean的成膜反應(yīng)完成后可能會(huì) 有較長時(shí)間等待wafer進(jìn)入process chamber開始成膜工藝，造成wafer上成膜偏薄，對產(chǎn) 品的穩(wěn)定性和電性能測試會(huì)有很大負(fù)影響，甚至影響到產(chǎn)品良率。
[0004] 如圖2和圖3所示，多片成膜反應(yīng)程式中，成膜反應(yīng)后不同的片數(shù)也會(huì)造成不同厚 度影響，W 1800 A，化CSlclean為例的膜厚程式為例連續(xù)作業(yè)的歷史記錄查看，process chamber會(huì)有不同程度的開始成膜工藝時(shí)間，而對應(yīng)的成膜厚度也有相對應(yīng)的偏低，即膜厚 度的穩(wěn)定性較差。

【發(fā)明內(nèi)容】

[0005] 針對現(xiàn)有技術(shù)中等待成膜工藝中的等待時(shí)間所造成的薄膜厚度偏低等缺陷，本發(fā) 明設(shè)計(jì)了一種改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，該方法提高了薄膜的穩(wěn)定性。
[0006] 本發(fā)明采用如下技術(shù)方案：
[0007] 一種改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，應(yīng)用于多娃片成膜工藝的程式中，所 述方法包括：
[0008] 收集每組娃片的平均成膜時(shí)間與平均成膜速率；
[0009] 根據(jù)收集的所述平均成膜時(shí)間與平均成膜速率，按照計(jì)算方法計(jì)算出每組娃片的 補(bǔ)償時(shí)間；
[0010] 將所述成膜時(shí)間與對應(yīng)組的所述補(bǔ)償時(shí)間相加，得到每組新的成膜時(shí)間，W及
[0011] 按照所述新的成膜時(shí)間對娃片進(jìn)行成膜工藝。
[0012] 優(yōu)選的，所述多娃片成膜工藝包括S組娃片。
[0013] 優(yōu)選的，第一組娃片的成膜時(shí)間的平均值為基準(zhǔn)線；第二組娃片的成膜時(shí)間的平 均值為t2;第=組娃片的成膜時(shí)間的平均值為t3。
[0014] 優(yōu)選的，所述第一組、第二組、第S組娃片的平均成膜速率為Vd。
[0015] 優(yōu)選的，根據(jù)平均成膜速率Vd計(jì)算出相比于基準(zhǔn)線的成膜時(shí)間，每超過所述預(yù)設(shè) 時(shí)間在娃片上的成膜厚度減少T A。
[0016] 優(yōu)選的，所述預(yù)設(shè)時(shí)間為10s。
[0017] 優(yōu)選的，所述第一組娃片的補(bǔ)償時(shí)間A tl=0秒。 陽01引優(yōu)選的，所述第二組娃片的補(bǔ)償時(shí)間At2 = (t2/10) XT。
[0019] 優(yōu)選的，所述第S組娃片的補(bǔ)償時(shí)間At3 = (t3/10) XT。
[0020] 本發(fā)明的有益效果是：
[0021] 本發(fā)明對娃片傳送導(dǎo)致的開始成膜工藝的等待時(shí)間較長，從而引起薄膜厚度偏低 的情況，通過對成膜程式的不斷改善，將等待時(shí)間對成膜厚度穩(wěn)定性的影響降低，提高膜厚 的穩(wěn)定性。本發(fā)明根據(jù)工藝腔體隨著成膜反應(yīng)的時(shí)間的變化規(guī)律，對不同成膜反應(yīng)的成膜 時(shí)間進(jìn)行補(bǔ)償，最終成膜厚度能穩(wěn)定在一個(gè)更小的范圍內(nèi)，同時(shí)對半導(dǎo)體的良率穩(wěn)定性有 提升作用。
【附圖說明】
[0022] 圖1為本發(fā)明現(xiàn)有技術(shù)中成膜時(shí)間和膜厚關(guān)系；
[0023] 圖2為本發(fā)明現(xiàn)有技術(shù)中連續(xù)娃片的成膜時(shí)間示意圖；
[0024] 圖3為本發(fā)明現(xiàn)有技術(shù)中連續(xù)娃片的膜厚示意圖；
[00巧]圖4為本發(fā)明膜厚與成膜時(shí)間的關(guān)系示意圖；
[00%] 圖5為本發(fā)明成膜時(shí)間與成膜工藝中娃片的片數(shù)的關(guān)系示意圖。
【具體實(shí)施方式】
[0027] 需要說明的是，在不沖突的情況下，下述技術(shù)方案，技術(shù)特征之間可W相互組合。
[0028] 下面結(jié)合附圖對本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的說明：
[0029] 本發(fā)明主要解決大規(guī)模生產(chǎn)制造中l(wèi)ow-k BDl制程娃片的傳送間成膜厚度穩(wěn)定性 問題。對于多娃片成膜工藝的情況，娃片（wafer)連續(xù)作業(yè)時(shí)，機(jī)臺會(huì)進(jìn)入一個(gè)循環(huán)的情 況，隨著wafer的工藝進(jìn)行，機(jī)臺的硬件動(dòng)作和工藝程式循環(huán)進(jìn)行。通過對作業(yè)的歷史數(shù) 據(jù)收集，分析作業(yè)歷史數(shù)據(jù)，找出關(guān)于成膜停頓時(shí)間（建成成膜時(shí)間，idle時(shí)間）和clean count的循環(huán)規(guī)律。對于同一 clean count的wafer,根據(jù)idle時(shí)間的數(shù)據(jù)（只要wafer連 續(xù)進(jìn)行工藝，數(shù)據(jù)就一直循環(huán)），并計(jì)算同一多娃片成膜工藝中的娃片片數(shù)（clean count) 的idle時(shí)間的平均值。Wafer上的成膜厚度也隨著idle時(shí)間的變化而變化，idle時(shí)間 變長，即遠(yuǎn)離基準(zhǔn)線化aseline)，wafer上成膜厚變薄，idle時(shí)間變短，即接近baseline， wafer上成膜就接近baseline。對同一多娃片成膜工藝中clean count的wafer進(jìn)行成膜 時(shí)間的補(bǔ)償，補(bǔ)償?shù)某赡r(shí)間由idle時(shí)間的平均值推算（平均idle時(shí)間），通過實(shí)驗(yàn)數(shù)據(jù) 確定平均idle時(shí)間會(huì)減少的wafer表面的成膜厚度，結(jié)合實(shí)際的成膜速率，就可W計(jì)算得 到需要補(bǔ)償?shù)某赡r(shí)間。對clean count的成膜時(shí)間補(bǔ)償后，原來idle時(shí)間接近baseline 的wafer的成膜厚度就有所增加，而原來idle時(shí)間遠(yuǎn)離baseline的wafer的成膜厚度也 有所增加。雖然成膜厚度都增加了，但是成膜厚度的差距會(huì)變小，特別是不會(huì)再有成膜厚度 特別低的wafer 了。整體的wafer厚度收斂性更好。
[0030] 圖4為本發(fā)明膜厚與成膜時(shí)間的關(guān)系示意圖；如圖4所示，通過作業(yè)程式的調(diào)整， W 1800 A程式化CS-次periodic clean為例，成膜厚度比原來更加收斂，如圖4。減少 了產(chǎn)品超出控制線（00C，Out Of Control)甚至超出規(guī)格（00S，Out Of Specification)的 情況，增強(qiáng)了產(chǎn)品穩(wěn)定性。
[0031] 圖5為本發(fā)明成膜時(shí)間與成膜工藝中娃片的片數(shù)的關(guān)系示意圖，如圖5所示，根據(jù) 成膜作業(yè)的歷史數(shù)據(jù)，找出作業(yè)時(shí)成膜的規(guī)律，使用統(tǒng)計(jì)方法，對成膜的情況做相應(yīng)成膜時(shí) 間的補(bǔ)償。需要進(jìn)行數(shù)據(jù)收集與程式修改兩個(gè)主要的步驟。
[0032] 第一：數(shù)據(jù)收集，根據(jù)實(shí)際成膜作業(yè)的歷史數(shù)據(jù)，總結(jié)成膜工藝（process chamber idle)時(shí)間，得到idle時(shí)間和clean count的關(guān)系，參見圖5。從idle時(shí)間和clean count 的關(guān)系中找出一個(gè)idle時(shí)間的平均值，第一組多娃片成膜工藝（簡稱第一組，W此類推） 的idle時(shí)間平均值設(shè)定為baseline,第二組的平均idle時(shí)間為t2,第S組的平均idle時(shí) 間為口。同時(shí)，收集腔體（process chamber)的平均成膜速率（ckp rate) Vd, W及idle時(shí) 間和wafer成膜厚度的關(guān)系，此處計(jì)算的是比baseline多于idle時(shí)間和膜厚的關(guān)系，即比 baseline多idle時(shí)間每10秒則在wafer上成膜厚度減少X ..星，選擇IOs是因?yàn)橐话阋?idle 10秒W上才能有明顯的膜厚下降趨勢。
[0033] 第二：程式修改及維護(hù)方法，根據(jù)算出的idle時(shí)間的平均值和當(dāng)前的dep rate計(jì) 算每組clean count的成膜時(shí)間需要補(bǔ)償?shù)臅r(shí)間At。在原成膜時(shí)間上加上計(jì)算的對應(yīng)每 組clean count對應(yīng)的補(bǔ)償時(shí)間，即為新的成膜時(shí)間。補(bǔ)償時(shí)間是一個(gè)差值，在正常調(diào)整成 膜時(shí)間時(shí)，需要各組clean count之間保持運(yùn)個(gè)差值。在日常監(jiān)測（monitor)時(shí)，process chamber idle的時(shí)間和連續(xù)作業(yè)時(shí)不同，所W日常顯示器（monitor)的數(shù)據(jù)只是作為一個(gè) 參考。
[0034] 如上所述，每組補(bǔ)償時(shí)間的計(jì)算方法是：
[0035]第一組wafer的idle時(shí)間為baseline的idle時(shí)間，所W A tl=0秒；
[0036]第二組wafer的平均idle時(shí)間為 t2,At2 = (t2/10) XT ;
[0037]第S組wafer的平均idle時(shí)間為 t3,At3 = (t3/10) XT。
[0038] 綜上所述，本發(fā)明對娃片傳送導(dǎo)致的開始成膜工藝的等待時(shí)間較長，從而引起薄 膜厚度偏低的情況，通過對成膜程式的不斷改善，將等待時(shí)間對成膜厚度穩(wěn)定性的影響降 低，提高膜厚的穩(wěn)定性。本發(fā)明根據(jù)工藝腔體隨著成膜反應(yīng)的時(shí)間的變化規(guī)律，對不同成膜 反應(yīng)的成膜時(shí)間進(jìn)行補(bǔ)償，最終成膜厚度能穩(wěn)定在一個(gè)更小的范圍內(nèi)，同時(shí)對半導(dǎo)體的良 率穩(wěn)定性有提升作用。
[0039] 通過說明和附圖，給出了【具體實(shí)施方式】的特定結(jié)構(gòu)的典型實(shí)施例，基于本發(fā)明精 神，還可作其他的轉(zhuǎn)換。盡管上述發(fā)明提出了現(xiàn)有的較佳實(shí)施例，然而，運(yùn)些內(nèi)容并不作為 局限。
[0040] 對于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。 因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實(shí)意圖和范圍的全部變化和修正。在權(quán) 利要求書范圍內(nèi)任何和所有等價(jià)的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。
【主權(quán)項(xiàng)】
1. 一種改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，其特征在于，應(yīng)用于多娃片成膜工藝的 程式中，所述方法包括： 收集每組娃片的平均成膜時(shí)間與平均成膜速率； 根據(jù)收集的所述平均成膜時(shí)間與平均成膜速率，按照計(jì)算方法計(jì)算出每組娃片的補(bǔ)償 時(shí)間； 將所述成膜時(shí)間與對應(yīng)組的所述補(bǔ)償時(shí)間相加，得到每組新的成膜時(shí)間，W及 按照所述新的成膜時(shí)間對娃片進(jìn)行成膜工藝。2. 根據(jù)權(quán)利要求1所述的改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，其特征在于，所述多 娃片成膜工藝包括Ξ組娃片。3. 根據(jù)權(quán)利要求2所述的改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，其特征在于，第一組 娃片的成膜時(shí)間的平均值為基準(zhǔn)線；第二組娃片的成膜時(shí)間的平均值為t2 ;第Ξ組娃片的 成膜時(shí)間的平均值為t3。4. 根據(jù)權(quán)利要求3所述的改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，其特征在于，所述第 一組、第二組、第Ξ組娃片的平均成膜速率為Vd。5. 根據(jù)權(quán)利要求4所述的改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，其特征在于，根據(jù)平 均成膜速率Vd計(jì)算出相比于基準(zhǔn)線的成膜時(shí)間，每超過所述預(yù)設(shè)時(shí)間在娃片上的成膜厚 度減少TA。6. 根據(jù)權(quán)利要求5所述的改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，其特征在于，所述預(yù) 設(shè)時(shí)間為10s。7. 根據(jù)權(quán)利要求6所述的改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，其特征在于，所述第 一組娃片的補(bǔ)償時(shí)間Atl= 0秒。8. 根據(jù)權(quán)利要求6所述的改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，其特征在于，所述第 二組娃片的補(bǔ)償時(shí)間At2 = (t2/10)XT。9. 根據(jù)權(quán)利要求6所述的改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法，其特征在于，所述第 Ξ組娃片的補(bǔ)償時(shí)間At3 =似/10)XT。
【專利摘要】本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種改善低介電質(zhì)薄膜厚度穩(wěn)定性的方法。本發(fā)明應(yīng)用于多硅片成膜工藝的程式中，該方法包括：收集每組硅片的平均成膜時(shí)間與平均成膜速率；根據(jù)收集的平均成膜時(shí)間與平均成膜速率，按照計(jì)算方法計(jì)算出每組硅片的補(bǔ)償時(shí)間；將成膜時(shí)間與對應(yīng)組的補(bǔ)償時(shí)間相加，得到每組新的成膜時(shí)間，以及按照新的成膜時(shí)間對硅片進(jìn)行成膜工藝。
【IPC分類】H01L21/02, H01L21/31
【公開號】CN105405756
【申請?zhí)枴緾N201510716938
【發(fā)明人】鐘飛, 沈劍平, 王科, 韓曉剛
【申請人】上海華力微電子有限公司
【公開日】2016年3月16日
【申請日】2015年10月28日