集成電路封裝結(jié)構(gòu)及其生產(chǎn)工藝的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路封裝技術(shù)領(lǐng)域，更具體的說，涉及一種基于鍵合線連接的免貼膜、免電鍍的生產(chǎn)工藝。
【背景技術(shù)】
[0002]集成電路扁平無引腳封裝(QFN/DFN)，在近幾年隨著通訊設(shè)備(如基站、交換機(jī))、智能手機(jī)、便攜式設(shè)備(如平板電腦)、可穿戴設(shè)備(如智能手表、智能眼鏡、智能手環(huán)等)的普及而迅速發(fā)展，特別適用于有高頻、高帶寬、低噪聲、高導(dǎo)熱、小體積、高速度等電性需求的大規(guī)模集成電路的封裝。集成電路扁平無引腳封裝(QFN/DFN)有效地利用了引線腳的封裝空間，從而大幅度地提高了封裝效率。該封裝由于引線短小、塑封體尺寸小、封裝體薄，可以使CPU體積縮小30%-50%，同時具有良好的散熱性能。傳統(tǒng)的QFN/DFN工藝流程為:框架鍍銀—晶圓減薄—劃片—上芯—做金屬凸點—壓焊—塑封—腐蝕框架—電鍍—切割—包裝。傳統(tǒng)的集成電路扁平無引腳封裝封裝(QFN/DFN)主要存在以下不足:一是設(shè)計及制作周期長，成本比較高;二是凸點的排布以及I/O的密集程度受到框架設(shè)計及框架制造工藝的限制;三是框架在腐蝕變薄后，在模具內(nèi)有滑動的風(fēng)險，封裝可靠性得不到保障；四是傳統(tǒng)的QFN/DFN產(chǎn)品厚度仍然比較大，無法滿足當(dāng)前的便攜式設(shè)備對小體積、高密度封裝的需求。

【發(fā)明內(nèi)容】

[0003]為了克服傳統(tǒng)QFN工藝存在QFN/DFN產(chǎn)品厚度仍然比較大，無法滿足當(dāng)前的便攜式設(shè)備對小體積、高密度封裝的需求的不足，本發(fā)明提供了一種基于鍵合線連接的免貼膜、免電鍍的集成電路封裝結(jié)構(gòu)及其生產(chǎn)工藝
為實現(xiàn)以上技術(shù)目的，本發(fā)明的技術(shù)方案是:
集成電路封裝結(jié)構(gòu)，包括有鍍銀層，所述鍍銀層為相互獨(dú)立的鍍銀層段，還包括有設(shè)于部分鍍銀層段上的芯片，各部分鍍銀層段通過鍵合線連接，所述芯片、鍍銀層、鍍鎳鈀金層和鍵合線外周設(shè)有塑封體，芯片、鍍銀層、鍍鎳鈀金層和鍵合線構(gòu)成了芯片的電源和信號通道。
[0004 ]集成電路封裝的生產(chǎn)工藝，包括有如下步驟
a.在引線框架上鍍鎳鈀金
b.生長倒角鍍銀層，通過腐蝕，使鍍鎳鈀金層之上的鍍銀層形成倒角凹槽
c.晶圓減薄；
d.劃片；
e.將芯片放置于引線框架上；
f.在引線框架上設(shè)置有金屬凸點； g.對鍵合線進(jìn)行壓焊；
h.將述芯片、鍍銀層、鍍鎳鈀金層和鍵合線塑封于塑封體中；
并對塑封完成后的產(chǎn)品進(jìn)行腐蝕框架、切割及包裝。
[0005]本發(fā)明的技術(shù)效果是:做金屬凸點的流程可省略，明通過電鍍銀之后在植有的金屬凸點上直接壓焊，也可通過電鍍銀后直接打線的方法實現(xiàn)與外部電路的連通。引線框架圖形的設(shè)計在框架制作時期就可以完成，縮短了制作周期，更好地實現(xiàn)芯片與載體的互聯(lián)，使I/o更加密集，成本更低。同時，在鍍鎳鈀金層上有一層倒角鍍銀層，塑封之后形成有效的防拖拉結(jié)構(gòu)，極大地降低了框架在腐蝕變薄后，在模具內(nèi)滑動的風(fēng)險，同時降低了塑封料壓力，增加了塑封料與金屬框架的接合面積，封裝可靠性大幅提升。本發(fā)明采用普通框架即可進(jìn)行產(chǎn)品制作流程，無需過多加工框架載體，縮短設(shè)計周期，降低成本。鍍鎳鈀金層厚度僅Ium，大大降低了QFN/DFN封裝產(chǎn)品的厚度(可控制在0.35mm以內(nèi))，而傳統(tǒng)的QFN/DFN封裝體厚度在0.7mm以上。本發(fā)明提供的技術(shù)可使封裝體厚度減小100%。本發(fā)明通過電鍍銀之后在植有的金屬凸點上直接壓焊，也可通過電鍍銀后直接打線的方法實現(xiàn)與外部電路的連通。在鍍鎳鈀金層上有一層倒角鍍銀層，塑封之后形成有效的防拖拉結(jié)構(gòu)，極大地降低了框架在腐蝕變薄后，在模具內(nèi)滑動的風(fēng)險；同時，降低了塑封料壓力，增加了塑封料與金屬框架的接合面積，封裝可靠性大幅提升。本發(fā)明提供的封裝件將鍍鎳鈀金層作為與外部電路的信號連接通道，相當(dāng)于普通封裝的“管腳”，可以省去電鍍環(huán)節(jié)。傳統(tǒng)的QFN/DFN框架，為了防止塑封時發(fā)生“溢膠”，要在框架背面貼有一層膜;而本發(fā)明由于框架上面鍍了一層鎳鈀金，可以起到隔離塑封料的作用，塑封后腐蝕掉框架，同樣可以起到防止“溢膠”的作用，這樣就可以省去框架廠商“貼膜”的過程。由于本發(fā)明提供的封裝件可以免電鍍、免貼膜，生產(chǎn)成本可以大幅降低，產(chǎn)品更有競爭力。
【附圖說明】
[0006]圖1為引線框架剖面圖；
圖2為引線框架鍍鎳鈀金后剖面圖；
圖3為引線框架的鍍鎳鈀金層上鍍銀并腐蝕出倒角后的剖面圖；
圖4為產(chǎn)品上芯后剖面圖；
圖5為植完金屬凸點后剖面圖；
圖6為產(chǎn)品壓焊后剖面圖；
圖7為產(chǎn)品塑封后剖面圖；
圖8為產(chǎn)品腐蝕框架后剖面圖；
圖9為產(chǎn)品成品剖面圖；
圖10為產(chǎn)品無金屬凸點壓焊后剖面圖；
圖11為產(chǎn)品無金屬凸點塑封后剖面圖；
圖12為產(chǎn)品無金屬凸點腐蝕框架后剖面圖；
圖13為產(chǎn)品無金屬凸點成品剖面圖。
[0007]圖中，I為引線框架、2為金屬凸點、3為芯片、4為塑封體、5為倒角鍍銀層、6為鍍鎳鈀金層、7為鍵合線。
【具體實施方式】
[0008]如圖9所示，一種基于鍵合線連接的免貼膜、免電鍍的封裝件還包括有金屬凸點2。所述倒角鍍銀層5為相互獨(dú)立的鍍銀層段，部分倒角鍍銀層5上有芯片3，部分倒角鍍銀層5上有金屬凸點2，所述芯片3和金屬凸點2通過鍵合線7連接，塑封體4包圍了金屬凸點2、芯片
3、倒角鍍銀層5、鍍鎳鈀金層6和鍵合線7，金屬凸點2、芯片3、倒角鍍銀層5、鍍鎳鈀金層6和鍵合線7構(gòu)成了電路的電源和信號通道。如圖13所示，一種基于鍵合線連接的免貼膜、免電鍍的封裝件也可以不做金屬凸點，直接將鍵合線打到框架的焊盤上(倒角鍍銀層5)。一種基于鍵合線連接的免貼膜、免電鍍的封裝件的工藝流程如下:框架鍍鎳鈀金—生長倒角鍍銀層(通過腐蝕，使鍍鎳鈀金層之上的鍍銀層形成如附圖3所示的倒角凹槽)—晶圓減薄—劃片—上芯—做金屬凸點—壓焊—塑封—腐蝕框架—切割—包裝。在實施中，所述做金屬凸點的流程可省略。
[0009]如圖1至圖9所示，一種基于鍵合線連接的免貼膜、免電鍍的封裝件的制作工藝，按照以下步驟進(jìn)行:
1)框架鍍鎳鈀金:在引線框架I的圖形部分鍍一層Ium的鎳鈀金層6;
2)銀鈕金層鏈銀:在銀鈕金層6上鏈一層20?30um的銀層5，并腐蝕出倒角形狀；
3)晶圓減薄:減薄厚度50um?200um，粗糖度Ra0.1Omm?0.05mm ；
4)劃片:150um以上晶圓同普通集成電路扁平封裝件劃片工藝，但厚度在150um以下晶圓，使用雙刀劃片機(jī)及其工藝；
5)上芯:芯片3通過倒角鍍銀層5和引線框架I連通；
6)做金屬凸點，壓焊:在倒角鍍銀層5的無芯片部分做金屬凸點2，然后在芯片3焊區(qū)直接打鍵合線7到金屬凸點2上；
7)塑封:同常規(guī)方法，塑封料填充滿倒角鍍銀層的凹槽，形成有效的防拖拉結(jié)構(gòu)，極大地提高了封裝可靠性；
8)框架腐蝕:用化學(xué)溶液腐蝕掉全部引線框架I，露出鍍鎳鈀金層6;
9)切割、包裝同常規(guī)方法。
[0010]在凸點排布及I/O數(shù)不受框架設(shè)計及制作限制的前提下，本發(fā)明通過電鍍銀之后在植有的金屬凸點上直接壓焊，也可通過電鍍銀后直接打線的方法實現(xiàn)與外部電路的連通。引線框架圖形的設(shè)計在框架制作時期就可以完成，縮短了制作周期，更好地實現(xiàn)芯片與載體的互聯(lián)，使I/o更加密集，成本更低。同時，增加了一層Ium的鎳鈀金層，使生產(chǎn)時免電鍍;在鍍鎳鈀金層上有一層倒角鍍銀層，塑封之后，塑封料填充滿倒角鍍銀層的凹槽，形成有效的防拖拉結(jié)構(gòu)，同時降低了塑封料壓力，增加了塑封料與金屬框架的接合面積，提高了封裝的可靠性。
[0011]本發(fā)明提供的封裝件將鍍鎳鈀金層作為與外部電路的信號連接通道，相當(dāng)于普通封裝的“管腳”，可以省去電鍍環(huán)節(jié)。傳統(tǒng)的QFN/DFN框架，為了防止塑封時發(fā)生“溢膠”，要在框架背面貼有一層膜;而本發(fā)明由于框架上面鍍了一層鎳鈀金，可以起到隔離塑封料的作用，塑封后腐蝕掉框架，同樣可以起到防止“溢膠”的作用，這樣就可以省去框架廠商“貼膜”的過程。由于本發(fā)明提供的封裝件免電鍍、免貼膜，生產(chǎn)成本可以大幅降低，產(chǎn)品更有競爭力。
【主權(quán)項】
1.集成電路封裝結(jié)構(gòu)，其特征是:包括有鍍銀層，所述鍍銀層為相互獨(dú)立的鍍銀層段，還包括有設(shè)于部分鍍銀層段上的芯片，各部分鍍銀層段通過鍵合線連接，所述芯片、鍍銀層、鍍鎳鈀金層和鍵合線外周設(shè)有塑封體，芯片、鍍銀層、鍍鎳鈀金層和鍵合線構(gòu)成了芯片的電源和信號通道。2.集成電路封裝的生產(chǎn)工藝，其特征是:包括有如下步驟 a.在引線框架上鍍鎳鈀金 b.生長倒角鍍銀層，通過腐蝕，使鍍鎳鈀金層之上的鍍銀層形成倒角凹槽 c.晶圓減??； d.劃片； e.將芯片放置于引線框架上； f.在引線框架上設(shè)置有金屬凸點； g.對鍵合線進(jìn)行壓焊； h.將述芯片、鍍銀層、鍍鎳鈀金層和鍵合線塑封于塑封體中。
【專利摘要】本發(fā)明提供了一種基于鍵合線連接的免貼膜、免電鍍的集成電路封裝結(jié)構(gòu)及其生產(chǎn)工藝，集成電路封裝結(jié)構(gòu)，包括有鍍銀層，所述鍍銀層為相互獨(dú)立的鍍銀層段，還包括有設(shè)于部分鍍銀層段上的芯片，各部分鍍銀層段通過鍵合線連接，所述芯片、鍍銀層、鍍鎳鈀金層和鍵合線外周設(shè)有塑封體，芯片、鍍銀層、鍍鎳鈀金層和鍵合線構(gòu)成了芯片的電源和信號通道。本發(fā)明同時提供了上述集成電路封裝的生產(chǎn)工藝，由于本發(fā)明提供的封裝件可以免電鍍、免貼膜，生產(chǎn)成本可以大幅降低，產(chǎn)品更有競爭力。適用于集成電路封裝中應(yīng)用。
【IPC分類】H01L23/495, H01L23/488, H01L21/60
【公開號】CN105514079
【申請?zhí)枴緾N201510895527
【發(fā)明人】劉興波, 梁大鐘, 宋波
【申請人】廣東氣派科技有限公司
【公開日】2016年4月20日
【申請日】2015年12月8日