嵌入式鍺硅外延位錯缺陷的改善方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及嵌入式鍺硅外延的制備技術(shù)領(lǐng)域，具體來說，本發(fā)明涉及一種嵌入式鍺硅外延位錯缺陷的改善方法。
【背景技術(shù)】
[0002]眾所周知，CMOS電路的性能在很大程度上受PMOS晶體管的制約。因此，任何技術(shù)如果能夠把PMOS的性能提高到NMOS的水平都被認(rèn)為是有利的。在90nm的PMOS中，英特爾(Intel)的工程師將器件的源、漏刻蝕去除，然后重新淀積鍺硅層，這樣源和漏就會對溝道產(chǎn)生一個壓縮應(yīng)力，從而提高PMOS的傳輸特性。
[0003]圖1為現(xiàn)有技術(shù)中的一種鍺硅源/漏植入致應(yīng)變技術(shù)的PMOS結(jié)構(gòu)。如圖1所示，鍺硅源/漏植入致應(yīng)變技術(shù)是將鍺硅鑲嵌到源/漏區(qū)，從而在溝道處產(chǎn)生壓縮形變，提高PMOS晶體管的載流子遷移率，而載流子遷移率的提聞可導(dǎo)致聞的驅(qū)動電流，提聞晶體管性倉泛。
[0004]在硅(Si)襯底上生長鍺硅薄膜，生長應(yīng)變層的工藝即外延工藝過程。通常如果溝槽表面存在缺陷，鍺硅將不能形成很好的單晶結(jié)構(gòu)，在生長過程中就會發(fā)生弛豫，薄膜中積累的應(yīng)變會引起晶面滑移，使界面原子排列錯開，應(yīng)變急劇釋放，在薄膜中產(chǎn)生大量缺陷，導(dǎo)致應(yīng)變弛豫。
[0005]現(xiàn)有的該外延工藝流程主要包括:外延前進(jìn)行濕法清洗；腔體腐蝕和覆膜；外延生長前的氫氣烘烤；鍺硅沉積。在使用傳統(tǒng)的鍺硅選擇性外延的工藝流程中，濕法清洗不能做到對晶圓片表面進(jìn)行細(xì)微的處理，致使在晶圓片表面有局部的殘余，或是高低不平，導(dǎo)致在外延生長后，在界面產(chǎn)生缺陷源，嚴(yán)重的缺陷可能延續(xù)到鍺硅的生長表面。在使用現(xiàn)有的鍺硅選擇性外延的工藝流程中，使用透射電鏡掃描，發(fā)現(xiàn)100%都有鍺硅外延的位錯缺陷。
[0006]因此，本領(lǐng)域中亟需一種新的鍺硅選擇性外延工藝，克服現(xiàn)有技術(shù)中存在的缺陷。

【發(fā)明內(nèi)容】

[0007]本發(fā)明所要解決的技術(shù)問題是提供一種嵌入式鍺硅外延位錯缺陷的改善方法，減少在嵌入式鍺硅外延的生長過程中由于界面缺陷源導(dǎo)致的位錯缺陷，以提高鍺硅的應(yīng)力，改善PMOS晶體管的電性。
[0008]為解決上述技術(shù)問題，本發(fā)明提供一種嵌入式鍺硅外延位錯缺陷的改善方法，包括在所述鍺硅外延的反應(yīng)過程之前，在濕法清洗過后，增加使用干法刻蝕的方法對硅襯底所在的晶圓片的表面進(jìn)行低量的刻蝕以及再生長出與所述硅襯底相同晶格結(jié)構(gòu)的一硅成核層，以移除并替代前道工藝中由于等離子體造成的晶格損傷的所述硅襯底部分，改善所述硅襯底上待外延的溝槽內(nèi)壁表面的粗糙度和清潔度。
[0009]可選地，所述改善方法是將所述晶圓片放在低壓、高溫的環(huán)境條件下，對其表面進(jìn)行小于5納米厚度的干法刻蝕。
[0010]可選地，所述低壓是指50托以下，所述高溫是指600至800攝氏度。
[0011]可選地，對所述晶圓片的表面進(jìn)行干法刻蝕的刻蝕氣體為氯化氫氣體。
[0012]可選地，所述硅襯底上待外延的所述溝槽的深度為400至800埃。
[0013]可選地，所述改善方法適用于45納米、40納米、32納米、28納米、22納米或其以下技術(shù)節(jié)點(diǎn)。
[0014]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn):
[0015]本發(fā)明在鍺硅外延的反應(yīng)過程之前，濕法清洗過后，增加引入使用干法刻蝕的方法對硅襯底的表面進(jìn)行低量的刻蝕，再生長出與硅襯底相同晶格結(jié)構(gòu)的硅成核層，移除并替代前道工藝中造成晶格損傷的硅襯底部分。
[0016]本發(fā)明改善了待外延的溝槽內(nèi)壁表面的粗糙度和清潔度，避免了鍺硅外延的生長過程中由于界面缺陷源導(dǎo)致的位錯等缺陷，提高了鍺硅的應(yīng)力，改善了 PMOS晶體管的電性。
[0017]在應(yīng)用了改進(jìn)后的嵌入式鍺硅選擇性外延工藝流程后，同樣使用透射電鏡掃描，發(fā)現(xiàn)鍺硅外延界面產(chǎn)生的缺陷已為零。
【附圖說明】
[0018]本發(fā)明的上述的以及其他的特征、性質(zhì)和優(yōu)勢將通過下面結(jié)合附圖和實(shí)施例的描述而變得更加明顯，其中:
[0019]圖1為現(xiàn)有技術(shù)中的一種鍺硅源/漏植入致應(yīng)變技術(shù)的PMOS結(jié)構(gòu)；
[0020]圖2為現(xiàn)有技術(shù)中的一種嵌入式鍺硅外延工藝形成的測試結(jié)構(gòu)(test key)的剖面示意圖；
[0021]圖3為本發(fā)明一個實(shí)施例的嵌入式鍺硅外延位錯缺陷的改善方法實(shí)施之后形成的測試結(jié)構(gòu)的剖面示意圖；
[0022]圖4為本發(fā)明一個實(shí)施例的嵌入式鍺硅外延位錯缺陷的改善方法實(shí)施之后的工藝結(jié)果示意圖(透射電鏡掃描)。
【具體實(shí)施方式】
[0023]下面結(jié)合具體實(shí)施例和附圖對本發(fā)明作進(jìn)一步說明，在以下的描述中闡述了更多的細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明顯然能夠以多種不同于此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下根據(jù)實(shí)際應(yīng)用情況作類似推廣、演繹，因此不應(yīng)以此具體實(shí)施例的內(nèi)容限制本發(fā)明的保護(hù)范圍。
[0024]圖2為現(xiàn)有技術(shù)中的一種嵌入式鍺硅外延工藝形成的測試結(jié)構(gòu)(test key)的剖面不意圖，其娃襯底中的溝槽內(nèi)壁表面仍殘留表面損傷層；圖3為本發(fā)明一個實(shí)施例的嵌入式鍺硅外延位錯缺陷的改善方法實(shí)施之后形成的測試結(jié)構(gòu)的剖面示意圖，其硅襯底中的溝槽內(nèi)壁表面已用硅成核層替代受損傷的硅襯底部分。需要注意的是，這些以及后續(xù)其他的附圖均僅作為示例，其并非是按照等比例的條件繪制的，并且不應(yīng)該以此作為對本發(fā)明實(shí)際要求的保護(hù)范圍構(gòu)成限制。
[0025]首先，如圖2所示，在本發(fā)明的改善方法實(shí)施之前，現(xiàn)有技術(shù)中的測試結(jié)構(gòu)(testkey)在硅襯底100中待外延的溝槽內(nèi)壁表面仍殘留著表面損傷層102。在鍺硅源/漏103被外延生長之后，在其中易產(chǎn)生位錯缺陷105 (晶格損傷)。另外，附圖標(biāo)記101為多晶硅柵。
[0026]如圖3所示，本發(fā)明的該改善方法的內(nèi)容主要包括:在該鍺硅外延(又稱為選擇性外延)的反應(yīng)過程之前，在濕法清洗過后，增加使用干法刻蝕的方法對硅襯底200所在的晶圓片的表面進(jìn)行穩(wěn)定低量的刻蝕，以及再生長出與該硅襯底200相同晶格結(jié)構(gòu)的一硅成核層202，以移除并替代前道工藝中由于等離子體造成的晶格損傷的該硅襯底200部分，改善該硅襯底200上待外延的溝槽內(nèi)壁表面的粗糙度和清潔度，避免在鍺硅外延的反應(yīng)過程中產(chǎn)生位錯等缺陷。
[0027]具體地，該改善方法是將該晶圓片放在低壓、高溫的環(huán)境條件下，使用如氯化氫(HCL)氣體作為刻蝕氣體，對其表面進(jìn)行小于5納米厚度的干法刻蝕。其中，該低壓是指50托以下，該高溫是指600至800攝氏度。
[0028]在本實(shí)施例中，該硅襯底200上待外延的該溝槽的深度為400至800埃。
[0029]圖4為本發(fā)明一個實(shí)施例的嵌入式鍺硅外延位錯缺陷的改善方法實(shí)施之后的工藝結(jié)果示意圖(透射電鏡掃描)。如圖4所示，在本發(fā)明的改善方法實(shí)施之后，本實(shí)施例中的測試結(jié)構(gòu)在硅襯底200中待外延的溝槽內(nèi)壁表面不再殘留有表面損傷層102，而代之以與該硅襯底200相同晶格結(jié)構(gòu)的硅成核層202。在鍺硅源/漏203被外延生長之后，在其中不再產(chǎn)生有位錯缺陷105 (晶格損傷)，鍺硅源/漏203與硅襯底200之間界面清晰光滑，沒有異常缺陷產(chǎn)生。因而由于界面缺陷源引發(fā)的位錯缺陷狀況得到極大的改善，避免了應(yīng)變弛豫。另外，附圖標(biāo)記201為多晶硅柵。
[0030]在本發(fā)明中，該改善方法可以適用于45納米、40納米、32納米、28納米、22納米或其以下技術(shù)節(jié)點(diǎn)。
[0031]綜上所述，本發(fā)明在鍺硅外延的反應(yīng)過程之前，濕法清洗過后，增加引入使用干法刻蝕的方法對硅襯底的表面進(jìn)行低量的刻蝕，再生長出與硅襯底相同晶格結(jié)構(gòu)的硅成核層，移除并替代前道工藝中造成晶格損傷的硅襯底部分。
[0032]本發(fā)明改善了待外延的溝槽內(nèi)壁表面的粗糙度和清潔度，避免了鍺硅外延的生長過程中由于界面缺陷源導(dǎo)致的位錯等缺陷，提高了鍺硅的應(yīng)力，改善了 PMOS晶體管的電性。
[0033]在應(yīng)用了改進(jìn)后的嵌入式鍺硅選擇性外延工藝流程后，同樣使用透射電鏡掃描，發(fā)現(xiàn)鍺硅外延界面產(chǎn)生的缺陷已為零。
[0034]本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何修改、等同變化及修飾，均落入本發(fā)明權(quán)利要求所界定的保護(hù)范圍之內(nèi)。
【主權(quán)項】
1.一種嵌入式鍺硅外延位錯缺陷的改善方法，包括在所述鍺硅外延的反應(yīng)過程之前，在濕法清洗過后，增加使用干法刻蝕的方法對硅襯底(200)所在的晶圓片的表面進(jìn)行低量的刻蝕以及再生長出與所述硅襯底(200)相同晶格結(jié)構(gòu)的一硅成核層(202)，以移除并替代前道工藝中由于等離子體造成的晶格損傷的所述硅襯底(200)部分，改善所述硅襯底(200)上待外延的溝槽內(nèi)壁表面的粗糙度和清潔度。2.根據(jù)權(quán)利要求1所述的改善方法，其特征在于，所述改善方法是將所述晶圓片放在低壓、高溫的環(huán)境條件下，對其表面進(jìn)行小于5納米厚度的干法刻蝕。3.根據(jù)權(quán)利要求2所述的改善方法，其特征在于，所述低壓是指50托以下，所述高溫是指600至800攝氏度。4.根據(jù)權(quán)利要求3所述的改善方法，其特征在于，對所述晶圓片的表面進(jìn)行干法刻蝕的刻蝕氣體為氯化氫氣體。5.根據(jù)權(quán)利要求4所述的改善方法，其特征在于，所述硅襯底(200)上待外延的所述溝槽的深度為400至800埃。6.根據(jù)權(quán)利要求5所述的改善方法，其特征在于，所述改善方法適用于45納米、40納米、32納米、28納米、22納米或其以下技術(shù)節(jié)點(diǎn)。
【專利摘要】本發(fā)明提供一種嵌入式鍺硅外延位錯缺陷的改善方法，包括在該鍺硅外延的反應(yīng)過程之前，在濕法清洗過后，增加使用干法刻蝕的方法對硅襯底所在的晶圓片的表面進(jìn)行低量的刻蝕以及再生長出與該硅襯底相同晶格結(jié)構(gòu)的一硅成核層，以移除并替代前道工藝中由于等離子體造成的晶格損傷的該硅襯底部分，改善該硅襯底上待外延的溝槽內(nèi)壁表面的粗糙度和清潔度。本發(fā)明能夠減少在嵌入式鍺硅外延的生長過程中由于界面缺陷源導(dǎo)致的位錯缺陷，提高了鍺硅的應(yīng)力，改善了PMOS晶體管的電性。
【IPC分類】H01L21/336
【公開號】CN105529266
【申請?zhí)枴緾N201410561809
【發(fā)明人】周海鋒, 譚俊
【申請人】上海華力微電子有限公司
【公開日】2016年4月27日
【申請日】2014年10月21日