晶體管及其形成方法
【專利摘要】一種晶體管及其形成方法，形成方法包括：提供襯底；在襯底表面形成介質(zhì)層，介質(zhì)層內(nèi)具有暴露出襯底表面的第一通孔；在第一通孔內(nèi)形成填充滿第一通孔的第一溝道插塞，第一溝道插塞的底部區(qū)域內(nèi)具有第一摻雜區(qū)；去除部分介質(zhì)層，暴露出靠近第一溝道插塞頂部的部分側(cè)壁表面；在第一溝道插塞的頂部區(qū)域內(nèi)形成第二摻雜區(qū)；之后，在所暴露出的第一溝道插塞側(cè)壁和頂部表面形成覆蓋層；在形成覆蓋層之后，去除部分介質(zhì)層，暴露出部分第一溝道插塞的側(cè)壁表面；在形成覆蓋層并去除部分介質(zhì)層之后，在所暴露出的第一溝道插塞側(cè)壁表面形成柵介質(zhì)層；在柵介質(zhì)層表面形成柵極層。所形成的晶體管器件密度提高，形成晶體管的方法簡(jiǎn)化。
【專利說明】
晶體管及其形成方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種晶體管及其形成方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體制造技術(shù)的飛速發(fā)展，半導(dǎo)體器件朝著更高的元件密度，以及更高的集成度的方向發(fā)展。晶體管作為最基本的半導(dǎo)體器件目前正被廣泛應(yīng)用，因此隨著半導(dǎo)體器件的元件密度和集成度的提高，晶體管的柵極尺寸也越來越短。然而，晶體管的柵極尺寸變短會(huì)使晶體管產(chǎn)生短溝道效應(yīng)，進(jìn)而產(chǎn)生漏電流，最終影響半導(dǎo)體器件的電學(xué)性能。
[0003]為了克服晶體管的短溝道效應(yīng)，抑制漏電流，現(xiàn)有技術(shù)提出了一種全包圍柵納米線(Gate All Around Nanowire)晶體管；所述全包圍柵納米線晶體管在減小晶體管尺寸的同時(shí)，能夠克服短溝道效應(yīng)，抑制漏電流的產(chǎn)生。
[0004]現(xiàn)有的全包圍柵納米線晶體管包括:襯底；懸空于襯底上方的納米線，所述納米線兩端具有支撐部支撐于襯底表面；位于所述納米線的部分表面的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包圍所述納米線，所述柵極結(jié)構(gòu)包括:包圍于所述納米線表面的柵介質(zhì)層、以及位于所述柵介質(zhì)層表面形成柵電極層；位于所述柵極結(jié)構(gòu)兩側(cè)的納米線內(nèi)的源區(qū)和漏區(qū)。
[0005]然而，由于所述納米線平行于襯底表面設(shè)置，因此，所述全包圍柵納米線晶體管占用的區(qū)域面積依舊較大，為了滿足日益增長的器件集成度需求，需要進(jìn)一步縮小所述全包圍柵納米線晶體管所占用的區(qū)域面積。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種晶體管及其形成方法，所形成的晶體管器件密度提高，形成晶體管的方法簡(jiǎn)化。
[0007]為解決上述問題，本發(fā)明提供一種晶體管的形成方法，包括:提供襯底；在所述襯底表面形成介質(zhì)層，所述介質(zhì)層內(nèi)具有暴露出襯底表面的第一通孔；在所述第一通孔內(nèi)形成填充滿所述第一通孔的第一溝道插塞，所述第一溝道插塞的底部區(qū)域內(nèi)具有第一摻雜區(qū)；去除部分介質(zhì)層，暴露出靠近所述第一溝道插塞頂部的部分側(cè)壁表面；在所述第一溝道插塞的頂部區(qū)域內(nèi)形成第二摻雜區(qū)，所述第二摻雜區(qū)和第一摻雜區(qū)的摻雜離子類型相同；在去除部分介質(zhì)層并形成第二摻雜區(qū)之后，在所暴露出的第一溝道插塞側(cè)壁和頂部表面形成覆蓋層；在形成覆蓋層之后，去除部分介質(zhì)層，暴露出部分第一溝道插塞的側(cè)壁表面；在形成覆蓋層并去除部分介質(zhì)層之后，在所暴露出的第一溝道插塞側(cè)壁表面形成柵介質(zhì)層；在所述柵介質(zhì)層表面形成柵極層。
[0008]可選的，還包括:在形成第一溝道插塞之后，去除部分介質(zhì)層之前，在所述介質(zhì)層內(nèi)形成暴露出襯底表面的第二通孔；在所述第二通孔內(nèi)形成第二溝道插塞，所述第二溝道插塞的底部區(qū)域內(nèi)形成第三摻雜區(qū)，所述第一摻雜區(qū)和第三摻雜區(qū)的摻雜離子類型不同。
[0009]可選的，所述第二通孔的形成步驟包括:在介質(zhì)層和第一溝道插塞表面形成第一掩膜層，所述第一掩膜層暴露出需要形成第二通孔的部分介質(zhì)層表面；以第一掩膜層為掩膜，刻蝕所述介質(zhì)層直至暴露出襯底表面為止，形成第二通孔。
[0010]可選的，所述第二溝道插塞的形成步驟包括:以所述第一掩膜層為掩膜，采用選擇性外延沉積工藝在第二通孔底部的襯底表面形成部分第二溝道插塞；在所述部分第二溝道插塞內(nèi)摻雜第二類型離子，在所述部分第二溝道插塞內(nèi)形成第三摻雜區(qū)；采用選擇性外延沉積工藝在所述第三摻雜區(qū)表面形成部分第二溝道插塞，直至填充滿所述第二通孔。
[0011]可選的，在所述部分第二溝道插塞內(nèi)摻雜第二類型離子的工藝為離子注入工藝或原位摻雜工藝。
[0012]可選的，還包括:在第二溝道插塞的頂部區(qū)域內(nèi)形成第四摻雜區(qū)，所述第四摻雜區(qū)與第三摻雜區(qū)的摻雜離子類型相同。
[0013]可選的，所述第四摻雜區(qū)的形成步驟包括:在形成第二溝道插塞之后，在所述介質(zhì)層和第一溝道插塞表面形成第二掩膜層，所述第二掩膜層暴露出第二溝道插塞的頂部表面；以所述第二掩膜層為掩膜，在所述第二溝道插塞的頂部區(qū)域內(nèi)摻雜第二類型離子，在第二溝道插塞的頂部區(qū)域內(nèi)形成第四摻雜區(qū)。
[0014]可選的，所述第二類型離子為P型離子或N型離子。
[0015]可選的，還包括:在形成介質(zhì)層之前，在襯底內(nèi)形成第六摻雜區(qū)，所述第六摻雜區(qū)和第三摻雜區(qū)的摻雜離子類型相同。
[0016]可選的，所述第一溝道插塞的形成步驟包括:采用選擇性外延沉積工藝在第一通孔底部的襯底表面形成部分第一溝道插塞；在所述部分第一溝道插塞內(nèi)摻雜第一類型離子，在所述部分第一溝道插塞內(nèi)形成第一摻雜區(qū)；采用選擇性外延沉積工藝在所述第一摻雜區(qū)表面形成部分第一溝道插塞，直至填充滿所述第一通孔。
[0017]可選的，在所述部分第一溝道插塞內(nèi)摻雜第一類型離子的工藝為離子注入工藝或原位摻雜工藝。
[0018]可選的，所述第二摻雜區(qū)的形成步驟包括:在所述介質(zhì)層表面形成第三掩膜層，所述第三掩膜層暴露出第一溝道插塞的頂部表面；以所述第三掩膜層為掩膜，在所述第一溝道插塞的頂部區(qū)域內(nèi)摻雜第一類型離子，在第一溝道插塞的頂部區(qū)域內(nèi)形成第二摻雜區(qū)。
[0019]可選的，所述第一類型離子為P型離子或N型離子。
[0020]可選的，還包括:形成介質(zhì)層之前，在襯底內(nèi)第五摻雜區(qū)，所述第五摻雜區(qū)和第一摻雜區(qū)的摻雜離子類型相同。
[0021]可選的，在暴露出靠近所述第一溝道插塞頂部的部分側(cè)壁表面之后，在所述第一溝道插塞的頂部區(qū)域內(nèi)形成第二摻雜區(qū)。
[0022]可選的，所述柵介質(zhì)層的表面相對(duì)于第一溝道插塞側(cè)壁表面的部分覆蓋層表面凹陷。
[0023]可選的，所述柵極層的形成步驟包括:在所述介質(zhì)層和柵介質(zhì)層表面形成柵極膜，所述柵極膜的表面平坦；以所述覆蓋層為掩膜，回刻蝕所述柵極膜，形成所述柵極層。
[0024]可選的，所述柵極膜的形成步驟包括:在所述介質(zhì)層表面、柵介質(zhì)層表面和覆蓋層表面形成柵極膜；對(duì)所述柵極膜表面進(jìn)行平坦化，使所述柵極膜表面平坦；在所述平坦化工藝之后，回刻蝕所述柵極膜，并暴露出覆蓋層的頂部表面和部分側(cè)壁表面。
[0025]可選的，所述柵介質(zhì)層的材料為氧化硅；所述柵介質(zhì)層的形成工藝為熱氧化工藝或化學(xué)氧化工藝；所述柵極層的材料為多晶硅；所述覆蓋層的材料為氮化硅；所述第一溝道插塞的材料為單晶硅、單晶鍺、硅鍺或碳化硅。
[0026]相應(yīng)的，本發(fā)明還提供一種采用上述任一項(xiàng)方法所形成的晶體管，包括:襯底；位于所述襯底表面的第一溝道插塞，所述第一溝道插塞的底部區(qū)域內(nèi)具有第一摻雜區(qū)，所述第一溝道插塞的頂部區(qū)域內(nèi)具有第二摻雜區(qū)，所述第二摻雜區(qū)和第一摻雜區(qū)的摻雜離子類型相同；位于所述第一溝道插塞頂部表面和靠近頂部的部分側(cè)壁表面的覆蓋層；位于襯底表面的介質(zhì)層，所述介質(zhì)層和覆蓋層暴露出部分第一溝道插塞的側(cè)壁表面；位于所暴露出的第一溝道插塞側(cè)壁表面的柵介質(zhì)層；位于所述柵介質(zhì)層表面的柵極層。
[0027]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0028]本發(fā)明的形成方法中，在襯底表面形成暴露出襯底表面的第一通孔，所述第一溝道插塞形成于第一通孔內(nèi)，所述第一溝道插塞即用于作為溝道區(qū)，以形成全包圍柵納米線晶體管；由于所述第一溝道插塞垂直于襯底表面，從而能夠使所形成的全包圍柵納米線晶體管占用的區(qū)域面積減小，能夠提高所形成的全包圍柵納米線晶體管的器件密度。所述第一溝道插塞的底部區(qū)域內(nèi)具有第一摻雜區(qū)，之后在第一溝道插塞的頂部區(qū)域內(nèi)形成第二摻雜區(qū)，而所述第二摻雜區(qū)和第一摻雜區(qū)的摻雜離子類型相同，使得所述第一摻雜區(qū)和第二摻雜區(qū)能夠作為全包圍柵納米線晶體管的源區(qū)和漏區(qū)。通過去除部分介質(zhì)層，能夠暴露出部分所述第一溝道插塞的側(cè)壁表面，而所述第一溝道插塞靠近頂部的側(cè)壁表面以及頂部表面具有覆蓋層，因此所述介質(zhì)層和覆蓋層能夠保護(hù)第一摻雜區(qū)和第二摻雜區(qū)的側(cè)壁表面，并且能夠使柵介質(zhì)層直接形成于第一溝道插塞暴露出的側(cè)壁表面。在上述工藝中，需要在形成第一通孔、形成第二摻雜區(qū)以及形成覆蓋層的過程中采用圖形化掩膜，因此，在形成過程中使用光刻工藝次數(shù)較少，則形成所述晶體管的工藝簡(jiǎn)單，且工藝成本較低。
[0029]本發(fā)明的結(jié)構(gòu)中，第一溝道插塞位于襯底表面，即所述第一溝道插塞垂直于襯底表面設(shè)置，所述第一溝道插塞能夠作為晶體管的溝道區(qū)。而第一溝道插塞的底部區(qū)域內(nèi)具有第一摻雜區(qū)，頂部區(qū)域內(nèi)具有第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜區(qū)的摻雜離子類型相同，則所述第一摻雜區(qū)和第二摻雜區(qū)能夠作為晶體管的源區(qū)和漏區(qū)。所述柵介質(zhì)層位于第一溝道插塞所暴露出的側(cè)壁表面，柵極層位于柵介質(zhì)層表面，所述柵介質(zhì)層和柵極層作為包圍所述第一溝道插塞的柵極結(jié)構(gòu)，而所述第一摻雜區(qū)和第二摻雜區(qū)位于所述柵極結(jié)構(gòu)兩側(cè)的第一溝道插塞內(nèi)，從而構(gòu)成全包圍柵納米線晶體管。由于所述第一溝道插塞垂直于襯底表面，從而使得所形成的全包圍柵納米線晶體管占用的區(qū)域面積減小，從而能夠提高所述全包圍柵納米線晶體管的器件密度，有利于提高芯片電路的集成度。
【附圖說明】
[0030]圖1至圖15是本發(fā)明實(shí)施例的晶體管的形成過程的剖面結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0031]如【背景技術(shù)】所述，所述全包圍柵納米線晶體管占用的區(qū)域面積有待進(jìn)一步減小。
[0032]在所述全包圍柵納米線晶體管中，柵極結(jié)構(gòu)包圍于納米線表面，源區(qū)和漏區(qū)位于柵極結(jié)構(gòu)兩側(cè)的納米線內(nèi)，即所述納米線用于作為晶體管的溝道區(qū)，由于所述納米線懸空于襯底上方，使得所述納米線完全隔離于襯底，即所述晶體管的溝道區(qū)與襯底相互隔離，從而能夠有效地抑制漏電流的產(chǎn)生，減少短溝道效應(yīng)。
[0033]然而，由于所述納米線平行于襯底表面設(shè)置，因此，所述全包圍柵納米線晶體管依舊占用了較大的空間面積，不利于提高半導(dǎo)體器件的器件密度。
[0034]為了解決上述問題，本發(fā)明提供一種晶體管及其形成方法。在所述晶體管中，第一溝道插塞位于襯底表面，即所述第一溝道插塞垂直于襯底表面設(shè)置，所述第一溝道插塞能夠作為晶體管的溝道區(qū)。而第一溝道插塞的底部區(qū)域內(nèi)具有第一摻雜區(qū)，頂部區(qū)域內(nèi)具有第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜區(qū)的摻雜離子類型相同，則所述第一摻雜區(qū)和第二摻雜區(qū)能夠作為晶體管的源區(qū)和漏區(qū)。所述柵介質(zhì)層位于第一溝道插塞所暴露出的側(cè)壁表面，柵極層位于柵介質(zhì)層表面，所述柵介質(zhì)層和柵極層作為包圍所述第一溝道插塞的柵極結(jié)構(gòu)，而所述第一摻雜區(qū)和第二摻雜區(qū)位于所述柵極結(jié)構(gòu)兩側(cè)的第一溝道插塞內(nèi)，從而構(gòu)成全包圍柵納米線晶體管。由于所述第一溝道插塞垂直于襯底表面，從而使得所形成的全包圍柵納米線晶體管占用的區(qū)域面積減小，從而能夠提高所述全包圍柵納米線晶體管的器件密度，有利于提高芯片電路的集成度。
[0035]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。
[0036]圖1至圖15是本發(fā)明實(shí)施例的晶體管的形成過程的剖面結(jié)構(gòu)示意圖。
[0037]請(qǐng)參考圖1，提供襯底200 ;在所述襯底200表面形成介質(zhì)層201，所述介質(zhì)層201內(nèi)具有暴露出襯底200表面的第一通孔202。
[0038]所述襯底200用于形成半導(dǎo)體器件。所述襯底200為硅襯底、硅鍺襯底、碳化硅襯底、絕緣體上硅(SOI)襯底、絕緣體上鍺(GOI)襯底、玻璃襯底或II1-V族化合物襯底(例如氮化鎵襯底或砷化鎵襯底等)。
[0039]所述第一通孔202用于形成第一溝道插塞，所述第一溝道插塞能夠垂直于襯底200表面，以所述第一溝道插塞形成全包圍柵納米線晶體管時(shí)，能夠使所形成的晶體管占用的空間面積減小，提高具體管的器件密度。
[0040]所述第一通孔202的深度為200nm?500nm，所述第一通孔202的孔徑為50nm?lOOnm。本實(shí)施例中，所述第一通孔202的橫截面形狀為圓形，使得所形成的第一溝道插塞的表面光滑，由于所述第一溝道插塞的表面不具有棱角，從而能夠避免發(fā)生“尖端放電”的問題，保證了所形成的晶體管性能穩(wěn)定。在其它實(shí)施例中，所述第一通孔202的橫截面形狀還能夠?yàn)槿切巍⑺倪呅位蚨噙呅巍?br>[0041]在本實(shí)施例中，由于后續(xù)形成第一溝道插塞的工藝為選擇性外延沉積工藝，因此所述第一通孔202底部需要暴露出襯底200表面，以所暴露出的襯底200表面作為種子層生長半導(dǎo)體材料，以形成填充滿所述第一通孔202的第一溝道插塞。
[0042]由于所述第一溝道插塞用于形成晶體管的溝道區(qū)，后續(xù)需要在所述第一溝道插塞的頂部區(qū)域和底部區(qū)域內(nèi)形成源區(qū)和漏區(qū)，因此，為了與位于第一溝道插塞底部區(qū)域的源區(qū)或漏區(qū)實(shí)現(xiàn)電連接，需要在形成介質(zhì)層201之前，在襯底200內(nèi)形成第五摻雜區(qū)203和第/、慘雜區(qū)204。
[0043]其中，所述第五摻雜區(qū)203與后續(xù)形成于第一溝道插塞底部區(qū)域內(nèi)的第一摻雜區(qū)的摻雜離子類型相同，所述第六摻雜區(qū)204與后續(xù)形成于第二溝道插塞底部區(qū)域內(nèi)的第三摻雜區(qū)的摻雜離子類型相同；因此，所述第五摻雜區(qū)203與第一摻雜區(qū)實(shí)現(xiàn)電連接，所述第六摻雜區(qū)204與第三摻雜區(qū)電連接，后續(xù)在所述第五摻雜區(qū)203或第六摻雜區(qū)204表面形成導(dǎo)電插塞，即能夠?qū)Φ谝粨诫s區(qū)或第三摻雜區(qū)施加偏壓。
[0044]在本實(shí)施例中，所述第一通孔202底部暴露出第五摻雜區(qū)203的表面，且形成于第一通孔202內(nèi)的第一溝道插塞用于作為PMOS晶體管的溝道區(qū)，因此，所述第五摻雜區(qū)203內(nèi)摻雜有P型離子。此外，所述第六摻雜區(qū)204內(nèi)摻雜由N型離子。
[0045]在本實(shí)施例中，所述第五摻雜區(qū)203和第六摻雜區(qū)204之間的襯底200內(nèi)具有淺溝槽隔離結(jié)構(gòu)(Shallow Trench Isolat1n，簡(jiǎn)稱STI)進(jìn)行隔離，所述淺溝槽隔離結(jié)構(gòu)的材料為絕緣材料。
[0046]所述介質(zhì)層201的材料為氧化硅、氮化硅、氮氧化硅、低K介質(zhì)材料(介電常數(shù)為
2.5?3.9)或超低K介質(zhì)材料(介電常數(shù)小于2.5);所述低K介質(zhì)材料包括SiC0H、FSG (摻氟的二氧化硅)、BSG (摻硼的二氧化硅)、PSG (摻磷的二氧化硅)或BPSG (摻硼、磷的二氧化硅)；所述超低K介質(zhì)材料包括S1H、聚甲基倍半硅氧烷多孔介質(zhì)材料(MSQ，(CH3S1372)n)、氫基倍半硅氧烷多孔介質(zhì)材料(HSQ，(HSi03/2) n)、黑金剛石(BD，Black Diamond) 0
[0047]所述介質(zhì)層201的形成步驟包括:在襯底200表面形成介質(zhì)膜；在所述介質(zhì)膜表面形成圖形化層，所述圖形化層暴露出需要形成第一通孔202的部分介質(zhì)膜表面；以所述圖形化層為掩膜，刻蝕所述介質(zhì)膜直至暴露出襯底200表面為止，形成介質(zhì)層；在刻蝕所述介質(zhì)膜之后，去除所述圖形化層。
[0048]所述圖形化層為圖形化的光刻膠層，所述圖形化的光刻膠層的形成工藝包括:在所述介質(zhì)膜表面涂布光刻膠膜；采用曝光顯影工藝對(duì)所述光刻膠膜進(jìn)行圖形化。在其它實(shí)施例中，所述圖形化層還能夠采用納米壓印(nano-1mprint)工藝或自組裝(self-assemble)工藝形成。
[0049]刻蝕所述介質(zhì)層的工藝為各向異性的干法刻蝕工藝，所形成的第一通孔202側(cè)壁垂直于襯底200表面。
[0050]請(qǐng)參考圖2，在所述第一通孔202內(nèi)形成填充滿所述第一通孔202(如圖1所示)的第一溝道插塞205，所述第一溝道插塞205的底部區(qū)域內(nèi)具有第一摻雜區(qū)206。
[0051]所述第一溝道插塞205的材料為半導(dǎo)體材料；所述半導(dǎo)體材料包括為單晶硅、單晶鍺、硅鍺或碳化硅。所述第一溝道插塞205用于作為晶體管的溝道區(qū)，后續(xù)在所述第一溝道插塞205的部分表面形成包圍所述第一溝道插塞205的柵極結(jié)構(gòu)，在所述第一溝道插塞205的頂部區(qū)域和底部區(qū)域內(nèi)形成源區(qū)和漏區(qū)，以形成全包圍柵納米線晶體管。
[0052]所述第一溝道插塞205的形成步驟包括:采用選擇性外延沉積工藝在第一通孔202底部的襯底200表面形成部分第一溝道插塞205 ;在所述部分第一溝道插塞205內(nèi)摻雜第一類型離子，在所述部分第一溝道插塞205內(nèi)形成第一摻雜區(qū)206 ;采用選擇性外延沉積工藝在所述第一摻雜區(qū)206表面形成部分第一溝道插塞205，直至填充滿所述第一通孔202。
[0053]在本實(shí)施例中，所述第一溝道插塞205的材料為硅，所述選擇性外延沉積工藝的參數(shù)包括:工藝氣體包括硅源氣體(SiH4S SiH2Cl2)，所述硅源氣體和碳源氣體的流量為I標(biāo)準(zhǔn)毫升/分鐘?1000標(biāo)準(zhǔn)毫升/分鐘，工藝氣還體包括HCl和H2,所述HCl的流量為I標(biāo)準(zhǔn)毫升/分鐘?1000標(biāo)準(zhǔn)毫升/分鐘，112的流量為0.1標(biāo)準(zhǔn)升/分鐘?50標(biāo)準(zhǔn)升/分鐘；工藝溫度為500攝氏度?800攝氏度，工藝腔室氣壓為I托?100托。
[0054]在所述部分第一溝道插塞205內(nèi)摻雜第一類型離子的工藝為離子注入工藝或原位摻雜工藝；所摻雜的所述第一類型離子為P型離子或N型離子。在本實(shí)施例中，所述第一溝道插塞205用于形成PMOS晶體管，則第一類型離子為P型離子。
[0055]請(qǐng)參考圖3，在形成第一溝道插塞205之后，在所述介質(zhì)層201內(nèi)形成暴露出襯底200表面的第二通孔207。
[0056]所述第二通孔207用于形成第二溝道插塞，所述第二溝道插塞能夠垂直于襯底200表面，以所述第二溝道插塞形成全包圍柵納米線晶體管時(shí)，能夠使所形成的晶體管占用的空間面積減小，提高具體管的器件密度。
[0057]所述第二通孔207的深度為200nm?500nm，所述第二通孔207的孔徑為50nm?lOOnm。本實(shí)施例中，所述第二通孔207的橫截面形狀為圓形，使得所形成的第二溝道插塞的表面光滑，由于所述第二溝道插塞的表面不具有棱角，從而能夠避免發(fā)生“尖端放電”的問題，保證了所形成的晶體管性能穩(wěn)定。在其它實(shí)施例中，所述第二通孔207的橫截面形狀還能夠?yàn)槿切巍⑺倪呅位蚨噙呅巍?br>[0058]在本實(shí)施例中，由于后續(xù)形成第二溝道插塞的工藝為選擇性外延沉積工藝，因此所述第二通孔207底部需要暴露出襯底200表面，以所暴露出的襯底200表面作為種子層生長半導(dǎo)體材料，以形成填充滿所述第二通孔207的第二溝道插塞。
[0059]由于所述第二溝道插塞用于形成晶體管的溝道區(qū)，后續(xù)需要在所述第二溝道插塞的頂部區(qū)域和底部區(qū)域內(nèi)形成源區(qū)和漏區(qū)，因此，為了與位于第二溝道插塞底部區(qū)域的源區(qū)或漏區(qū)實(shí)現(xiàn)電連接，需要使第六摻雜區(qū)204與后續(xù)形成于第二溝道插塞底部區(qū)域內(nèi)的第三摻雜區(qū)電連接，所述第二通孔207底部暴露出第六摻雜區(qū)204的表面；后續(xù)在所述第六摻雜區(qū)204表面形成導(dǎo)電插塞，S卩能夠?qū)Φ谌龘诫s區(qū)施加偏壓。在本實(shí)施例中，形成于第二通孔207內(nèi)的第二溝道插塞用于作為NMOS晶體管的溝道區(qū)，因此，所述第六摻雜區(qū)204內(nèi)摻雜有N型離子。
[0060]所述第二通孔207的形成步驟包括:在介質(zhì)層201和第一溝道插塞205表面形成第一掩膜層208，所述第一掩膜層208暴露出需要形成第二通孔207的部分介質(zhì)層201表面；以第一掩膜層208為掩膜，刻蝕所述介質(zhì)層201直至暴露出襯底200表面為止，形成第二通孔207。
[0061]所述圖形化層為圖形化的光刻膠層，所述圖形化的光刻膠層的形成工藝包括:在所述介質(zhì)膜表面涂布光刻膠膜；采用曝光顯影工藝對(duì)所述光刻膠膜進(jìn)行圖形化。在其它實(shí)施例中，所述圖形化層還能夠采用納米壓印(nano-1mprint)工藝或自組裝(self-assemble)工藝形成。
[0062]刻蝕所述介質(zhì)層的工藝為各向異性的干法刻蝕工藝，所形成的第二通孔207側(cè)壁垂直于襯底200表面；所述各向異性的干法刻蝕工藝的參數(shù)包括:刻蝕氣體包括碳氟氣體、即3、02、41'、!16、1'12中的一種或幾種，刻蝕氣體的流量為50sccm?lOOOsccm，氣體壓力為Imtorr?50mtorr，偏置電壓為10V?800V，功率為100W?800W，溫度為40°C?200°C;所述碳氟氣體包括CF4、C3F8, C4F8, CH2F2, CH3F, CHF3中的一種或多種。
[0063]請(qǐng)參考圖4，在所述第二通孔207 (如圖3所示)內(nèi)形成第二溝道插塞209，所述第二溝道插塞209的底部區(qū)域內(nèi)形成第三摻雜區(qū)210，所述第一摻雜區(qū)206和第三摻雜區(qū)210的摻雜離子類型不同。
[0064]所述第二溝道插塞209的材料為半導(dǎo)體材料；所述半導(dǎo)體材料包括為單晶硅、單晶鍺、硅鍺或碳化硅。所述第二溝道插塞209用于作為晶體管的溝道區(qū)，后續(xù)在所述第二溝道插塞209的部分表面形成包圍所述第二溝道插塞209的柵極結(jié)構(gòu)，在所述第二溝道插塞209的頂部區(qū)域和底部區(qū)域內(nèi)形成源區(qū)和漏區(qū)，以形成全包圍柵納米線晶體管。
[0065]所述第二溝道插塞209的形成步驟包括:以所述第一掩膜層208為掩膜，采用選擇性外延沉積工藝在第二通孔207底部的襯底200表面形成部分第二溝道插塞209 ;在所述部分第二溝道插塞209內(nèi)摻雜第二類型離子，在所述部分第二溝道插塞209內(nèi)形成第三摻雜區(qū)210 ;采用選擇性外延沉積工藝在所述第三摻雜區(qū)210表面形成部分第二溝道插塞209，直至填充滿所述第二通孔207。
[0066]在本實(shí)施例中，所述第二溝道插塞209的材料為硅，所述選擇性外延沉積工藝的參數(shù)包括:工藝氣體包括硅源氣體(SiH4S SiH2Cl2)，所述硅源氣體和碳源氣體的流量為I標(biāo)準(zhǔn)毫升/分鐘?1000標(biāo)準(zhǔn)毫升/分鐘，工藝氣還體包括HCl和H2,所述HCl的流量為I標(biāo)準(zhǔn)毫升/分鐘?1000標(biāo)準(zhǔn)毫升/分鐘，112的流量為0.1標(biāo)準(zhǔn)升/分鐘?50標(biāo)準(zhǔn)升/分鐘；工藝溫度為500攝氏度?800攝氏度，工藝腔室氣壓為I托?100托。
[0067]在所述部分第二溝道插塞209內(nèi)摻雜第二類型離子的工藝為離子注入工藝或原位摻雜工藝；所摻雜的所述第二類型離子為P型離子或N型離子。在本實(shí)施例中，所述第二溝道插塞209用于形成NMOS晶體管，則第二類型離子為P型離子。
[0068]請(qǐng)參考圖5，在形成第二溝道插塞209之后，去除部分介質(zhì)層201，暴露出靠近所述第一溝道插塞205頂部的部分側(cè)壁表面。
[0069]在本實(shí)施例中，還暴露出靠近所述第二溝道插塞209頂部的部分側(cè)壁表面、所述第二溝道插塞209的頂部表面、以及第一溝道插塞205的頂部表面。在去除部分介質(zhì)層201之后，所述介質(zhì)層201的表面平坦；去除所述介質(zhì)層201的工藝為無掩膜的刻蝕工藝，所述刻蝕工藝能夠?yàn)楦飨虍愋缘母煞涛g工藝、各向同性的干法刻蝕工藝或濕法刻蝕工藝。
[0070]在暴露出第一溝道插塞205靠近頂部的側(cè)壁表面、以及第二溝道插塞209靠近頂部的側(cè)壁表面之后，后續(xù)能夠在所暴露出的第一溝道插塞205和第二溝道插塞209的表面形成覆蓋層；所述覆蓋層能夠用于保護(hù)后續(xù)形成于第一溝道插塞205頂部區(qū)域內(nèi)的第三摻雜區(qū)、以及第二溝道插塞209頂部區(qū)域內(nèi)的第四摻雜區(qū)；所述覆蓋層還能夠作為后續(xù)形成柵極結(jié)構(gòu)的掩膜。
[0071]在本實(shí)施例中，所述介質(zhì)層201的材料為氧化硅，去除部分介質(zhì)層201的工藝為無掩膜的各向異性的干法刻蝕工藝，所述無掩膜的各向異性的干法刻蝕工藝參數(shù)包括:刻蝕氣體包括碳氟氣體、NF3, 02、Ar、He、隊(duì)中的一種或幾種，刻蝕氣體的流量為50sccm?lOOOsccm，氣體壓力為Imtorr?50mtorr，偏置電壓為1V?800V，功率為100W?800W ;所述碳氟氣體包括CF4、C3F8, C4F8, CH2F2, CH3F, CHF3中的一種或多種。
[0072]在其它實(shí)施例中，所述介質(zhì)層201的材料為氧化硅，去除部分介質(zhì)層201的工藝為濕法刻蝕工藝，所述濕法刻蝕的刻蝕液為氫氟酸。
[0073]請(qǐng)參考圖6，在所述第一溝道插塞205的頂部區(qū)域內(nèi)形成第二摻雜區(qū)211，所述第二摻雜區(qū)11和第一摻雜區(qū)206的摻雜離子類型相同。
[0074]在本實(shí)施例中，在去除部分介質(zhì)層201之后，并在暴露出靠近所述第一溝道插塞205頂部的部分側(cè)壁表面之后，在所述第一溝道插塞205的頂部區(qū)域內(nèi)形成第二摻雜區(qū)211以及后續(xù)的第四摻雜區(qū)。在其它實(shí)施例中，還能夠在去除部分介質(zhì)層之前，形成所述第二摻雜區(qū)和后續(xù)形成的第四摻雜區(qū)。
[0075]所述第二摻雜區(qū)211位于第一溝道插塞205的頂部區(qū)域內(nèi)，所述第一摻雜區(qū)206位于第一溝道插塞205的底部區(qū)域內(nèi)，由于所述第一溝道插塞205用于作為全包圍柵納米線晶體管的溝道區(qū)，所述第一摻雜區(qū)206與第二摻雜區(qū)211作為所述晶體管的源區(qū)和漏區(qū)。在本實(shí)施例中，所述第一溝道插塞205用于形成PMOS晶體管，因此所述第二摻雜區(qū)211內(nèi)摻雜有P型離子。
[0076]在本實(shí)施例中，所述介質(zhì)層201內(nèi)還形成有第二溝道插塞209，且所述第二溝道插塞209所形成的晶體管類型與第一溝道插塞205不同，因此在形成第二摻雜區(qū)211時(shí)，不能同時(shí)在第二溝道插塞209內(nèi)摻雜離子。所述第二摻雜區(qū)211的形成步驟包括:在所述介質(zhì)層201表面形成第三掩膜層212，所述第三掩膜層212暴露出第一溝道插塞205的頂部表面；以所述第三掩膜層212為掩膜，在所述第一溝道插塞205的頂部區(qū)域內(nèi)摻雜第一類型離子，在第一溝道插塞205的頂部區(qū)域內(nèi)形成第二摻雜區(qū)211。
[0077]本實(shí)施例中，所述第三掩膜層212為圖形化的光刻膠層，所述圖形化的光刻膠層的形成工藝包括:在所述介質(zhì)層201、第一溝道插塞205和第二溝道插塞209表面涂布光刻膠膜；采用曝光顯影工藝對(duì)所述光刻膠膜進(jìn)行圖形化。在另一實(shí)施例中，所述第三掩膜層212的材料還能夠?yàn)榕c介質(zhì)層201不同的材料，包括氧化硅、氮化硅、氮氧化硅、無定形碳中的一種或多種。在其它實(shí)施例中，所述第三掩膜層212還能夠采用納米壓印(nano-1mprint)工藝或自組裝(self-assemble)工藝形成。
[0078]形成第二摻雜區(qū)211的工藝為離子注入工藝，所注入的離子為P型離子，離子注入的方向能夠垂直于襯底200表面或者相對(duì)于襯底200表面具有銳角角度。在本實(shí)施例中，所述離子注入的方向與襯底200表面的法線夾角為45度?90度。
[0079]請(qǐng)參考圖7，在第二溝道插塞209的頂部區(qū)域內(nèi)形成第四摻雜區(qū)213，所述第四摻雜區(qū)213與第三摻雜區(qū)210的摻雜離子類型相同。
[0080]在本實(shí)施例中，在形成第四摻雜區(qū)213之前，去除第三掩膜層212(如圖6所示)。
[0081]所述第四摻雜區(qū)213位于第二溝道插塞209的頂部區(qū)域內(nèi)，所述第三摻雜區(qū)210位于第二溝道插塞209的底部區(qū)域內(nèi)，由于所述第二溝道插塞209用于作為全包圍柵納米線晶體管的溝道區(qū)，所述第三摻雜區(qū)210與第四摻雜區(qū)213作為所述晶體管的源區(qū)和漏區(qū)。在本實(shí)施例中，所述第二溝道插塞209用于形成NMOS晶體管，因此所述第四摻雜區(qū)213內(nèi)摻雜有N型離子。
[0082]所述第四摻雜區(qū)213的形成步驟包括:在形成第二溝道插塞209之后，在所述介質(zhì)層201和第一溝道插塞205表面形成第二掩膜層，所述第二掩膜層暴露出第二溝道插塞209的頂部表面；以所述第二掩膜層為掩膜，在所述第二溝道插塞209的頂部區(qū)域內(nèi)摻雜第二類型離子，在第二溝道插塞209的頂部區(qū)域內(nèi)形成第四摻雜區(qū)213 ;在形成第四摻雜區(qū)213之后，去除所述第二掩膜層。
[0083]本實(shí)施例中，所述第二掩膜層為圖形化的光刻膠層，所述圖形化的光刻膠層的形成工藝包括:在所述介質(zhì)層201、第一溝道插塞205和第二溝道插塞209表面涂布光刻膠膜；采用曝光顯影工藝對(duì)所述光刻膠膜進(jìn)行圖形化。在另一實(shí)施例中，所述第二掩膜層的材料還能夠?yàn)榕c介質(zhì)層201不同的材料，包括氧化娃、氮化娃、氮氧化娃、無定形碳中的一種或多種。在其它實(shí)施例中，所述第二掩膜層還能夠采用納米壓印(nano-1mprint)工藝或自組裝(self-assemble)工藝形成。
[0084]形成第四摻雜區(qū)213的工藝為離子注入工藝，所注入的離子為P型離子，離子注入的方向能夠垂直于襯底200表面或者相對(duì)于襯底200表面具有銳角角度。在本實(shí)施例中，所述離子注入的方向與襯底200表面的法線夾角為45度?90度。
[0085]請(qǐng)參考圖8，在去除部分介質(zhì)層201并形成第二摻雜區(qū)211和第四摻雜區(qū)213之后，在所暴露出的第一溝道插塞205側(cè)壁和頂部表面形成覆蓋層214。
[0086]所述覆蓋層214用于保護(hù)第二摻雜區(qū)211和第四摻雜區(qū)213 ;而且，所述覆蓋層214在后續(xù)去除部分介質(zhì)層201之后，與剩余的介質(zhì)層201共同作為形成柵極結(jié)構(gòu)的掩膜。
[0087]所述覆蓋層214的材料為絕緣材料，且所述覆蓋層214的材料與介質(zhì)層201的材料不同，使所述介質(zhì)層201與覆蓋層214之間具有刻蝕選擇性；本實(shí)施例中，所述覆蓋層214的材料為氮化硅。所述覆蓋層214的厚度為500埃?1000埃。
[0088]所述覆蓋層214的形成步驟包括:在所述介質(zhì)層201表面、第一溝道插塞205暴露出的側(cè)壁和頂部表面、以及第二溝道插塞209暴露出的側(cè)壁和頂部表面形成覆蓋膜；在所述覆蓋膜214表面形成圖形化層，所述圖形化層暴露出位于介質(zhì)層201表面的部分覆蓋膜表面、且覆蓋位于第一溝道插塞205和第二溝道插塞209側(cè)壁和頂部表面的部分覆蓋膜表面；以所述圖形化層為掩膜，刻蝕所述覆蓋膜，直至暴露出介質(zhì)層201表面為止，形成覆蓋層214 ;在刻蝕所述覆蓋膜之后，去除所述圖形化層。
[0089]所述覆蓋膜的形成工藝為化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。刻蝕所述覆蓋膜的工藝為各向異性的干法刻蝕工藝。所述圖形化層為光刻膠層，所述光刻膠層以曝光顯影工藝形成。
[0090]請(qǐng)參考圖9，在形成覆蓋層214之后，去除部分介質(zhì)層201，暴露出部分第一溝道插塞205的側(cè)壁表面。
[0091]在本實(shí)施例中，由于介質(zhì)層201內(nèi)還具有第二溝道插塞209，在去除部分介質(zhì)層201后，部分第二溝道插塞209的側(cè)壁表面。在去除部分介質(zhì)層201之后，所述介質(zhì)層201的表面平坦；去除所述介質(zhì)層201的工藝為無掩膜的刻蝕工藝，所述刻蝕工藝能夠?yàn)楦飨虍愋缘母煞涛g工藝、各向同性的干法刻蝕工藝或濕法刻蝕工藝。
[0092]由于所述第一溝道插塞205的頂部表面、以及靠近頂部的側(cè)壁表面具有覆蓋層214覆蓋，所述第二溝道插塞209的頂部表面、以及靠近頂部的側(cè)壁表面具有覆蓋層214覆蓋；而在去除部分介質(zhì)層201之后，所述介質(zhì)層201覆蓋第一溝道插塞205和第二溝道插塞209靠近底部的側(cè)壁表面，從而能夠暴露出第一摻雜區(qū)206與第二摻雜區(qū)211之間的部分第一溝道插塞205側(cè)壁表面，暴露出第三摻雜區(qū)210與第四摻雜區(qū)213之間的部分第二溝道插塞209側(cè)壁表面。所暴露出的第一溝道插塞205和第二溝道插塞209的側(cè)壁表面用于形成柵極結(jié)構(gòu)。
[0093]在本實(shí)施例中，所述介質(zhì)層201的材料為氧化硅，去除部分介質(zhì)層201的工藝為無掩膜的各向異性的干法刻蝕工藝，所述無掩膜的各向異性的干法刻蝕工藝參數(shù)包括:刻蝕氣體包括碳氟氣體、NF3, 02、Ar、He、隊(duì)中的一種或幾種，刻蝕氣體的流量為50sccm?lOOOsccm，氣體壓力為Imtorr?50mtorr，偏置電壓為1V?800V，功率為100W?800W ;所述碳氟氣體包括CF4、C3F8, C4F8, CH2F2, CH3F, CHF3中的一種或多種。
[0094]在其它實(shí)施例中，所述介質(zhì)層201的材料為氧化硅，去除部分介質(zhì)層201的工藝為濕法刻蝕工藝，所述濕法刻蝕的刻蝕液為氫氟酸。
[0095]請(qǐng)參考圖10，在形成覆蓋層214并去除部分介質(zhì)層201之后，在所暴露出的第一溝道插塞205側(cè)壁表面形成柵介質(zhì)層215。
[0096]所述柵介質(zhì)層215的厚度小于所述覆蓋層214的厚度，以便使所述柵介質(zhì)層15的表面相對(duì)于第一溝道插塞205側(cè)壁表面的部分覆蓋層214表面凹陷，從而能夠在后續(xù)形成柵極層的工藝中，能夠以所述覆蓋層214作為掩膜。本實(shí)施例中，所述柵介質(zhì)層215的厚度為15埃?35埃。
[0097]在一實(shí)施例中，所述柵介質(zhì)層215的材料為氧化娃，后續(xù)形成的柵介質(zhì)層的材料為多晶硅，所述柵介質(zhì)層215的形成工藝能夠?yàn)闊嵫趸に嚮蚧瘜W(xué)氧化工藝。在另一實(shí)施例中，所述柵介質(zhì)層215的材料為高K介質(zhì)材料(介電常數(shù)大于或等于4)，后續(xù)形成的柵極層的材料為金屬，所述金屬為銅、鎢、鋁、銀、鈦、鉭、氮化鈦、氮化鉭中的一種或多種。
[0098]當(dāng)所述柵介質(zhì)層215的材料為氧化娃或高K介質(zhì)材料時(shí)，所述柵介質(zhì)層215還能夠采用沉積工藝形成，所述柵介質(zhì)層215的形成工藝包括:在介質(zhì)層201表面、第一溝道插塞205的側(cè)壁表面、第二溝道插塞209的側(cè)壁表面和覆蓋層214表面形成柵介質(zhì)膜；采用無掩膜各向異性的干法刻蝕工藝刻蝕所述柵介質(zhì)膜，直至暴露出覆蓋層214和介質(zhì)層201表面為止，形成柵介質(zhì)層215。其中，所述柵介質(zhì)膜的形成工藝為化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。
[0099]請(qǐng)參考圖11，在所述介質(zhì)層201和柵介質(zhì)層215表面形成柵極膜216，所述柵極膜216的表面平坦。
[0100]所述柵極膜216用于形成柵極層。所述柵極膜216的形成步驟包括:在所述介質(zhì)層201表面、柵介質(zhì)層215表面和覆蓋層214表面形成柵極膜216 ;對(duì)所述柵極膜216表面進(jìn)行平坦化，使所述柵極膜216表面平坦；在所述平坦化工藝之后，回刻蝕所述柵極膜216，并暴露出覆蓋層214的頂部表面和部分側(cè)壁表面。
[0101]當(dāng)所述柵介質(zhì)層215的材料為氧化硅時(shí)，所述柵極膜216的材料為多晶硅；當(dāng)所述柵介質(zhì)層215的材料為高K介質(zhì)材料時(shí)，所述柵極膜216的材料為金屬。形成所述柵極膜216的工藝為化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。平坦化柵極膜216的工藝用于使柵極膜216表面平坦，使后續(xù)回刻蝕工藝之后，所述柵極膜216表面依舊能夠保持平坦，所述平坦化工藝為化學(xué)機(jī)械拋光工藝。所述回刻蝕工藝為無掩膜刻蝕工藝，所述無掩膜刻蝕工藝能夠?yàn)楦飨虍愋缘母煞涛g工藝、各向同性的干法刻蝕工藝或濕法刻蝕工
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[0102]請(qǐng)參考圖12，以所述覆蓋層214為掩膜，回刻蝕所述柵極膜216(如圖11所示)，在所述柵介質(zhì)層215表面形成柵極層216a。
[0103]所述回刻蝕工藝為無掩膜的各向異性干法刻蝕工藝，用于形成包圍所述第一溝道插塞205和第二溝道插塞209的柵極層216a。在本實(shí)施例中，所述回刻蝕工藝能夠在位于介質(zhì)層201上的柵介質(zhì)層215表面保留部分厚度的柵極層216a，而位于介質(zhì)層201上的柵極層216a表面便于形成電互連結(jié)構(gòu)，例如導(dǎo)電插塞。在另一實(shí)施例中，所述回刻蝕工藝能夠暴露出位于介質(zhì)層201上的部分柵介質(zhì)層215表面。
[0104]請(qǐng)參考圖13，在回刻蝕所述柵極膜216(如圖11所示)，刻蝕部分所述柵極層，并暴露出介質(zhì)層201表面，使包圍第一溝道插塞205的柵極層216a與包圍第二溝道插塞209的柵極層216a相互分離開。
[0105]在本實(shí)施例中，所述第一溝道插塞205和第二溝道插塞209分別用于形成PMOS晶體管和NMOS晶體管，因此需要使NMOS晶體管和PMOS晶體管柵極層216a相互獨(dú)立，因此，需要對(duì)位于介質(zhì)層201上的柵介質(zhì)層215表面的部分柵極層216a進(jìn)行刻蝕。
[0106]刻蝕部分柵極層216a的步驟包括:在柵極層216a和覆蓋層214表面形成第四掩膜層，所述第四掩膜層暴露出部分位于介質(zhì)層201上的柵極層216a表面；以所述第四掩膜層為掩膜，刻蝕所述柵極層216a，直至暴露出柵介質(zhì)層215表面為止。
[0107]請(qǐng)參考圖14在刻蝕部分所述柵極層216a之后，在所述柵極層216a、介質(zhì)層201和覆蓋層214表面形成層間介質(zhì)層300。
[0108]請(qǐng)參考圖15，在所述層間介質(zhì)層300和介質(zhì)層201內(nèi)暴露出柵極層216a、第五摻雜區(qū)203、第六摻雜區(qū)204、第二摻雜區(qū)211和第四摻雜區(qū)213表面的通孔301，所述通孔301用于形成導(dǎo)電插塞，所述導(dǎo)電插塞用于與柵極層216a、第五摻雜區(qū)203、第六摻雜區(qū)204、第二摻雜區(qū)211和第四摻雜區(qū)213電連接。其中，所述通孔301的側(cè)壁不暴露出所述柵極層216a，以避免后續(xù)形成的導(dǎo)電插塞與所述柵極層216a發(fā)生短接。
[0109]綜上，本實(shí)施例中，在襯底表面形成暴露出襯底表面的第一通孔，所述第一溝道插塞形成于第一通孔內(nèi)，所述第一溝道插塞即用于作為溝道區(qū)，以形成全包圍柵納米線晶體管；由于所述第一溝道插塞垂直于襯底表面，從而能夠使所形成的全包圍柵納米線晶體管占用的區(qū)域面積減小，能夠提高所形成的全包圍柵納米線晶體管的器件密度。所述第一溝道插塞的底部區(qū)域內(nèi)具有第一摻雜區(qū)，之后在第一溝道插塞的頂部區(qū)域內(nèi)形成第二摻雜區(qū)，而所述第二摻雜區(qū)和第一摻雜區(qū)的摻雜離子類型相同，使得所述第一摻雜區(qū)和第二摻雜區(qū)能夠作為全包圍柵納米線晶體管的源區(qū)和漏區(qū)。通過去除部分介質(zhì)層，能夠暴露出部分所述第一溝道插塞的側(cè)壁表面，而所述第一溝道插塞靠近頂部的側(cè)壁表面以及頂部表面具有覆蓋層，因此所述介質(zhì)層和覆蓋層能夠保護(hù)第一摻雜區(qū)和第二摻雜區(qū)的側(cè)壁表面，并且能夠使柵介質(zhì)層直接形成于第一溝道插塞暴露出的側(cè)壁表面。在上述工藝中，需要在形成第一通孔、形成第二摻雜區(qū)以及形成覆蓋層的過程中采用圖形化掩膜，因此，在形成過程中使用光刻工藝次數(shù)較少，則形成所述晶體管的工藝簡(jiǎn)單，且工藝成本較低。
[0110]相應(yīng)的，本發(fā)明實(shí)施例還提供一種采用所述方法所形成的晶體管，請(qǐng)繼續(xù)參考圖15，包括:襯底200 ;位于所述襯底200表面的第一溝道插塞205，所述第一溝道插塞205的底部區(qū)域內(nèi)具有第一摻雜區(qū)206，所述第一溝道插塞205的頂部區(qū)域內(nèi)具有第二摻雜區(qū)211，所述第二摻雜區(qū)211和第一摻雜區(qū)206的摻雜離子類型相同；位于所述第一溝道插塞205頂部表面和靠近頂部的部分側(cè)壁表面的覆蓋層214 ;位于襯底200表面的介質(zhì)層201，所述介質(zhì)層201和覆蓋層214暴露出部分第一溝道插塞205的側(cè)壁表面；位于所暴露出的第一溝道插塞205側(cè)壁表面的柵介質(zhì)層215 ;位于所述柵介質(zhì)層215表面的柵極層216a。
[0111]在本實(shí)施例中，襯底200表面還具有第二溝道插塞209，所述第二溝道插塞209的底部區(qū)域內(nèi)具有第三摻雜區(qū)210，所述第二溝道插塞209的頂部區(qū)域內(nèi)具有第四摻雜區(qū)213，所述第三摻雜區(qū)210和第四摻雜區(qū)213的摻雜離子類型相同。且在本實(shí)施例中，所述第三摻雜區(qū)210與第一摻雜區(qū)206的摻雜離子類型不同。
[0112]襯底200內(nèi)還具有第五摻雜區(qū)203和第六摻雜區(qū)204。所述第五摻雜區(qū)203與第一摻雜區(qū)206的摻雜離子類型相同，所述第六摻雜區(qū)204與第三摻雜區(qū)210的摻雜離子類型相同。所述第五摻雜區(qū)203位于第一溝道插塞205底部，與第一摻雜區(qū)206電連接，所述第六摻雜區(qū)204位于第二溝道插塞209底部，與第三摻雜區(qū)210電連接
[0113]在本實(shí)施例中，所述第一摻雜區(qū)206和第二摻雜區(qū)211內(nèi)具有P型離子；所述第三摻雜區(qū)210和第四摻雜區(qū)213內(nèi)具有N型離子。
[0114]所述第二溝道插塞209的頂部表面和靠近頂部的部分側(cè)壁表面具有覆蓋層214 ;所述介質(zhì)層201覆蓋部分第二溝道插塞209的側(cè)壁，所述介質(zhì)層201和覆蓋層214暴露出部分第二溝道插塞209的側(cè)壁表面；所述第二溝道插塞209暴露出的側(cè)壁表面具有柵介質(zhì)層215，所述柵介質(zhì)層215表面具有柵極層216a。
[0115]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種晶體管的形成方法，其特征在于，包括: 提供襯底； 在所述襯底表面形成介質(zhì)層，所述介質(zhì)層內(nèi)具有暴露出襯底表面的第一通孔； 在所述第一通孔內(nèi)形成填充滿所述第一通孔的第一溝道插塞，所述第一溝道插塞的底部區(qū)域內(nèi)具有第一摻雜區(qū)； 去除部分介質(zhì)層，暴露出靠近所述第一溝道插塞頂部的部分側(cè)壁表面； 在所述第一溝道插塞的頂部區(qū)域內(nèi)形成第二摻雜區(qū)，所述第二摻雜區(qū)和第一摻雜區(qū)的摻雜離子類型相同； 在去除部分介質(zhì)層并形成第二摻雜區(qū)之后，在所暴露出的第一溝道插塞側(cè)壁和頂部表面形成覆蓋層； 在形成覆蓋層之后，去除部分介質(zhì)層，暴露出部分第一溝道插塞的側(cè)壁表面； 在形成覆蓋層并去除部分介質(zhì)層之后，在所暴露出的第一溝道插塞側(cè)壁表面形成柵介質(zhì)層; 在所述柵介質(zhì)層表面形成柵極層。2.如權(quán)利要求1所述的晶體管的形成方法，其特征在于，還包括:在形成第一溝道插塞之后，去除部分介質(zhì)層之前，在所述介質(zhì)層內(nèi)形成暴露出襯底表面的第二通孔；在所述第二通孔內(nèi)形成第二溝道插塞，所述第二溝道插塞的底部區(qū)域內(nèi)形成第三摻雜區(qū)，所述第一摻雜區(qū)和第三摻雜區(qū)的摻雜離子類型不同。3.如權(quán)利要求2所述的晶體管的形成方法，其特征在于，所述第二通孔的形成步驟包括:在介質(zhì)層和第一溝道插塞表面形成第一掩膜層，所述第一掩膜層暴露出需要形成第二通孔的部分介質(zhì)層表面；以第一掩膜層為掩膜，刻蝕所述介質(zhì)層直至暴露出襯底表面為止，形成第二通孔。4.如權(quán)利要求3所述的晶體管的形成方法，其特征在于，所述第二溝道插塞的形成步驟包括:以所述第一掩膜層為掩膜，采用選擇性外延沉積工藝在第二通孔底部的襯底表面形成部分第二溝道插塞；在所述部分第二溝道插塞內(nèi)摻雜第二類型離子，在所述部分第二溝道插塞內(nèi)形成第三摻雜區(qū)；采用選擇性外延沉積工藝在所述第三摻雜區(qū)表面形成部分第二溝道插塞，直至填充滿所述第二通孔。5.如權(quán)利要求4所述的晶體管的形成方法，其特征在于，在所述部分第二溝道插塞內(nèi)摻雜第二類型離子的工藝為離子注入工藝或原位摻雜工藝。6.如權(quán)利要求2所述的晶體管的形成方法，其特征在于，還包括:在第二溝道插塞的頂部區(qū)域內(nèi)形成第四摻雜區(qū)，所述第四摻雜區(qū)與第三摻雜區(qū)的摻雜離子類型相同。7.如權(quán)利要求2所述的晶體管的形成方法，其特征在于，所述第四摻雜區(qū)的形成步驟包括:在形成第二溝道插塞之后，在所述介質(zhì)層和第一溝道插塞表面形成第二掩膜層，所述第二掩膜層暴露出第二溝道插塞的頂部表面；以所述第二掩膜層為掩膜，在所述第二溝道插塞的頂部區(qū)域內(nèi)摻雜第二類型離子，在第二溝道插塞的頂部區(qū)域內(nèi)形成第四摻雜區(qū)。8.如權(quán)利要求4或7所述的晶體管的形成方法，其特征在于，所述第二類型離子為P型離子或N型離子。9.如權(quán)利要求2所述的晶體管的形成方法，其特征在于，還包括:在形成介質(zhì)層之前，在襯底內(nèi)形成第六摻雜區(qū)，所述第六摻雜區(qū)和第三摻雜區(qū)的摻雜離子類型相同。10.如權(quán)利要求1所述的晶體管的形成方法，其特征在于，所述第一溝道插塞的形成步驟包括:采用選擇性外延沉積工藝在第一通孔底部的襯底表面形成部分第一溝道插塞；在所述部分第一溝道插塞內(nèi)摻雜第一類型離子，在所述部分第一溝道插塞內(nèi)形成第一摻雜區(qū)；采用選擇性外延沉積工藝在所述第一摻雜區(qū)表面形成部分第一溝道插塞，直至填充滿所述第一通孔。11.如權(quán)利要求10所述的晶體管的形成方法，其特征在于，在所述部分第一溝道插塞內(nèi)摻雜第一類型離子的工藝為離子注入工藝或原位摻雜工藝。12.如權(quán)利要求1所述的晶體管的形成方法，其特征在于，所述第二摻雜區(qū)的形成步驟包括:在所述介質(zhì)層表面形成第三掩膜層，所述第三掩膜層暴露出第一溝道插塞的頂部表面；以所述第三掩膜層為掩膜，在所述第一溝道插塞的頂部區(qū)域內(nèi)摻雜第一類型離子，在第一溝道插塞的頂部區(qū)域內(nèi)形成第二摻雜區(qū)。13.如權(quán)利要求11或12所述的晶體管的形成方法，其特征在于，所述第一類型離子為P型離子或N型離子。14.如權(quán)利要求1所述的晶體管的形成方法，其特征在于，還包括:形成介質(zhì)層之前，在襯底內(nèi)第五摻雜區(qū)，所述第五摻雜區(qū)和第一摻雜區(qū)的摻雜離子類型相同。15.如權(quán)利要求1所述的晶體管的形成方法，其特征在于，在暴露出靠近所述第一溝道插塞頂部的部分側(cè)壁表面之后，在所述第一溝道插塞的頂部區(qū)域內(nèi)形成第二摻雜區(qū)。16.如權(quán)利要求1所述的晶體管的形成方法，其特征在于，所述柵介質(zhì)層的表面相對(duì)于第一溝道插塞側(cè)壁表面的部分覆蓋層表面凹陷。17.如權(quán)利要求16所述的晶體管的形成方法，其特征在于，所述柵極層的形成步驟包括:在所述介質(zhì)層和柵介質(zhì)層表面形成柵極膜，所述柵極膜的表面平坦；以所述覆蓋層為掩膜，回刻蝕所述柵極膜，形成所述柵極層。18.如權(quán)利要求17所述的晶體管的形成方法，其特征在于，所述柵極膜的形成步驟包括:在所述介質(zhì)層表面、柵介質(zhì)層表面和覆蓋層表面形成柵極膜；對(duì)所述柵極膜表面進(jìn)行平坦化，使所述柵極膜表面平坦；在所述平坦化工藝之后，回刻蝕所述柵極膜，并暴露出覆蓋層的頂部表面和部分側(cè)壁表面。19.如權(quán)利要求1所述的晶體管的形成方法，其特征在于，所述柵介質(zhì)層的材料為氧化硅；所述柵介質(zhì)層的形成工藝為熱氧化工藝或化學(xué)氧化工藝；所述柵極層的材料為多晶硅；所述覆蓋層的材料為氮化硅；所述第一溝道插塞的材料為單晶硅、單晶鍺、硅鍺或碳化娃。20.一種采用如權(quán)利要求1至19任一項(xiàng)方法所形成的晶體管，其特征在于，包括: 襯底； 位于所述襯底表面的第一溝道插塞，所述第一溝道插塞的底部區(qū)域內(nèi)具有第一摻雜區(qū)，所述第一溝道插塞的頂部區(qū)域內(nèi)具有第二摻雜區(qū)，所述第二摻雜區(qū)和第一摻雜區(qū)的摻雜離子類型相同； 位于所述第一溝道插塞頂部表面和靠近頂部的部分側(cè)壁表面的覆蓋層； 位于襯底表面的介質(zhì)層，所述介質(zhì)層和覆蓋層暴露出部分第一溝道插塞的側(cè)壁表面； 位于所暴露出的第一溝道插塞側(cè)壁表面的柵介質(zhì)層； 位于所述柵介質(zhì)層表面的柵極層。
【文檔編號(hào)】H01L21/336GK105826200SQ201510011981
【公開日】2016年8月3日
【申請(qǐng)日】2015年1月9日
【發(fā)明人】鄧浩, 彭婷婷
【申請(qǐng)人】中芯國際集成電路制造(上海)有限公司