半導體元件及其制造方法
【專利摘要】本發(fā)明公開了一種半導體元件及其制造方法，該方法包括：在基底上形成多個鰭狀結(jié)構(gòu)，上述鰭狀結(jié)構(gòu)之間具有溝道；以及進行循環(huán)工藝至少2次。上述循環(huán)工藝包括：沉積工藝以及刻蝕工藝。沉積工藝是在上述溝道中填入第一導體材料層，上述第一導體材料層覆蓋上述鰭狀結(jié)構(gòu)的頂部以及側(cè)壁?？涛g工藝是移除部分上述第一導體材料層。
【專利說明】
半導體元件及其制造方法
技術領域
[0001] 本發(fā)明是有關于一種半導體元件及其制造方法。
【背景技術】
[0002] 隨著半導體元件的集成化，為了達到高密度W及高效能的目標，在制造半導體 元件時，傾向形成向上堆找的結(jié)構(gòu)，W更有效利用晶圓面積。因此，具有高深寬比（hi曲 aspect ratio)的半導體結(jié)構(gòu)經(jīng)常出現(xiàn)在小尺寸元件中。舉例而言，上述半導體結(jié)構(gòu)例如是 包括高深寬比的溝道。
[0003] 一般而言，在制造上述元件時包括將導體層填入高深寬比的溝道。然而，由于導體 層本身的溝填（gap filling)能力不佳，因此容易在溝道中形成分散不均的孔桐（void)， 造成半導體元件在電性測試時有不良的影響。并且，上述孔桐會使得溝道兩旁產(chǎn)生不平衡 的應力，造成溝道之間的半導體結(jié)構(gòu)產(chǎn)生微變形（microbending)，進而導致后續(xù)光刻工藝 上對準（alignment)的困難度增加。因此，如何避免在高深寬比的溝道中產(chǎn)生孔桐，W及防 止半導體結(jié)構(gòu)產(chǎn)生微變形的現(xiàn)象，為當前所需研究的課題。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明提供一種半導體元件的制造方法，可有效避免在將導體材料填入高深寬比 的溝道時形成分散不均的孔桐。 陽〇化]本發(fā)明提供一種半導體元件的制造方法，包括：在基底上形成多個罐狀結(jié)構(gòu)W及 進行至少2次循環(huán)工藝，W形成第一導體層。上述罐狀結(jié)構(gòu)之間具有溝道。上述每一循環(huán) 工藝包括：沉積工藝W及刻蝕工藝。沉積工藝是在上述溝道中填入第一導體材料層。上述 第一導體材料層覆蓋上述罐狀結(jié)構(gòu)的頂部W及側(cè)壁?？涛g工藝是移除部分上述第一導體材 料層。上述第一導體層的第一厚度調(diào)整至小于上述第一導體層的第二厚度。上述第一厚度 為位于上述罐狀結(jié)構(gòu)的上部側(cè)壁的上述第一導體層的厚度，上述第二厚度為位于上述罐狀 結(jié)構(gòu)的下部側(cè)壁的上述第一導體層的厚度。
[0006] 在本發(fā)明的一實施例中，在進行上述循環(huán)工藝之后更包括：在上述溝道中填入第 二導體材料層。
[0007] 在本發(fā)明的一實施例中，進行上述循環(huán)工藝后，上述第一導體層的厚度由上述罐 狀結(jié)構(gòu)的下部側(cè)壁至上述罐狀結(jié)構(gòu)的上部側(cè)壁遞減。
[0008] 在本發(fā)明的一實施例中，進行上述循環(huán)工藝后，上述第一導體層的表面與上述基 底的表面之間的第一夾角小于上述罐狀結(jié)構(gòu)的側(cè)壁與上述基底的表面之間的第二夾角。
[0009] 本發(fā)明提供一種半導體元件，包括：基底、多個罐狀結(jié)構(gòu)W及第一導體層。上述罐 狀結(jié)構(gòu)位于上述基底上。上述第一導體層覆蓋上述罐狀結(jié)構(gòu)的側(cè)壁。上述第一導體層的第 一厚度小于上述第一導體層的第二厚度。上述第一厚度為位于上述罐狀結(jié)構(gòu)的上部側(cè)壁的 上述第一導體層的厚度，上述第二厚度為位于上述罐狀結(jié)構(gòu)的下部側(cè)壁的上述第一導體層 的厚度。
[0010] 在本發(fā)明的一實施例中，每一罐狀結(jié)構(gòu)包括：條狀層；W及電荷儲存層，覆蓋上述 條狀層的頂部W及側(cè)壁。
[0011] 在本發(fā)明的一實施例中，每一罐狀結(jié)構(gòu)包括：堆找層；W及電荷儲存層。每一堆找 層包括交互堆找的至少一第二導體層W及至少一介電層。電荷儲存層，覆蓋上述堆找層的 頂部W及側(cè)壁。
[0012] 在本發(fā)明的一實施例中，上述半導體元件更包括：第二導體層，覆蓋上述第一導體 層的表面W及上述電荷儲存層的頂部。
[0013] 在本發(fā)明的一實施例中，上述第一導體層的厚度由上述罐狀結(jié)構(gòu)的下部側(cè)壁至上 述罐狀結(jié)構(gòu)的上部側(cè)壁遞減。
[0014] 在本發(fā)明的一實施例中，上述第一導體層的表面與上述基底的表面之間的第一夾 角小于上述罐狀結(jié)構(gòu)的側(cè)壁與上述基底的表面之間的第二夾角。
[0015] 本發(fā)明又提供一種半導體元件的制造方法，包括：在基底上形成多個罐狀結(jié)構(gòu)，上 述罐狀結(jié)構(gòu)之間具有溝道；在上述溝道中填入導體層，上述導體層包括多個導體材料層，且 覆蓋上述罐狀結(jié)構(gòu)的頂部W及側(cè)壁；W及將至少一導體材料層的第一厚度調(diào)整至小于上述 導體材料層的第二厚度，其中上述第一厚度為位于上述罐狀結(jié)構(gòu)的上部側(cè)壁的上述導體材 料層的厚度，上述第二厚度為位于上述罐狀結(jié)構(gòu)的下部側(cè)壁的上述導體材料層的厚度。
[0016] 在本發(fā)明的一實施例中，將上述第一厚度與上述第二厚度之間的差值調(diào)整至大于 IA且小于10房。
[0017] 在本發(fā)明的一實施例中，上述導體材料層的厚度由上述罐狀結(jié)構(gòu)的下部側(cè)壁至上 述罐狀結(jié)構(gòu)的上部側(cè)壁遞減。
[0018] 在本發(fā)明的一實施例中，上述導體材料層的表面與上述基底的表面之間的第一夾 角小于上述罐狀結(jié)構(gòu)的側(cè)壁與上述基底的表面之間的第二夾角。
[0019] 基于上述，本發(fā)明通過使覆蓋罐狀結(jié)構(gòu)側(cè)壁的第一導體材料層的第一厚度（位于 罐狀結(jié)構(gòu)的上部側(cè)壁的第一導體材料層的厚度）小于導體材料層的第二厚度（位于上述罐 狀結(jié)構(gòu)的下部側(cè)壁的上述第一導體材料層的厚度），可有效避免在將導體材料填入高深寬 比的溝道時形成分散不均的孔桐，進而改善半導體元件的電性表現(xiàn)。
[0020] 為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附圖式 作詳細說明如下。
【附圖說明】
[0021] 圖IA為依照本發(fā)明的一實施例所繪示的半導體元件的上視示意圖。 陽02引圖IB為沿圖IA的A-A'線所繪示的半導體元件的剖面示意圖。
[0023] 圖2為依照本發(fā)明的另一實施例所繪示的半導體元件的剖面示意圖。
[0024] 圖3A至圖3F為依照本發(fā)明的一實施例所繪示的半導體元件的制造方法的剖面示 意圖。
[00巧]圖4A至圖4B為依照本發(fā)明的另一實施例所繪示的半導體元件的制造方法的剖面 示意圖。
[00%]【符號說明】
[0027] 10 :基底
[0028] 12、12a、16、16a :介電層
[0029] 14、14a、32b、38、40a :導體層
[0030] 18、18a:堆找層
[0031] 20、20a:硬掩模層 陽0巧 22、22a:電荷儲存層
[0033] 32、40、32a :導體材料層
[0034] 38a :條狀層 陽03引 50:圖案化的光刻膠層
[0036] 100、200、300、400 :半導體元件
[0037] 101、201 :罐狀結(jié)構(gòu)
[0038] A-A，：線 陽0例 C :轉(zhuǎn)角部
[0040] D1、D2:方向 W41] T :溝道 W創(chuàng) tl :厚度 陽043] t2 :厚度
[0044] 0 1 :夾角
[0045] 0 2 :夾角
[0046] 0 3 :夾角
【具體實施方式】
[0047] 圖IA為依照本發(fā)明的一實施例所繪示的半導體元件的上視示意圖。圖IB為沿圖 IA的A-A'線所繪示的半導體元件的剖面示意圖。
[0048] 請參照圖IA W及圖1B，半導體元件100包括基底10、圖案化的介電層12曰、多個 罐狀結(jié)構(gòu)101、多個導體層32b W及多個導體層40a?；?0可包括半導體材料、絕緣體材 料、導體材料或上述材料的任意組合?；?0的材質(zhì)例如是選自于由Si、Ge、SiGe、GaP、 GaAs、SiC、SiGeCJnAs與InP所組成的群組中的至少一種物質(zhì)所構(gòu)成的材質(zhì)或任何適合用 于本發(fā)明工藝的物理結(jié)構(gòu)?；?0包括單層結(jié)構(gòu)或多層結(jié)構(gòu)。此外，也可使用絕緣體上娃 (silicon on insulator, SOI)基底。基底10例如是娃或娃化錯。
[0049] 圖案化的介電層12a位于基底10上。介電層12a包括氧化物、氮化物、氮氧化物或 是介電常數(shù)小于4的低介電常數(shù)材料。在一實施例中，介電層12a例如是底氧化層化Ottom oxide layer, BOX)。介電層12a的厚度例如是介于3000A至4000A之間。
[0050] 多個罐狀結(jié)構(gòu)101位于介電層12a上。每一罐狀結(jié)構(gòu)101沿著第一方向Dl延伸。 相鄰兩個罐狀結(jié)構(gòu)101之間具有溝道T。溝道T可W是任意長度、寬度、形狀的溝道。溝道 T可為寬溝道或窄溝道。在一實施例中，溝道T的寬度例如是介于200A至30Q策之間；深 度例如是介于訊00貧至撕OOA間。換言么溝道T具有較大的深寬比。在一實施例中，溝 道T的深寬比例如是介于16至30之間。溝道T的剖面可為任意形狀，例如是V型、U型、 菱形或其組合，但本發(fā)明不W此為限。
[0051] 每一罐狀結(jié)構(gòu)101例如是包括堆找層18a W及電荷儲存層22a。每一堆找層18a 包括交互堆找的至少一導體層14a W及至少一介電層16a。在一實施例中，導體層14a位于 介電層12a上，且介電層16a位于導體層14a上，但本發(fā)明不W此為限。在另一實施例中， 介電層16a也可W是位于介電層12a上。導體層14a與介電層16a相互交替的往基底10 上方堆找，W形成堆找層18a。在幾何形狀方面，每一罐狀結(jié)構(gòu)101的側(cè)壁與基底10的表面 之間的夾角0 1例如是大于85.0度，且小于89. 9度。另一方面，每一堆找層18a的轉(zhuǎn)角部 C可W具有一弧度。介電層16a可與介電層12a的材料相同或相異。介電層16a的材料可 W包括氧化物、氮化物、氮氧化物或是介電常數(shù)小于4的低介電常數(shù)材料。介電層16a的厚 度例如是介于300A至500A之間。導體層14a的材料包括未滲雜的半導體或是經(jīng)滲雜的 半導體，例如是多晶娃或是滲雜的多晶娃。導體層14a的厚度例如是介于200A至300A之 間。在一實施例中，導體層14a例如是做為半導體元件100的位線或字線。另外，在此實施 例中，罐狀結(jié)構(gòu)101例如是在由彼此相互交替的多晶娃層及氧化層所構(gòu)成的堆找層18a上 具有電荷儲存層22曰。
[0052] 請繼續(xù)參照圖IA W及圖1B，每一罐狀結(jié)構(gòu)101可W選擇性地更包括硬掩模層 20a。硬掩模層20a例如是位于罐狀結(jié)構(gòu)101的最上層，但本發(fā)明不W此為限。硬掩模層 20a可為單層或多層。硬掩模層20a的材料例如是氧化娃、氮化娃或其他具有高楊氏模數(shù) 燈Oimg' S mo化Ius)的材料。硬掩模層20a的厚度例如是介于4000A至5000A之間。
[0053] 電荷儲存層22a覆蓋堆找層18a的側(cè)壁、硬掩模層20a的側(cè)壁W及硬掩模層20a 的頂部。電荷儲存層22a的材料包括氧化物、氮化物或其組合。具體而言，電荷儲存層22a 的材料包括氮化娃、氧化娃或其組合。電荷儲存層22a可W是單層或多層。在一實施例中， 電荷儲存層22a例如是單層的氧化娃層。在另一實施例中，電荷儲存層22a例如是由氧化 層/氮化層/氧化層（Oxide-化t;ride-0xide，0N0)所構(gòu)成的復合層。電荷儲存層22a的厚 度例如是介于200A至300A之間。
[0054] 導體層3化位于溝道T中的電荷儲存層22a上，且覆蓋電荷儲存層22a的部分側(cè) 壁。換言之，導體層3化覆蓋每一罐狀結(jié)構(gòu)101的側(cè)壁。導體層3化可為單層或多層。值 得注意的是，導體層32b的第一厚度tl小于導體層32b的第二厚度t2。第一厚度tl指的 是為位于罐狀結(jié)構(gòu)101的上部側(cè)壁的導體層3化的厚度，第二厚度t2指的是位于罐狀結(jié)構(gòu) 101的下部側(cè)壁的導體層32b的厚度。另外，于導體層3化為多層結(jié)構(gòu)時，第一厚度tl W 及第二厚度t2所指的是多層導體層的厚度總和。也就是說，只要至少一層導體層具有如下 的厚度分布即可：位于罐狀結(jié)構(gòu)101的上部側(cè)壁的導體層的厚度小于位于罐狀結(jié)構(gòu)101的 下部側(cè)壁的導體層的厚度。在一實施例中，每一層導體層均具有上述厚度分布。在一實施 例中，導體層32b的厚度由每一罐狀結(jié)構(gòu)101的下部側(cè)壁至每一罐狀結(jié)構(gòu)101的上部側(cè)壁 遞減。在一實施例中，第一厚度tl與第二厚度t2之間的差值大于IA且小于10A，但本發(fā) 明并不限于此。在另一實施例中，導體層32b的表面與基底10的表面之間的夾角0 1小于 每一罐狀結(jié)構(gòu)101的側(cè)壁與基底10的表面之間的夾角02。每一導體層3化沿著第二方向 D2延伸。第二方向D2與第一方向Dl不同。第二方向D2例如是與第一方向Dl正交。每一 導體層3化位于溝道T中且覆蓋罐狀結(jié)構(gòu)101的部分側(cè)壁。導體層32b的材料例如是多晶 娃、滲雜的多晶娃、金屬材料或其組合。滲雜的多晶娃例如是N+滲雜多晶娃或P+滲雜多晶 娃。導體層32b的厚度例如是介于IOA至5〇A之間。
[0055] 導體層40a位于罐狀結(jié)構(gòu)101的電荷儲存層22a上，且延伸到溝道T之中，與導體 層32b電性連接。導體層40a的材料例如是多晶娃、滲雜的多晶娃、金屬材料或其組合。導 體層40a沿著第二方向D2延伸。滲雜的多晶娃例如是N+滲雜多晶娃或P+滲雜多晶娃。導 體層40a的厚度例如是介于1000 A至1400A之間。
[0056] 導體層40a與導體層3化例如是共同做為半導體元件100的字線或位線。值得注 意的是，當導體層40a與導體層32b例如是做為半導體元件100的字線時，位于罐狀結(jié)構(gòu) 101中的導體層14a則做為位線。同理，當導體層40a與導體層3化例如是做為半導體元件 100的位線時，位于罐狀結(jié)構(gòu)101中的導體層14a則做為字線。
[0057] 雖然上述實施例中例示了由堆找層18a W及電荷儲存層22a構(gòu)成罐狀結(jié)構(gòu)101的 情況，但本發(fā)明的半導體元件并不限于此，W下將會再列舉另一實施例W說明運一點。另 夕F，在W下的說明中將會省略類似于上述實施例的流程W及構(gòu)件的說明。
[0058] 圖2為依照本發(fā)明的另一實施例所繪示的半導體元件的剖面示意圖。
[0059] 請同時參照圖1A、圖IB W及圖2,與上述實施例不同的是，本發(fā)明的另一實施例的 半導體元件200與上述半導體元件100相似，但每一罐狀結(jié)構(gòu)201包括條狀層38a W及電 荷儲存層22曰。條狀層38a不包括上述的介電層16曰，而是由導體材料所構(gòu)成。導體材料層 例如是多晶娃、滲雜的多晶娃、金屬材料或其組合。滲雜的多晶娃例如是N+滲雜多晶娃或 P+滲雜多晶娃。電荷儲存層22a覆蓋條狀層38a的頂部W及側(cè)壁。
[0060] W下將針對本發(fā)明的半導體元件的制造方法進行說明。
[0061] 圖3A至圖3F為依照本發(fā)明的一實施例所繪示的半導體元件的制造方法的剖面示 意圖。
[0062] 請參照圖3A，提供基底10。基底10的材料如上所述，于此不再加 W寶述。接著， 在基底10上形成介電層12。介電層12的材料及厚度如同上文中說明介電層12a的部分所 述。介電層12的形成方法例如是熱氧化法或化學氣相沉積法。
[0063] 然后，在介電層12上形成多個堆找層18。具體而言，形成堆找層18的步驟例如是 形成交互堆找的導體層14 W及介電層16。每一堆找層18的形成方法包括先在介電層12 上形成導體層14,再于導體層14上形成介電層16,但本發(fā)明不W此為限。在另一實施例中， 形成堆找層18的方法包括在介電層12上依序形成多個導體層14 W及多個介電層16。導 體層14的材料及厚度如同上文中說明導體層14a的部分所述。導體層14的形成方法包括 化學氣相沉積法。介電層16的材料及厚度如同上文中說明介電層16a的部分所述。介電 層16的形成方法例如是熱氧化法或化學氣相沉積法。
[0064] 之后，在最上層的堆找層18上形成硬掩模層20。硬掩模層20的材料及厚度如同 上文中說明硬掩模層20a的部分所述。形成硬掩模層20的方法包括化學氣相沉積法或有 機金屬化學氣相沉積法（MOCVD)。接著，于硬掩模層20上形成圖案化的光刻膠層50。
[0065] 請同時參照圖3A W及圖3B，W圖案化的光刻膠層50為掩模并進行刻蝕，W在基底 10上形成多個堆找層18a，并在堆找層18a之間形成多個溝道T。對半導體元件200進行 刻蝕的方法包括W圖案化的光刻膠層50為掩模，對硬掩模層20進行刻蝕，W將圖案化的光 刻膠層50的圖案轉(zhuǎn)移至硬掩模層20。刻蝕的方式包括非等向性刻蝕，例如是干式刻蝕法。 干式刻蝕法可W是瓣射刻蝕、反應性離子刻蝕等。接著，移除圖案化的光刻膠層50。然后， W圖案化的硬掩模層20a為掩模，對多個介電層16、多個導體層14 W及介電層12進行刻 蝕，W在基底10上形成多個堆找層18a。此外，每一堆找層18a的側(cè)壁與基底10的表面之 間的夾角0 3例如是大于85.0度，且小于89. 9度。另一方面，亦可使每一堆找層18a的轉(zhuǎn) 角部C具有一弧度。
[0066] 然后，請參照圖3C，于基底10上形成電荷儲存層22。W形成罐狀結(jié)構(gòu)101。電荷 儲存層22沿著堆找層18a的頂面及側(cè)壁共形地形成。換言之，電荷儲存層22覆蓋堆找層 18a的頂部W及側(cè)壁。電荷儲存層22的材料及厚度如前述。電荷儲存層22的形成方法例 如是化學氣相沉積法或熱氧化法。
[0067] 請參照圖3C~圖3E，進行至少2次的循環(huán)工藝，例如是2次至10次，W在溝道T 中形成單層或多層的導體層32a。在本說明書中，所謂進行1次的循環(huán)工藝指的是進行一次 沉積工藝W及一次刻蝕工藝。更具體地說，請參照圖3C，沉積工藝指的是在溝道T中填入導 體材料層32 (如圖3D所示），導體材料層32是共形地形成在電荷儲存層22上。在一實施 例中，導體材料層32的材料例如是多晶娃、滲雜的多晶娃、金屬材料或其組合。沉積工藝可 W是原子層沉積工藝或化學氣相沉積工藝。 W側(cè)請參照圖3D與圖3E，循環(huán)工藝指的刻蝕工藝指的是移除部分導體材料層32, W不 均勻地削減導體材料層32的厚度。在進行至少2次的循環(huán)工藝之后，所形成的導體層32a 的第一厚度tl會小于導體層32a的第二厚度t2。第一厚度tl指的是為位于罐狀結(jié)構(gòu)101 的上部側(cè)壁的導體層32a的厚度，第二厚度t2指的是位于罐狀結(jié)構(gòu)101的下部側(cè)壁的導體 層32a的厚度。刻蝕工藝可包括等向性刻蝕工藝或非等向性刻蝕工藝。另外，于導體層32a 為多層結(jié)構(gòu)時，第一厚度tl W及第二厚度t2所指的是在不同位置的多層導體材料層的厚 度總和。也就是說，只要導體層32a中的至少一層導體材料層具有如下的厚度分布即可：位 于罐狀結(jié)構(gòu)101的上部側(cè)壁的導體材料層的厚度小于位于罐狀結(jié)構(gòu)101的下部側(cè)壁的導體 材料層的厚度。在一實施例中，導體層32a中的每一層導體材料層均具有上述厚度分布。在 一實施例中，位于電荷儲存層22的頂部上的導體材料層32 W及電荷儲存層22的一部分亦 被移除。在一實施例中，上述的刻蝕工藝中電荷儲存層22的頂部被圓化，因此在進行上述 刻蝕工藝后，電荷儲存層22a的頂部呈現(xiàn)圓弧狀，有利于在后續(xù)的工藝中將導體材料層填 入于溝道中，進而避免形成分散不均的孔桐。
[0069] 在一示范實施例中，導體層32a的厚度由罐狀結(jié)構(gòu)101的下部側(cè)壁至罐狀結(jié)構(gòu)101 的上部側(cè)壁遞減。在另一示范實施例中，重復進行循環(huán)工藝，W使第一厚度tl與第二厚度 t2之間具有差值，此差值大于IA且小于10A，但本發(fā)明并不限于此。在另一實施例中，導 體層32a的表面與基底10的表面之間的夾角0 1小于每一罐狀結(jié)構(gòu)101的側(cè)壁與基底10 的表面之間的夾角0 2。
[0070] 接著，請參照圖3F，在罐狀結(jié)構(gòu)101的電荷儲存層22a的頂部W及導體層32a的表 面上形成導體材料層40。導體材料層40填滿溝道T并與導體層32a電性連接。導體材料 層40的材料例如是多晶娃、滲雜的多晶娃、金屬材料或其組合。滲雜的多晶娃例如是N+滲 雜多晶娃或P+滲雜多晶娃。形成導體材料層40的方法包括化學氣相沉積法。在一實施例 中，亦可對所形成的導體層32a與導體材料層40進行熱處理，W使導體層32a與導體材料 層40中的孔桐擴散至外部或聚集在溝道T的頂部。進行上述熱處理的方式例如是快速使 所形成的導體層32a與導體材料層40升溫至800°C~1100°C并立即冷卻至25°C~100°C， 或者是加熱至600°C~1000°C后持溫I小時~24小時。升溫的速率例如是300°C /小時~ 50(TC/小時。熱處理的環(huán)境例如是在氨氣氣氛下。升溫的方式例如是使用激光脈沖進行 加熱。 陽071] 接著，請同時參照圖1A、圖IB W及圖3F，圖案化導體層32曰、導體材料層40, W在 基底10上形成多個導體層32b、多個導體層40a。每一導體層3化延伸的方向與罐狀結(jié)構(gòu) 101延伸的方向不同，例如是互相垂直。每一導體層3化位于溝道T中且覆蓋罐狀結(jié)構(gòu)101 的部分側(cè)壁。每一導體層40a位于罐狀結(jié)構(gòu)101的電荷儲存層22a上，且延伸到溝道T之 中，同時亦覆蓋導體層32b的表面。每一導體層40a也覆蓋罐狀結(jié)構(gòu)101頂面上的電荷儲 存層2姑。
[0072] 值得注意的是，由于本發(fā)明是利用循環(huán)工藝先在罐狀結(jié)構(gòu)側(cè)壁上形成上薄下厚的 導體層32曰，W降低溝道的深寬比，因此，后續(xù)在形成導體材料層40較容易填入于溝道，因 此相較于已知直接在溝道填入導體材料層的元件，本發(fā)明的半導體元件300較不容易于溝 道T中產(chǎn)生孔桐。
[0073] 雖然上述實施例中例示了由堆找層18a W及電荷儲存層22a構(gòu)成罐狀結(jié)構(gòu)101的 情況，但本發(fā)明的半導體元件的制造方法并不限于此，W下將會再列舉另一實施例W說明 運一點。另外，在W下的說明中將會省略類似于上述實施例的流程W及構(gòu)件的說明。
[0074] 圖4A至圖4B為依照本發(fā)明的另一實施例所繪示的半導體元件的剖面示意圖。
[0075] 請參照圖4A，與上述實施例不同的是，本發(fā)明的另一實施例的半導體元件400的 制造方法與上述半導體元件300的制造方法相似，但在基底10上形成介電層12之后會在 介電層12上形成導體層38而不形成上述的介電層16。導體層38的材料如同上文中說明 條狀層38a的部分所述，故于此不再寶述。形成導體層38的方法包括化學氣相沉積法。之 后，在導體層38上形成硬掩模層20,并于硬掩模層20上形成圖案化的光刻膠層50。
[0076] 請參照圖4B，W圖案化的光刻膠層50為掩模并進行刻蝕，W在基底10上形成多個 條狀層38a，并在條狀層38a之間形成多個溝道T。對半導體元件400進行刻蝕的方法已于 上述實施例中詳述，故于此不再寶述。
[0077] 請同時參照圖2 W及圖4B，之后的形成電荷儲存層22a W形成多個罐狀結(jié)構(gòu)201 的步驟、形成導體材料層32、40的步驟W及削減導體材料層32的厚度的步驟及其細節(jié)皆已 于上述實施例的說明中詳述，故于此不再寶述。
[0078] 綜上所述，本發(fā)明在罐狀結(jié)構(gòu)的側(cè)壁形成上薄下厚的第一導體材料層，使得后續(xù) 形成的第二導體材料層具有較好的溝填性，因此，可有效避免在將導體材料填入高深寬比 的溝道時形成分散不均的孔桐，進而改善半導體元件的電性表現(xiàn)。
[0079] 雖然本發(fā)明已W實施例掲露如上，然其并非用W限定本發(fā)明，任何所屬技術領域 中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，故本發(fā)明 的保護范圍當視隨附的權(quán)利要求范圍所界定的為準。
【主權(quán)項】
1. 一種半導體元件的制造方法，包括： 在一基底上形成多個鰭狀結(jié)構(gòu)，這些鰭狀結(jié)構(gòu)之間具有一溝道；以及 進行至少2次循環(huán)工藝，以形成一第一導體層，其中該每一循環(huán)工藝包括： 一沉積工藝，在該溝道中填入一第一導體材料層，該第一導體材料層覆蓋這些鰭狀結(jié) 構(gòu)的頂部以及側(cè)壁；以及 一刻蝕工藝，移除部分該第一導體材料層，其中該第一導體層的一第一厚度調(diào)整至小 于該第一導體層的一第二厚度，其中該第一厚度為位于這些鰭狀結(jié)構(gòu)的上部側(cè)壁的該第一 導體層的厚度，該第二厚度為位于這些鰭狀結(jié)構(gòu)的下部側(cè)壁的該第一導體層的厚度。2. 根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其中在進行這些循環(huán)工藝之后更包 括：在該溝道中填入一第二導體材料層。3. 根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其中進行這些循環(huán)工藝，以使該第 一導體層的厚度由這些鰭狀結(jié)構(gòu)的下部側(cè)壁至這些鰭狀結(jié)構(gòu)的上部側(cè)壁遞減。4. 根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其中進行這些循環(huán)工藝，以使該第 一導體層的表面與該基底的表面之間的一第一夾角小于這些鰭狀結(jié)構(gòu)的側(cè)壁與該基底的 表面之間的一第二夾角。5. -種半導體元件，包括： 一基底； 多個鰭狀結(jié)構(gòu)，位于該基底上；以及 一第一導體層，覆蓋這些鰭狀結(jié)構(gòu)的側(cè)壁， 其中該第一導體層的一第一厚度小于該第一導體層的一第二厚度，該第一厚度為位于 這些鰭狀結(jié)構(gòu)的上部側(cè)壁的該第一導體層的厚度，該第二厚度為位于這些鰭狀結(jié)構(gòu)的下部 側(cè)壁的該第一導體層的厚度。6. 根據(jù)權(quán)利要求5所述的半導體元件，其中每一鰭狀結(jié)構(gòu)包括： 一條狀層；以及 一電荷儲存層，覆蓋該條狀層的頂部以及側(cè)壁。7. 根據(jù)權(quán)利要求5所述的半導體元件，其中每一鰭狀結(jié)構(gòu)包括： 一堆棧層，每一堆棧層包括交互堆棧的至少一第二導體層以及至少一介電層；以及 一電荷儲存層，覆蓋該堆棧層的頂部以及側(cè)壁。8. 根據(jù)權(quán)利要求5所述的半導體元件，更包括： 一第二導體層，覆蓋該第一導體層的表面以及該電荷儲存層的頂部。9. 根據(jù)權(quán)利要求5所述的半導體元件，其中該第一導體層的厚度由每一鰭狀結(jié)構(gòu)的下 部側(cè)壁至每一鰭狀結(jié)構(gòu)的上部側(cè)壁遞減。10. 根據(jù)權(quán)利要求5所述的半導體元件，其中該第一導體層的表面與該基底的表面之 間的一第一夾角小于每一鰭狀結(jié)構(gòu)的側(cè)壁與該基底的表面之間的一第二夾角。11. 一種半導體元件的制造方法，包括： 在一基底上形成多個鰭狀結(jié)構(gòu)，這些鰭狀結(jié)構(gòu)之間具有一溝道； 在該溝道中填入一導體層，該導體層包括多數(shù)的導體材料層，且覆蓋這些鰭狀結(jié)構(gòu)的 頂部以及側(cè)壁；以及 將至少一導體材料層的一第一厚度調(diào)整至小于該導體材料層的一第二厚度，其中該第 一厚度為位于這些鰭狀結(jié)構(gòu)的上部側(cè)壁的該導體材料層的厚度，該第二厚度為位于這些鰭 狀結(jié)構(gòu)的下部側(cè)壁的該導體材料層的厚度。12. 根據(jù)權(quán)利要求11所述的半導體元件的制造方法，其中將該第一厚度與該第二厚度 之間的差值調(diào)整至大于1人且小于10人。13. 根據(jù)權(quán)利要求11所述的半導體元件的制造方法，其中使該導體材料層的厚度由這 些鰭狀結(jié)構(gòu)的下部側(cè)壁至這些鰭狀結(jié)構(gòu)的上部側(cè)壁遞減。14. 根據(jù)權(quán)利要求11所述的半導體元件的制造方法，其中使該導體材料層的表面與該 基底的表面之間的一第一夾角小于這些鰭狀結(jié)構(gòu)的側(cè)壁與該基底的表面之間的一第二夾 角。
【文檔編號】H01L27/02GK105826312SQ201510001573
【公開日】2016年8月3日
【申請日】2015年1月4日
【發(fā)明人】江圳陵, 鄭俊民
【申請人】旺宏電子股份有限公司