平板電容與閃速存儲器和/或高k金屬柵極CMOS的集成技術的制作方法
【專利摘要】本發(fā)明的一些實施例涉及布置在半導體襯底上的集成電路(IC)，該半導體襯底包括閃存區(qū)域、電容器區(qū)域和邏輯區(qū)域。電容器區(qū)域的上部襯底表面分別相對于閃存區(qū)域和邏輯區(qū)域的相應的上部襯底表面凹進。包括多晶硅底部電極、布置在多晶硅底部電極上方的導電頂部電極以及使底部電極和頂部電極分離的電容器電介質的電容器設置在電容器區(qū)域的凹進的上部襯底表面上方。閃速存儲器單元設置在閃存區(qū)域的上部襯底表面上方。閃速存儲器單元包括選擇柵極，該選擇柵極具有與電容器的頂部電極的平坦化的上表面共面的平坦化的上表面。本發(fā)明實施例涉及平板電容與閃速存儲器和/或高k金屬柵極CMOS的集成技術。
【專利說明】
平板電容與閃速存儲器和/或高k金屬柵極CMOS的集成技術
[0001] 相關申請的交叉引用
[0002] 本申請要求于2015年1月30日提交的申請?zhí)枮?2/110,002并且名稱為巧IGH CAPACITANCE AND/OR HI細 VOLTAGE CAPACITOR TECHNIQ肥S TO INTEGRATE WITH HI細-k METAL GATE CMOS TECHNOLOGY"的美國臨時申請的優(yōu)先權，其全部內(nèi)容結合于此作為參考。
技術領域
[0003] 本發(fā)明實施例設及平板電容與閃速存儲器和/或高k金屬柵極CMOS的集成技術。
【背景技術】
[0004] 在過去的幾十年間，半導體制造工業(yè)已經(jīng)經(jīng)歷了指數(shù)增長。在半導體演化的過程 中，用于半導體器件的最小部件尺寸隨時間減小，從而有助于使一代又一代的集成電路 (IC)上的每單位面積的半導體器件的數(shù)量增加。運種器件"縮小"允許工程師將更多器件和 更多相應的功能封裝到更新一代的IC上，并且因此是現(xiàn)代數(shù)字時代的基礎動力之一。已經(jīng) 幫助改進IC的功能的另一進步是用金屬柵極代替?zhèn)鹘y(tǒng)的多晶娃柵極，W及用所謂的高k電 介質代替?zhèn)鹘y(tǒng)的二氧化娃柵極電介質。鑒于二氧化娃具有約3.9的介電常數(shù)，高k電介質具 有大于3.9的介電常數(shù)，運有助于減小柵極泄漏并且允許對晶體管的更快的切換。

【發(fā)明內(nèi)容】

[0005] 根據(jù)本發(fā)明的一些實施例，提供了一種集成電路（1C)，包括:半導體襯底，包括閃 存區(qū)域、電容器區(qū)域和邏輯區(qū)域，其中，所述電容器區(qū)域的上部襯底表面分別相對于所述閃 存區(qū)域和所述邏輯區(qū)域的相應的上部襯底表面凹進；電容器，設置在所述電容器區(qū)域的凹 進的上部襯底表面上方，所述電容器包括:多晶娃底部電極、布置在所述多晶娃底部電極上 方的導電頂部電極W及使所述底部電極和所述頂部電極分離的第一電容器電介質；W及閃 速存儲器單元，設置在所述閃存區(qū)域的上部襯底表面上方，所述閃速存儲器單元包括選擇 柵極，所述選擇柵極具有與所述電容器的頂部電極的平坦化的上表面共面的平坦化的上表 面。
[0006] 根據(jù)本發(fā)明的另一些實施例，還提供了一種集成電路（1C)，包括:半導體襯底，包 括閃存區(qū)域、電容器區(qū)域和邏輯區(qū)域，其中，所述電容器區(qū)域的上部襯底表面分別相對于所 述閃存區(qū)域和所述邏輯區(qū)域的相應的上部襯底表面凹進;第一電容器，設置在所述電容器 區(qū)域的凹進的上部襯底表面上方，所述第一電容器包括:多晶娃底部電極、布置在所述多晶 娃底部電極上方的多晶娃或金屬頂部電極W及將所述底部電極和所述頂部電極分離的第 一電容器電介質；W及第二電容器，設置在所述電容器區(qū)域的凹進的上部襯底表面上方并 且與所述第一電容器并聯(lián)堆疊，所述第二電容器包括:位于所述半導體襯底的電容器區(qū)域 中的滲雜區(qū)域、所述多晶娃底部電極W及將所述滲雜區(qū)域與所述多晶娃底部電極分離的第 二電容器電介質。
[0007] 根據(jù)本發(fā)明的又一些實施例，還提供了一種方法，包括:接收包括閃速存儲器區(qū) 域、電容器區(qū)域和邏輯區(qū)域的半導體襯底;使所述電容器區(qū)域的上部襯底表面相對于所述 閃速存儲器區(qū)域和所述邏輯區(qū)域凹進;在所述電容器區(qū)域的凹進的上部襯底表面上形成多 晶娃-絕緣體-多晶娃(PIP)電容器或多晶娃-絕緣體-金屬(PIM)電容器。
[0008] 在上述方法中，還包括:在所述閃速存儲器區(qū)域上形成閃速存儲器單元;在所述邏 輯區(qū)域上形成高k金屬柵極(HKMG)晶體管。
[0009] 在上述方法中，所述PIP電容器或所述PIM電容器包括電容器頂部電極，所述閃速 存儲器單元包括選擇柵極，和所述HKMG晶體管包括HKMG柵電極，并且還包括:執(zhí)行平坦化W 使所述電容器頂部電極、所述選擇柵極和所述HKMG柵電極的上表面共面。
【附圖說明】
[0010] 當結合附圖進行閱讀時，根據(jù)下面詳細的描述可W更好地理解本發(fā)明的各個方 面。應該強調的是，根據(jù)工業(yè)中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚 的討論，各種部件的尺寸可W被任意增加或減少。
[0011] 圖1示出了根據(jù)一些實施例的集成電路（IC)的截面圖，該集成電路包括集成在其 上的閃速存儲器單元、多晶娃-絕緣體-多晶娃(PIP)電容器或多晶娃-絕緣體-金屬(PM)電 容器W及HKMG晶體管。
[0012] 圖2示出了與圖1 一致的PIP電容器或PIM電容器的示意圖的一些實施例。
[0013] 圖3至圖11描述了根據(jù)一些實施例的包括PIP電容器或PIM電容器的IC的截面圖。
[0014] 圖12W流程圖的形式示出了根據(jù)一些實施例的方法。
[0015] 圖13至圖17示出了根據(jù)一些實施例的共同描述形成其上具有嵌入式閃速存儲器、 PIP電容器或PIM電容器W及HKMG晶體管的集成電路的若干方法的截面圖。
【具體實施方式】
[0016] 本發(fā)明提供了許多不同實施例或實例，用于實現(xiàn)本發(fā)明的不同特征。W下將描述 組件和布置的特定實例W簡化本發(fā)明。當然，運些僅是實例并且不意欲限制本發(fā)明。例如， 在W下描述中，在第二部件上方或上形成第一部件可W包括第一部件和第二部件直接接觸 的實施例，也可W包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部 件不直接接觸的實施例。另外，本發(fā)明可W在多個實例中重復參考標號和/或字符。運種重 復是為了簡化和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關 系。
[0017] 此外，為了便于描述，本文中可W使用諸如"在…下方"、"在…下面"、"下部'、 "在…上面"、"上部"等空間關系術語W描述如圖所示的一個元件或部件與另一元件或部件 的關系。除圖中所示的方位之外，空間關系術語意欲包括使用或操作過程中的器件的不同 的方位。裝置可W W其它方式定位(旋轉90度或在其他方位），并且在本文中使用的空間關 系描述符可同樣地作相應地解釋。
[0018] 半導體制造工業(yè)的一個趨勢是將不同類型的半導體器件集成在單個集成電路 (IC)上。運種集成可W有利地降低制造成本、簡化制造工序W及提高最終產(chǎn)品的性能。嵌入 式閃速存儲器可W集成閃速存儲器單元和其他類型的半導體器件，嵌入式閃速存儲器是其 中集成是有利的技術的一個實例。傳統(tǒng)的閃速存儲器單元和相應的邏輯器件形成有通過二 氧化娃絕緣的多晶娃柵極。然而，隨著半導體部件尺寸變得更小，運種嵌入式閃速存儲器件 的邏輯器件正達到性能極限。因此，高k金屬柵極化KMG)技術已經(jīng)成為下一代嵌入式閃速存 儲器件中的邏輯器件的一個領先技術。HKMG技術采用金屬柵極，金屬柵極通過具有高介電 常數(shù)k(相對于二氧化娃)的材料與下面的襯底分離。高k電介質減小泄漏電流并且增大漏極 電流，并且金屬柵極減輕費米能級釘扎效應且允許在較低闊值電壓下使用柵極。此外，高k 電介質和金屬柵極共同減小功耗。因此，未來多代嵌入式閃速存儲器的目標是集成具有多 晶娃柵極的閃存單元和HKMG邏輯器件。
[0019] 最近形成運種嵌入式閃速存儲器件的嘗試已承受了不足之處。例如，最近出現(xiàn)的 一個挑戰(zhàn)在于，嵌入式閃速存儲器件和HKMG技術與多晶娃-絕緣體-多晶娃(PIP)電容器和 多晶娃-絕緣體-金屬(PM)電容器技術直到現(xiàn)在都不兼容。特別地，運種不兼容來源于由用 于閃存和HKMG所使用的處理技術而引起缺少用于形成PIP/PIM電容器的足夠的高度或厚 度。例如，在傳統(tǒng)的HKMG替換柵極工藝(RPG)中，化學機械拋光(CMP)操作通常將所有部件都 平坦化至與邏輯器件的犧牲多晶娃柵極的上表面對應的高度。運種CMP工藝將導致PIP電容 器或PIM電容在垂直方向上被擠壓得太薄，使得沒有足夠垂直空間來提供上部和下部電容 器電極，其中通過電容器電介質W可靠的方式使上部電容器電極與下部電容器電極彼此分 離。
[0020] 因此，本發(fā)明設及半導體制造的改進方法，其中，襯底的上方形成有PIP電容器或 PIM電容器的電容器區(qū)域相對于閃存和HKMG區(qū)域凹進。當將運種電容器集成在具有閃存和 HKMG電路的忍片上時，運允許PIP電容器或PIM電容器的增大的整體高度或厚度。
[0021] 圖1示出了集成電路(IC)IOO的截面圖，該集成電路設置在半導體襯底102上。襯底 102包括閃存區(qū)域104、電容器區(qū)域106和邏輯區(qū)域108,通過淺溝槽隔離(STI)區(qū)域10則尋運 些區(qū)域彼此隔離。電容器區(qū)域的上部襯底表面（110)分別相對于閃存和邏輯區(qū)域的相應的 上部襯底表面（112、114)凹進。電容器116設置在凹進的上部襯底表面110上方。電容器116 由平行堆疊的第一電容器Cl和第二電容器C2構成，并因此，與非堆疊的方式相比，可W在一 定程度上使單位面積上的電容加倍。第一電容器Cl包括底部電極118和頂部電極120,其中 第一電容器電介質122使底部電極118與頂部電極120分離。第二電容器C2包括底部電極118 和滲雜的襯底區(qū)域150,其中第二電容器電介質125使底部電極118與滲雜的襯底區(qū)域150分 離。如圖2原理性地示出，頂部電極120歐姆禪接至滲雜區(qū)域150,使得第一和第二電容器CU C2彼此并聯(lián)布置。例如，一個或多個接觸件(未示出）可W垂直延伸在頂部電極120與滲雜的 襯底150之間，W將頂部電極120歐姆禪接至滲雜區(qū)域150。
[0022] 在本文進一步更加具體描述中將理解，取決于實施方式，電容器116可W采取各種 形式。底部電極118通常是多晶娃，但是頂部電極120可W顯示為滲雜多晶娃(使電容器116 成為PIP電容器)或可W顯示為金屬(使電容器116成為PIM電容器）。第一電容器電介質122 可W顯示為Si化，該第一電容器電介質122對應于閃存區(qū)域104中的一對分裂柵極閃速存儲 器單元的柵極氧化物124,或者可W對應于該對分裂柵極閃存單元的電荷捕獲電介質126， 或者可W對應于邏輯區(qū)域108中的PMOS和/或醒OS HKMG邏輯晶體管的高k電介質128。第二 電容器電介質125可W顯不為Si化，該第二電容器電介質125對應于閃存區(qū)域104中的一對 分裂柵極閃速存儲器單元的柵極氧化物124,或者可W對應于該對分裂柵極閃存單元的電 荷捕獲電介質126。
[0023] 顯著地，電容器頂部電極的平坦化的上表面（120'）與閃速存儲器單元的選擇柵極 的平坦化的頂面(例如，136a'）共面，并且也與PMOS和/或醒OS HKMG邏輯晶體管的替換金屬 柵極的平坦化的上表面(例如，148'）共面。通過在凹進的表面110上形成電容器116,本文提 供的技術允許電容器具有足夠大的高度或厚度，使得底部電極118、頂部電極120W及第一 和第二電容器電介質122、125可^^可靠方式工作。
[0024] 在一些實施方式中，示出的該對分裂柵極閃存單元130由第一存儲器單元132a和 第二存儲器單元13化構成，其中，第一存儲單元和第二存儲單元關于對稱軸彼此互為鏡像。 該對分裂柵極極閃存單元130包括兩個單獨的源極/漏極區(qū)域134a、134b和存儲器單元 132a、13化之間共享的共用源極/漏極區(qū)域134c。第一和第二存儲器單元分別包括分別位于 單元的相應的溝道區(qū)域上方的選擇柵極136a、136b和控制柵極138a、138b。每一個選擇柵極 和控制柵極都包括諸如滲雜的多晶娃層的導電材料。柵極氧化物124通?？蒞包括Si化。在 一些實例中，電荷俘獲電介質126包括夾在兩個二氧化娃層之間的電荷俘獲氮化娃層，W產(chǎn) 生共同和通常地稱為"ON爐的=層堆疊件。其他電荷俘獲電介質可W包括富娃氮化物膜或 娃納米粒子點的層、或者包括但不限于各種化學計量學中的娃、氧和氮的任何膜。
[00巧]HKMG晶體管140a、140b布置在邏輯區(qū)域108上方。在一些實施例中，高k介電層128 包括底部高溫氧化物化TO)層142,在烙爐氧化工藝期間通過將襯底暴露于高溫(例如，大約 IOO(TC)來形成該底部高溫氧化物層。在一些實施例中，HTO層142的厚度介于大約80A與 20QA之間，并且在一些實施例中大約為180足。高k介電層144布置在HTO層142上方。在一 些實施例中，高k介電層144包括Hf0(氧化給）、HfSiO(氧化娃給KHfAlO(氧化侶給)或HfTaO (氧化粗給）。蝕刻停止層化化)146布置在高k介電層144上方，并且替換金屬柵電極148位于 E化146上面。諸如低k介電層的層間電介質（ILD) 152位于襯底102上面。
[00%]圖3至圖11提供了如何將閃速存儲器、PIP電容器或PIM電容器W及HKMG電路一起 集成在單個半導體襯底上的一些實例變型。將理解，與本文示出和/或描述的所有實例類似 的運些實例僅是非限制性實例。
[0027] 圖3示出了集成電路300,其中底部電容器電極118和選擇柵極136由第一多晶娃層 制成并且具有彼此相同的組成和電特性。閃速存儲器的控制柵極138由第二多晶娃層制成， 并且第二多晶娃層可W具有與第一多晶娃層相同或不同的組成和/或相同或不同的電特 性。頂部電容器電極120和邏輯晶體管的柵電極148由第=多晶娃層制成，并且第=多晶娃 層可W具有與第一和第二多晶娃層相同或不同的組成和/或相同或不同的電特性。第一電 容器電介質122具有與邏輯電介質128相同的組成(例如，由層142、144、146構成的高k電介 質）。第二電容器電介質125具有與閃存柵極電介質124相同的組成，并且可W由諸如Si化的 氧化物制成。
[0028] 圖4示出了集成電路400,其中底部電容器電極118和選擇柵極136由第一多晶娃層 制成并且具有彼此相同的組成和電特性。閃速存儲器的控制柵極138是第二多晶娃層，并且 第二多晶娃層可W具有與第一多晶娃層相同或不同的組成和/或相同或不同的電特性。第 一電容器電介質122具有與邏輯電介質128相同的組成(例如，高k電介質）。例如，頂部電容 器電極120和邏輯晶體管電極148由諸如侶的替換金屬柵極材料制成。第二電容器電介質 125具有與閃存柵極電介質124相同的組成，并且可W由諸如Si化的氧化物制成。
[0029] 圖5示出了集成電路500,其中底部電容器電極118和選擇柵極136由第一多晶娃層 制成并且具有彼此相同的組成和電特性。閃速存儲器的控制柵極138是第二多晶娃層，并且 第二多晶娃層可W具有與第一多晶娃層相同或不同的組成和/或相同或不同的電特性。第 一電容器電介質122具有與邏輯電介質128相同的組成(例如，高k電介質）。頂部電容器電極 120是第=多晶娃層，并且第=多晶娃層可W是具有與第一和/或第二多晶娃層相同或不同 的組成或相同或不同的電特性的替換多晶娃層。例如，邏輯晶體管電極148由諸如侶的替換 金屬柵極材料制成。第二電容器電介質125具有與閃存柵極電介質124相同的組成，并且可 W由諸如Si化的氧化物制成。
[0030] 圖6示出了集成電路600,其中底部電容器電極118和選擇柵極136由第一多晶娃層 制成并且具有彼此相同的組成和電特性。第一電容器電介質122是與閃速存儲器中使用的 電荷捕獲層126對應的電荷捕獲層。電荷捕獲層可W包括第一和第二氧化物層600、602,并 且氮化物層或娃點（silicon dots)層604夾在該兩者之間。電容器頂部電極120和控制柵極 138由第二多晶娃層制成，并且第二多晶娃層可W具有與第一多晶娃層相同或不同的組成 和/或相同或不同的電特性。例如，邏輯晶體管電極148由諸如侶的替換金屬柵極材料制成， 并且邏輯電介質128是高k電介質。第二電容器電介質125具有與閃存柵極電介質124相同的 組成，并且可W由諸如Si化的氧化物制成。
[0031] 圖7示出了集成電路700,其中底部電容器電極118和選擇柵極136由第一多晶娃層 制成并且具有彼此相同的組成和電特性。閃速存儲器的控制柵極138由第二多晶娃層制成， 并且第二多晶娃層可W具有與第一多晶娃層相同或不同的組成和/或相同或不同的電特 性。第一電容器電介質122是與閃速存儲器中使用的電荷捕獲層126對應的電荷捕獲層。電 容器頂部電極120和邏輯柵電極148是替換金屬結構，并且例如，可W由侶制成。邏輯電介質 128是高k電介質。第二電容器電介質125具有與閃存柵極電介質124相同的組成，并且可W 由諸如Si化的氧化物制成。
[0032] 圖8示出了集成電路800,其中底部電容器電極118和選擇柵極136由第一多晶娃層 制成并且具有彼此相同的組成和電特性。第一電容器電介質122是與閃速存儲器中使用的 電荷捕獲層126對應的電荷捕獲層。電容器頂部電極120由諸如替換多晶娃層的第=多晶娃 層制成。邏輯柵電極148是諸如侶的替換金屬邏輯柵電極，并且邏輯電介質128是高k電介 質。第二電容器電介質125具有與閃存柵極電介質124相同的組成，并且可W由諸如Si化的 氧化物制成。
[0033] 圖9示出了集成電路900,其中選擇柵極136由第一多晶娃層制成。底部電容器電極 118和閃速存儲器的控制柵極138由第二多晶娃層制成，并且第二多晶娃層可W具有與第一 多晶娃層相同或不同的組成和/或相同或不同的電特性。第一電容器電介質122是高k電介 質。電容器頂部電極120由第=多晶娃層制成，并且第=多晶娃層可W具有與第一或第二多 晶娃層相同或不同的組成和/或相同或不同的電特性。邏輯柵電極148是替換金屬，并且邏 輯電介質128是高k電介質。第二電容器電介質125具有與電荷捕獲層126相同的組成，并且 可W由第一和第二氧化物層600、602制成，并且電荷捕獲層604夾在該兩者之間。
[0034] 圖10示出了集成電路1000,其中選擇柵極136由第一多晶娃層制成。底部電容器電 極118和閃速存儲器的控制柵極138由第二多晶娃層制成，并且第二多晶娃層可W具有與第 一多晶娃層相同或不同的組成和/或相同或不同的電特性。第一電容器電介質122是高k電 介質。電容器頂部電極120和邏輯柵電極148是替換金屬結構，并且例如，可W由侶制成。邏 輯電介質128是高k電介質。第二電容器電介質125具有與電荷捕獲層126相同的組成，并且 可W由第一和第二氧化物層600、602制成，并且電荷捕獲層604夾在該兩者之間。
[0035] 圖11示出了集成電路1100,其中選擇柵極136由第一多晶娃層制成。底部電容器電 極118和閃速存儲器的控制柵極138由第二多晶娃層制成，并且第二多晶娃層可W具有與第 一多晶娃層相同或不同的組成和/或相同或不同的電特性。第一電容器電介質122是高k電 介質。電容器頂部電極120由諸如替換多晶娃層的第=多晶娃層制成。邏輯柵電極148是諸 如侶的替換金屬邏輯柵電極，并且邏輯電介質128是高k電介質。第二電容器電介質125具有 與電荷捕獲層126相同的組成，并且可W由第一和第二氧化物層600、602制成，并且電荷捕 獲層604夾在該兩者之間。
[0036] 圖12示出了形成集成電路的方法的一些實施例，其中在集成電路上集成嵌入式閃 速存儲器、PIP電容或PIM電容器和/或HKMG邏輯器件。雖然本文將所公開的方法(例如，通過 流程圖12所描述的方法)示出和描述為一系列的步驟或事件，但是應當理解，所示出的運些 步驟或事件的順序不應解釋為限制意義。例如，一些步驟可W W不同順序發(fā)生和/或與不同 于本文所示和/或所述步驟的其他步驟或事件同時發(fā)生。另外，并不要求所有示出的步驟都 用來實施本文所描述的一個或多個方面或實施例。此外，可在一個或多個分離的步驟和/或 階段中執(zhí)行本文所述步驟的一個或多個。
[0037] 方法開始于步驟1200,其中，提供半導體襯底。襯底包括閃速存儲器區(qū)域、電容器 區(qū)域和邏輯區(qū)域。襯底中的STI區(qū)域使閃速存儲器區(qū)域、電容器區(qū)域和邏輯區(qū)域彼此隔離。
[0038] 在步驟1202中，使電容器區(qū)域的上部襯底表面分別相對于閃速存儲器和邏輯區(qū)域 的相應的上部襯底表面凹進。
[0039] 在步驟1204中，在襯底的電容器區(qū)域中形成滲雜的區(qū)域，W對應于電容器極板。
[0040] 源于1204示出用于形成閃速存儲器件、HKMG晶體管W及PIP電容器或PIM電容器的 =個分離的流程。第一流程開始于步驟1208,其中，在閃速存儲器和電容器區(qū)域上方形成第 一介電層和第一多晶娃層，W對應于閃速存儲器的選擇柵極和電容器底部電極。在步驟 1210中，在閃速存儲器和電容器區(qū)域上方形成第一介電層和第一多晶娃層，W對應于閃存 選擇柵極和電容器底部電極。在步驟1212中，在第二電介質上方形成第二多晶娃層，W形成 閃存控制柵極。在步驟1214中，在電容器底部電極和邏輯區(qū)域上方形成第=電介質。在步驟 1216中，在第=電介質上方形成第=多晶娃層，W建立頂部電容器電極和邏輯柵極。在步驟 1218中，在閃速存儲器區(qū)域、電容器區(qū)域和邏輯區(qū)域上方形成ILD，并且執(zhí)行CMPW使選擇柵 極、頂部電容器電極和邏輯柵極的上表面共面。
[0041] 第二流程開始于步驟1220,其中，在閃速存儲器和電容器區(qū)域上方形成第一介電 層和第一多晶娃層，W對應于閃存選擇柵極和電容器底部電極。在步驟1222中，在閃存區(qū)域 上方在選擇柵極的側壁上并且在第一多晶娃層上方形成第二電介質，即，電荷捕獲電介質。 在步驟1224中，在第二電介質上方形成第二多晶娃層，W形成閃存控制柵極和頂部電容器 電極。在步驟1226中，在邏輯區(qū)域上方形成第=電介質。在步驟1228中，在第=電介質上方 形成第=多晶娃層，W形成邏輯柵極。在步驟1230中，在閃速存儲器區(qū)域、電容器區(qū)域和邏 輯區(qū)域上方形成ILD，并且執(zhí)行CMPW使選擇柵極、頂部電容器電極和邏輯柵極的上表面共 面。
[0042] 第=流程開始于步驟1232,其中，在閃速存儲器區(qū)域上方形成第一介電層和第一 多晶娃層，W對應于閃存選擇柵極。在步驟1234中，在閃存區(qū)域上方在選擇柵極的側壁上并 且在電容器區(qū)域上方形成第二電介質，即，電荷捕獲電介質。在步驟1236中，在第二電介質 上方形成第二多晶娃層，W形成閃存控制柵極和底部電容器電極。在步驟1238中，在邏輯區(qū) 域上方和底部電容器電極上方形成第=電介質。在步驟1240中，在第=電介質上方形成第 =多晶娃層，W形成邏輯柵極和頂部電容器電極。在步驟1242中，在閃速存儲器區(qū)域、電容 器區(qū)域和邏輯區(qū)域上方形成ILD，并且執(zhí)行CMPW使選擇柵極、頂部電容器電極和邏輯柵極 的上表面共面。
[0043] 圖13至圖16描述了一系列的截面圖，運些截面圖共同描述了處于各個制造階段的 制造半導體結構的若干方法。為了清楚起見，結合方法1200來描述圖13至圖16,但是，應該 理解，方法1200不限于圖13至圖16中公開的結構。
[0044] 圖13示出了與圖12的步驟1200至1204的一些實施方式一致的一系列截面圖。
[0045] 在圖13的與圖12的步驟1200的一些實施方式一致的步驟1300中，提供半導體襯底 102。襯底102包括閃速存儲器區(qū)域104、電容器區(qū)域106和邏輯區(qū)域108。襯底中的STI區(qū)域 109使閃速存儲器區(qū)域104、電容器區(qū)域106和邏輯區(qū)域108彼此隔離。為了形成STI區(qū)域109， 在襯底102上方形成掩模，并且利用適當位置上的掩模來執(zhí)行蝕刻W在襯底102中形成溝槽 開口。然后使用介電材料填充溝槽，并且沉積SiN層1302。然后，如圖所示，圖案化SiN層 1302, W暴露電容器區(qū)域106。在一些實施例中，半導體襯底102可W是塊狀娃襯底或絕緣體 上半導體(SOI)襯底(例如，絕緣體上娃襯底）。例如，半導體襯底102也可W是二元半導體襯 底(例如，GaAs )、立元半導體襯底(例如，AlGaAs)或更高階的半導體襯底。運些襯底中的任 意一個可W包括形成在襯底中的滲雜區(qū)域、形成在襯底中或上的一個或多個絕緣層和/或 形成在襯底中或上的導電層。
[0046] 在圖13的與圖12中的步驟1202的一些實施方式一致的步驟1310和1320中，電容器 區(qū)域的上部襯底表面（110)從初始位置110'凹進至示出的凹進的位置110。通過進行氧化來 實現(xiàn)在SiN層1302中的開口內(nèi)的上部襯底表面110'上的厚氧化區(qū)域1312的形成。在步驟 1320中，選擇性地去除厚氧化區(qū)域1312和SiN層，從而留下電容器區(qū)域的相對于閃存和邏輯 區(qū)域的相應的上部襯底表面（112、114)凹進的上表面（110)。在一些實施例中，蝕刻也可W 在圍繞電容器區(qū)域106的STI區(qū)域的上部區(qū)域中留下草皮狀或肩狀。
[0047] 在圖13的與圖12的步驟1204的一些實施方式一致的步驟1330中，在襯底中注入滲 雜區(qū)域150并且用作電容器極板。
[0048] 如圖13的底部所示，現(xiàn)在將描述=個不同的流程（即，圖14中的第一流程、圖15中 的第二流程和圖16中的第=流程）。運些流程中的每一個都可W源于圖13的步驟1330。將在 更加詳細的描述中理解，運些流程中的每一個都使用=個不同的多晶娃層(例如，第一、第 二和第=多晶娃層）。立個多晶娃層可W具有彼此相同的組成或彼此不同的組成。例如，在 一些實施方式中，兩個或多個多晶娃層可W具有彼此不同的滲雜類型和/或彼此不同的濃 度、彼此不同的導電性和/或彼此不同的晶粒尺寸。運些流程中的每一個也都使用=個不同 的介電層(例如，閃存柵極電介質、電荷捕獲電介質和高k電介質）。多晶娃層和電介質可W 顯示出不同的結構布置，其中就性能與制造的簡易程度而言，每一個都提供不同的權衡方 式。
[0049]圖14與圖12中的步驟1208至1218的一些實施方式一致。在圖14的與圖12中的步驟 1208的一些實施方式一致的步驟1400中，在閃速存儲器區(qū)域上方和電容器區(qū)域上方形成第 一介電層1402。在一些實施例中，第一介電層1402是通過烙爐氧化或通過沉積(例如，PVD、 CVD、PE-CVD、ALD)形成的二氧化娃，但是也可W是通過其他技術形成的其他類型的介電材 料。然后在第一介電層上方形成第一多晶娃層1404。在形成第一介電層1402和第一多晶娃 層1404之后，然后在第一多晶娃層1404上方形成諸如光刻膠掩模的掩模，并且進行蝕刻W 選擇性地去除運些層的通過掩模中的開口暴露的部分。W運種方式，形成選擇柵極結構 1404和底部電容器電極118。
[0化0] 在圖14的與圖12中的步驟1210至1212的一些實施方式一致的步驟1410中，在閃速 存儲器區(qū)域上方并且沿著控制柵極的側壁形成第二介電層1412。在一些實施例中，第二介 電層1412是電荷捕獲層。第二介電層1412可W顯示為氧化物-氮化物-氧化物(ONO)結構，由 此，第一氧化物層鄰接控制柵極的側壁和閃存區(qū)域中的上部襯底表面，氮化物層位于第一 氧化物層上面，W及第二氧化物層位于氮化物層上面?？蛇x地，第二介電層1412可W包括夾 在上部與下部Si化層之間的娃點層。然后在第二介電層上方形成第二多晶娃層1414。第二 介電層1412和第二多晶娃層1414通常是共形層，并且然后執(zhí)行回蝕刻(例如，各向異性或垂 直蝕刻）W在選擇柵極1404的外部側壁上建立控制柵極結構1414。
[0化1] 在圖14的與圖12中的步驟1214至1216的一些實施方式一致的步驟1420中，在閃存 區(qū)域和電容器區(qū)域上方形成掩模1421，在邏輯區(qū)域上方和底部電容器電極上方形成第=介 電層1422。在一些實施例中，第=介電層1422是高k介電層。然后在第=介電層1422上方形 成第=多晶娃層1424,并且在第=多晶娃層上方形成硬掩模層1426。在形成第=介電層和 第=多晶娃層之后，然后在硬掩模上方形成諸如光刻膠掩模的掩模，并且進行蝕刻W去除 第=介電層和第=多晶娃層的通過掩模中的開口暴露的部分。W運種方式，形成頂部電容 器電極120和邏輯柵電極。在執(zhí)行該蝕刻之后，可W在邏輯柵電極的側壁上和電容器電極的 側壁上形成第一側壁間隔件1428。在第一側壁間隔件1428之后，形成輕滲雜漏極化DD)區(qū) 域。
[0052 ] 在圖14的與圖12中的步驟1218的一些實施方式一致的步驟1430中，在閃速存儲器 結構的側壁上形成第二側壁間隔件1432,此后，在閃速存儲器結構、電容器結構和邏輯柵極 的側壁上形成第=側壁間隔件1434。在形成第二和第=側壁間隔件1432、1434之后，可W通 過進行一次或多次離子注入來形成源極/漏極區(qū)域(例如，1436)。然后在結構源極/漏極區(qū) 域上方并且可選地在控制柵極和/或選擇柵極結構的上表面上形成娃化物層1437, W提供 歐姆接觸件。在娃化物上方形成接觸蝕刻停止層(CE化)1438，并且在CE化1438上方形成層 間電介質（ILD) 1439。
[0化3] 在圖1440-a至圖1440-C中，示出了用于附加的處理的若干選擇。在圖1440-a中，執(zhí) 行化學機械拋光(CMP)，W去除硬掩模1426并且使選擇柵極、頂部電容器電極和邏輯柵極的 上表面共面。因此，圖1440-a的結構可W對應于圖3，該結構包括:底部電容器電極118，與閃 速存儲器的選擇柵極136(例如，第一多晶娃層）同時形成并且具有與該選擇柵極相同的組 成;第一電容器電介質，具有與邏輯電介質(例如，高k電介質)相同的組成；W及電容器頂部 電極120,與邏輯柵電極148(例如，第S多晶娃層）同時形成并且具有與邏輯柵電極148相同 的組成。在CMP操作之后，然后在控制柵極和/或選擇柵極的上表面上形成控制柵極和/或選 擇柵極娃化物(未示出）。接觸件(例如，1441)向下延伸穿過ILD 1439并且通過娃化物1437 歐姆禪接至源極/漏極區(qū)域1436。
[0054] 在圖1440-b中，執(zhí)行化學機械拋光(CMP)，W去除硬掩模1426并且使選擇柵極、頂 部電容器電極和邏輯柵極的上表面共面，但是去除多晶娃頂部電容器1424和邏輯柵電極 1434,并且例如，利用諸如侶金屬柵極的替換金屬柵極來替換該多晶娃頂部電容器1424和 該邏輯柵電極1434。因此，圖1440-b的結構可W對應于圖4,該結構包括：底部電容器電極 118,與閃速存儲器的選擇柵極136(例如，第一多晶娃層）同時形成并且具有與該選擇柵極 136相同的組成;第一電容器電介質，具有與邏輯電介質（例如，高k電介質）相同的組成；W 及電容器頂部電極120,與邏輯柵電極148(例如，替換侶金屬柵極）同時形成并且具有與該 邏輯柵電極148相同的組成。
[0055] 在圖1440-C中，執(zhí)行化學機械拋光(CMP)，W去除硬掩模并且使選擇柵極、頂部電 容器電極和邏輯柵極的上表面共面，W及去除多晶娃頂部電容器電極并且利用替換多晶娃 柵極來替換。例如，去除多晶娃邏輯柵電極并且利用諸如侶金屬柵極的替換金屬柵極來替 換。因此，圖1440-C的結構可W對應于圖5,該結構包括:底部電容器電極118,與閃速存儲器 的選擇柵極136(例如，第一多晶娃層）同時形成并且具有與該選擇柵極136相同的組成;第 一電容器電介質，具有與邏輯電介質（例如，高k電介質）相同的組成；替換多晶娃電容器頂 部電極120; W及替換金屬邏輯柵電極148。
[0化6]圖15與圖12中的步驟1220至1230的一些實施方式一致。在圖15的與圖12中的步驟 1220的一些實施方式一致的步驟1500中，在閃速存儲器區(qū)域104上方和電容器區(qū)域106上方 形成第一介電層1502。在一些實施例中，第一介電層1502是通過烙爐氧化或通過沉積（例 如，PVD、CVD、陽-CVD、ALD)形成的二氧化娃，但是也可W是通過其他技術形成的其他類型的 介電材料。然后在第一介電層1502上方形成第一多晶娃層1504。在形成第一介電層和第一 多晶娃層之后，然后在第一多晶娃層上方形成諸如光刻膠掩模的掩模，并且進行蝕刻W選 擇性地去除運些層的通過掩模中的開口暴露的部分。W運種方式，形成選擇柵極結構（104 上方的1504)和底部電容器電極（106上方的1504)。
[0化7] 在圖15的與圖12中的步驟1222至1224的一些實施方式一致的步驟1510中，在閃速 存儲器區(qū)域上方并且沿著選擇柵極的側壁形成第二介電層1512,并且該第二介電層1512形 成在底部電容器電極上方。在一些實施例中，第二介電層1512是電荷捕獲層。第二介電層 1512可W顯示為氧化物-氮化物-氧化物(ONO)結構，由此，第一氧化物層鄰接控制柵極的側 壁和閃存區(qū)域中的上部襯底表面，氮化物層位于第一氧化物層上面，W及第二氧化物層位 于氮化物層上面?？蛇x地，第二介電層1512可W包括夾在上部與下部Si化層之間的娃點層。 然后在第二介電層1512上方形成第二多晶娃層1514。通常，第二介電層1512和第二多晶娃 層1514是共形層。在電容器區(qū)域上方形成掩模(未示出），然后執(zhí)行回蝕刻(例如，各向異性 蝕刻或垂直蝕刻）W在閃存區(qū)域104上的選擇柵極的外側壁上建立控制柵極結構并且在電 容器區(qū)域106上建立頂部電極結構。
[0化引在圖15的與圖12中的步驟1226至1228的一些實施方式一致的步驟1520中，在閃存 區(qū)域和電容器區(qū)域上方形成掩模1521，并且在邏輯區(qū)域上方形成第=介電層1522。在一些 實施例中，第=介電層1522是高k介電層。然后在第=介電層1522上方形成第=多晶娃層 1524,并且在第=多晶娃層1524上方形成硬掩模層1526。在形成第=介電層和第=多晶娃 層之后，然后在硬掩模層1526上方形成諸如光刻膠掩模的掩模(未示出），并且進行蝕刻W 去除第=介電層和第=多晶娃層的通過掩模中的開口暴露的部分。W運種方式，形成邏輯 柵電極。在執(zhí)行該蝕刻之后，可W在邏輯柵電極的側壁上形成諸如氮化物間隔件的第一側 壁間隔件1528。在第一側壁間隔件1528之后，形成輕滲雜漏極(LDD)區(qū)域。
[0059 ] 在圖15的與圖12中的步驟1230的一些實施方式一致的步驟1530中，在閃速存儲器 結構的側壁上形成第二側壁間隔件1532,此后，在閃速存儲器結構、電容器結構和邏輯柵極 的側壁上形成第=側壁間隔件1534。在形成第二和第=側壁間隔件1532、1534之后，可W通 過進行一次或多次離子注入來形成源極/漏極區(qū)域(例如，1536)。然后在結構源極/漏極區(qū) 域上方并且可選地在控制柵極和/或選擇柵極結構的上表面上形成娃化物層1537, W提供 歐姆接觸件。在娃化物上方形成接觸蝕刻停止層(CE化)1538，并且在CE化1538上方形成層 間電介質（ILD)1539。
[0060] 在圖1540-a至圖1540-C中，示出了用于附加的處理的若干選擇。在圖1540-a中，執(zhí) 行化學機械拋光(CMP)，W去除硬掩模并且使選擇柵極、頂部電容器電極和邏輯柵極的上表 面共面。在CMP操作之后，然后在控制柵極和/或選擇柵極的上表面上形成控制柵極和/或選 擇柵極娃化物(未示出）。因此，圖1540-a的結構可W對應于圖6,該結構包括:底部電容器電 極118,與閃速存儲器的選擇柵極136(例如，第一多晶娃層）同時形成并且具有與該選擇柵 極相同的組成；電容器電介質，為在閃存中使用的電荷捕獲層；W及電容器頂部電極120,與 控制柵電極138(例如，第二多晶娃層）同時形成并且具有與該控制柵電極相同的組成。例 如，邏輯柵電極148可W是諸如替換侶金屬柵極的替換金屬柵極。
[0061] 在圖1540-b中，執(zhí)行化學機械拋光(CMP)，W去除硬掩模并且使選擇柵極、頂部電 容器電極和邏輯柵極的上表面共面，但是去除多晶娃頂部電容器和邏輯柵電極，并且例如， 利用諸如侶金屬柵極的替換金屬柵極來替換該多晶娃頂部電容器和該邏輯柵電極。因此， 圖1540-b的結構可W對應于圖7,該結構包括:底部電容器電極118,與閃速存儲器的選擇柵 極136(例如，第一多晶娃層）同時形成并且具有與該選擇柵極136相同的組成；第一電容器 電介質，為電荷捕獲層；W及電容器頂部電極120,與邏輯柵電極148(例如，替換侶金屬柵 極）同時形成并且具有與該邏輯柵電極148相同的組成。
[0062] 在圖1540-C中，執(zhí)行化學機械拋光(CMP)，W去除硬掩模并且使選擇柵極、頂部電 容器電極和邏輯柵極的上表面共面，W及去除多晶娃頂部電容器電極并且利用替換多晶娃 柵極來替換。例如，去除多晶娃邏輯柵電極并且利用諸如侶金屬柵極的替換金屬柵極來替 換。因此，圖1540-C的結構可W對應于圖8,該結構包括:底部電容器電極118,與閃速存儲器 的選擇柵極136(例如，第一多晶娃層）同時形成并且具有與該選擇柵極136相同的組成;控 制柵極138,由第二多晶娃層制成;第一電容器電介質，為電荷捕獲層;替換多晶娃電容器頂 部電極120; W及替換金屬邏輯柵電極148。
[0063] 圖16與圖12中的步驟1232至1242的一些實施方式一致。在圖16的與圖12中的步驟 1232的一些實施方式一致的步驟1600中，在閃速存儲器區(qū)域上方形成第一介電層1602。在 一些實施例中，第一介電層1602是通過烙爐氧化或通過沉積(例如，PVD、CVD、PE-CVD、ALD) 形成的二氧化娃，但是也可W是通過其他技術形成的其他類型的介電材料。然后在第一介 電層1602上方形成第一多晶娃層1604。在形成第一介電層和第一多晶娃層之后，然后在第 一多晶娃層1604上方形成諸如光刻膠掩模的掩模(未示出），并且進行蝕刻W選擇性地去除 運些層的通過掩模中的開口暴露的部分。W運種方式，形成選擇柵極結構（1604)。
[0064] 在圖16的與圖12中的步驟1234至1236的一些實施方式一致的步驟1610中，在閃速 存儲器區(qū)域上方并且沿著選擇柵極的側壁形成第二介電層1612。在一些實施例中，第二介 電層1612是電荷捕獲層。第二介電層1612可W顯示為氧化物-氮化物-氧化物(ONO)結構，由 此，第一氧化物層鄰接控制柵極的側壁和閃存區(qū)域中的上部襯底表面，氮化物層位于第一 氧化物層上面，W及第二氧化物層位于氮化物層上面?？蛇x地，第二介電層1612可W包括夾 在上部與下部Si化層之間的娃點層。然后在第二介電層1612上方形成第二多晶娃層1614。 通常，當形成時，第二介電層1612和第二多晶娃層1614是共形層。在電容器區(qū)域上方形成掩 模(未示出），然后執(zhí)行回蝕刻（例如，各向異性蝕刻或垂直蝕刻）W在選擇柵極的外部側壁 上建立控制柵極結構并且在電容器區(qū)域上建立頂部電極。
[00化]在圖16的與圖12中的步驟1238至1240的一些實施方式一致的步驟1620中，在閃存 區(qū)域上方形成掩模1621，并且在邏輯區(qū)域和底部電容器電極上方形成第=介電層1622。在 一些實施例中，第=介電層1622是高k介電層。然后在第=介電層1622上方形成第=多晶娃 層1624,并且在第=多晶娃層上方形成硬掩模層1626。在形成第=介電層和第=多晶娃層 之后，然后在硬掩模層1626上方形成諸如光刻膠掩模的掩模(未示出），并且進行蝕刻W去 除硬掩模、第=介電層和第=多晶娃層的通過掩模中的開口暴露的部分。W運種方式，形成 邏輯柵電極和頂部電容器電極。在執(zhí)行該蝕刻之后，可W形成諸如氮化物間隔件的側壁間 隔件1628。在第一側壁間隔件1628之后，形成輕滲雜漏極(LDD)區(qū)域。
[0066] 在圖16的與圖12中的步驟1230的一些實施方式一致的步驟1630中，在閃速存儲器 結構的側壁上形成第二側壁間隔件1632,此后，在閃速存儲器結構、電容器結構和邏輯柵極 的側壁上形成第=側壁間隔件1634。在形成第二和第=側壁間隔件1632、1634之后，可W通 過進行一次或多次離子注入來形成源極/漏極區(qū)域(例如，1636)。然后在結構源極/漏極區(qū) 域上方并且可選地在控制柵極和/或選擇柵極結構的上表面上形成娃化物層1637, W提供 歐姆接觸件。在娃化物上方形成接觸蝕刻停止層(CE化)1638，并且在CE化1638上方形成層 間電介質（ILD)1639。
[0067] 在圖1640-a至圖1640-C中，示出了用于附加的處理的若干選擇。在圖1640-a中，執(zhí) 行化學機械拋光(CMP)，W去除硬掩模并且使選擇柵極136、頂部電容器電極120和邏輯柵極 148的上表面共面。在CMP操作之后，然后在控制柵極和/或選擇柵極的上表面上形成控制柵 極和/或選擇柵極娃化物（未示出）。因此，圖1640-a的結構可W對應于圖9,該結構包括:選 擇柵極136,由第一多晶娃層制成；底部電容器電極118,與閃速存儲器的控制柵極138(例 如，第二多晶娃層）同時形成并且具有與該控制柵極138相同的組成;第一電容器電介質，與 邏輯晶體管同時形成并且具有與該邏輯晶體管相同的組成；W及電容器頂部電極120,為多 晶娃(例如，第=多晶娃層）。邏輯柵極148可W是替換金屬柵極。
[0068] 在圖1640-b中，執(zhí)行化學機械拋光(CMP)，W去除硬掩模并且使選擇柵極、頂部電 容器電極和邏輯柵極的上表面共面，但是去除多晶娃頂部電容器和邏輯柵電極，并且例如， 利用諸如侶金屬柵極的替換金屬柵極來替換該多晶娃頂部電容器和該邏輯柵電極。因此， 圖1640-b的結構可W對應于圖10,該結構包括:選擇柵極136,由第一多晶娃層制成;底部電 容器電極118,與閃速存儲器的控制柵極138(例如，第二多晶娃層）同時形成并且具有與該 控制柵極138相同的組成；電容器電介質，與邏輯晶體管同時形成并且具有與該邏輯晶體管 相同的組成；W及第一電容器頂部電極120,與邏輯柵電極148(例如，替換侶金屬柵極)同時 形成并且具有與該邏輯柵電極148相同的組成。
[0069] 在圖1640-C中，執(zhí)行化學機械拋光(CMP)，W去除硬掩模并且使選擇柵極、頂部電 容器電極和邏輯柵極的上表面共面，W及去除多晶娃頂部電容器電極并且利用替換多晶娃 柵極來替換。例如，去除多晶娃邏輯柵電極并且利用諸如侶金屬柵極的替換金屬柵極來替 換。因此，圖1640-C的結構可W對應于圖11，該結構包括:選擇柵極136,由第一多晶娃層制 成;底部電容器電極118,與閃速存儲器的控制柵極138(如，第二多晶娃層）同時形成并且具 有與該控制柵極相同的組成;第一電容器電介質，與邏輯晶體管同時形成并且具有與該邏 輯晶體管相同的組成;替換多晶娃電容器頂部電極120; W及替換金屬邏輯柵電極148。
[0070] 圖17示出了用于在襯底的電容器區(qū)域中形成凹槽的可選技術。在該技術中，在步 驟1700中，形成并且圖案化第一介電層1702和第一多晶娃層1704, W對應于閃速存儲器單 元的選擇柵極。接下來，然后在選擇柵極結構上方形成薄氧化物層1706和SiN掩模1708。在 步驟1710中，然后在電容器區(qū)域中形成厚氧化層1712。在步驟1720中，選擇性地去除厚氧化 層、薄氧化物層和SiN掩模，W在電容器區(qū)域中留下凹槽1722。可選地，隨后可W進行隨后的 離子注入工藝W形成滲雜的電容器區(qū)域150。
[0071] 因此，本發(fā)明的一些實施例設及布置在半導體襯底上的集成電路（1C)，該半導體 襯底包括閃存區(qū)域、電容器區(qū)域和邏輯區(qū)域。電容器區(qū)域的上部襯底表面分別相對于閃存 和邏輯區(qū)域的相應的上部襯底表面凹進。包括多晶娃底部電極、布置在多晶娃底部電極上 方的導電頂部電極W及使底部和頂部電極分離的第一電容器電介質的電容器設置在電容 器區(qū)域的凹進的上部襯底表面上方。閃速存儲器單元設置在閃存區(qū)域的上部襯底表面上 方。閃速存儲器單元包括選擇柵極，該選擇柵極具有與電容器的頂部電極的平坦化的上表 面共面的平坦化的上表面。
[0072] 其他的實施例設及集成電路（IC) JC布置在半導體襯底上，該半導體襯底包括閃 存區(qū)域、電容器區(qū)域和邏輯區(qū)域。電容器區(qū)域的上部襯底表面分別相對于閃存和邏輯區(qū)域 的相應的上部襯底表面凹進。第一電容器設置在電容器區(qū)域的凹進的上部襯底表面上方。 第一電容器包括多晶娃底部電極、布置在多晶娃底部電極上方的多晶娃或金屬頂部電極W 及使底部和頂部電極分離的第一電容器電介質。第二電容器設置在電容器區(qū)域的凹進的上 部襯底表面上方并且與第一電容器并聯(lián)堆疊。第二電容器包括位于半導體襯底的電容器區(qū) 域中的滲雜區(qū)域、多晶娃底部電極W及使?jié)B雜區(qū)域與多晶娃底部電極分離的第二電容器電 介質。
[0073] 又一其他的實施例設及一種方法。在該方法中，接收包括閃速存儲器區(qū)域、電容器 區(qū)域和邏輯區(qū)域的半導體襯底。電容器區(qū)域的上部襯底表面相對于閃速存儲器區(qū)域和邏輯 區(qū)域凹進。在電容器區(qū)域的凹進的上部襯底表面上形成多晶娃-絕緣體-多晶娃(PIP)電容 器或多晶娃-絕緣體-金屬(PIM)電容器。
[0074] 根據(jù)本發(fā)明的一些實施例，提供了一種集成電路（1C)，包括:半導體襯底，包括閃 存區(qū)域、電容器區(qū)域和邏輯區(qū)域，其中，所述電容器區(qū)域的上部襯底表面分別相對于所述閃 存區(qū)域和所述邏輯區(qū)域的相應的上部襯底表面凹進；電容器，設置在所述電容器區(qū)域的凹 進的上部襯底表面上方，所述電容器包括:多晶娃底部電極、布置在所述多晶娃底部電極上 方的導電頂部電極W及使所述底部電極和所述頂部電極分離的第一電容器電介質；W及閃 速存儲器單元，設置在所述閃存區(qū)域的上部襯底表面上方，所述閃速存儲器單元包括選擇 柵極，所述選擇柵極具有與所述電容器的頂部電極的平坦化的上表面共面的平坦化的上表 面。
[0075] 在上述IC中，還包括：半導體襯底的滲雜區(qū)域，直接位于所述多晶娃底部電極下 方；W及第二電容器電介質，將所述滲雜區(qū)域與所述多晶娃底部電極分離;其中，所述滲雜 區(qū)域歐姆禪接至所述頂部電極，從而使得所述滲雜區(qū)域和所述頂部電極一起作為所述電容 器的電容器極板。
[0076] 在上述IC中，所述第二電容器電介質與所述第一電容器電介質不同。
[0077] 在上述IC中，還包括：晶體管，設置在所述邏輯區(qū)域的上部襯底表面上方，所述晶 體管包括金屬柵極，所述金屬柵極具有與所述電容器的頂部電極的平坦化的上表面和所述 閃速存儲器單元的選擇柵極的平坦化的上表面都共面的平坦化的上表面。
[0078] 在上述IC中，所述導電頂部電極是由與所述晶體管的金屬柵極相同的材料制成的 金屬電極。
[0079] 在上述IC中，所述第一電容器電介質是與晶體管柵極電介質相同的電介質，所述 晶體管柵極電介質使所述晶體管的金屬柵極與所述邏輯區(qū)域的上部襯底表面分離。
[0080] 在上述IC中，所述導電頂部電極是多晶娃電極。
[0081] 在上述IC中，所述第一電容器電介質是具有大于3.9的介電常數(shù)的高k電介質。
[0082] 在上述IC中，所述閃速存儲單元包括:多晶娃選擇柵極，布置在一對分裂柵極閃速 存儲器單元的第一閃速存儲器單元的溝道區(qū)域上方，其中，所述多晶娃選擇柵極通過柵極 介電層與所述襯底的閃存區(qū)域分離;多晶娃控制柵極，布置在所述選擇柵極的外側壁周圍； W及電荷捕獲介電層，將所述控制柵極與所述襯底的閃存區(qū)域分離。
[0083] 在上述IC中，所述電荷捕獲介電層包括:第一氧化物層，鄰接所述底部電極的上表 面;氮化物層或娃點層，鄰接所述第一氧化物層的上表面；W及第二氧化物層，鄰接所述氮 化物層或所述娃點層的上表面，其中，所述第二氧化物層具有鄰接所述頂部電極的對應的 下表面的上表面。
[0084] 在上述IC中，還包括:淺溝槽隔離（STI)區(qū)域，設置在所述半導體襯底內(nèi)并且將所 述電容器區(qū)域與所述閃存區(qū)域分離，其中，所述STI區(qū)域的上表面在最靠近所述閃存區(qū)域處 延伸至所述上部襯底表面之上的第一高度處并且在最靠近所述電容器區(qū)域處位于所述上 部襯底表面下面的第二高度處。
[0085] 根據(jù)本發(fā)明的另一些實施例，還提供了一種集成電路（1C)，包括:半導體襯底，包 括閃存區(qū)域、電容器區(qū)域和邏輯區(qū)域，其中，所述電容器區(qū)域的上部襯底表面分別相對于所 述閃存區(qū)域和所述邏輯區(qū)域的相應的上部襯底表面凹進;第一電容器，設置在所述電容器 區(qū)域的凹進的上部襯底表面上方，所述第一電容器包括:多晶娃底部電極、布置在所述多晶 娃底部電極上方的多晶娃或金屬頂部電極W及將所述底部電極和所述頂部電極分離的第 一電容器電介質；W及第二電容器，設置在所述電容器區(qū)域的凹進的上部襯底表面上方并 且與所述第一電容器并聯(lián)堆疊，所述第二電容器包括:位于所述半導體襯底的電容器區(qū)域 中的滲雜區(qū)域、所述多晶娃底部電極W及將所述滲雜區(qū)域與所述多晶娃底部電極分離的第 二電容器電介質。
[0086] 在上述IC中，還包括：晶體管，設置在所述邏輯區(qū)域的上部襯底表面上方，所述晶 體管包括金屬柵極，所述金屬柵極具有與所述電容器的頂部電極的平坦化的上表面共面的 平坦化的上表面;閃速存儲器單元，設置在所述閃存區(qū)域的上部襯底表面上方，所述閃速存 儲器單元包括選擇柵極，所述選擇柵極具有與所述電容器的頂部電極的平坦化的上表面共 面的平坦化的上表面。
[0087] 在上述IC中，所述第一電容器電介質和所述第二電容器電介質是Si化層。
[0088] 在上述IC中，所述第一電容器電介質是高k介電層，并且所述第二電容器電介質是 氧化物層或電荷捕獲層。
[0089] 在上述IC中，所述第一電容器電介質是電荷捕獲層，并且所述第二電容器電介質 是氧化物層。
[0090] 在上述IC中，所述閃存區(qū)域和所述邏輯區(qū)域的上部襯底表面彼此共面。
[0091] 根據(jù)本發(fā)明的又一些實施例，還提供了一種方法，包括:接收包括閃速存儲器區(qū) 域、電容器區(qū)域和邏輯區(qū)域的半導體襯底;使所述電容器區(qū)域的上部襯底表面相對于所述 閃速存儲器區(qū)域和所述邏輯區(qū)域凹進;在所述電容器區(qū)域的凹進的上部襯底表面上形成多 晶娃-絕緣體-多晶娃(PIP)電容器或多晶娃-絕緣體-金屬(PIM)電容器。
[0092] 在上述方法中，還包括:在所述閃速存儲器區(qū)域上形成閃速存儲器單元;在所述邏 輯區(qū)域上形成高k金屬柵極(HKMG)晶體管。
[0093] 在上述方法中，所述PIP電容器或所述PIM電容器包括電容器頂部電極，所述閃速 存儲器單元包括選擇柵極，和所述HKMG晶體管包括HKMG柵電極，并且還包括:執(zhí)行平坦化W 使所述電容器頂部電極、所述選擇柵極和所述HKMG柵電極的上表面共面。
[0094] 上面論述了若干實施例的部件，使得本領域普通技術人員可W更好地理解本發(fā)明 的各個方面。本領域普通技術人員應該理解，可W很容易地使用本發(fā)明作為基礎來設計或 更改其他用于達到與運里所介紹實施例相同的目的和/或實現(xiàn)相同優(yōu)點的處理和結構。本 領域普通技術人員也應該意識到，運種等效構造并不背離本發(fā)明的精神和范圍，并且在不 背離本發(fā)明的精神和范圍的情況下，可W進行多種變化、替換W及改變。
【主權項】
1. 一種集成電路(1C)，包括： 半導體襯底，包括閃存區(qū)域、電容器區(qū)域和邏輯區(qū)域，其中，所述電容器區(qū)域的上部襯 底表面分別相對于所述閃存區(qū)域和所述邏輯區(qū)域的相應的上部襯底表面凹進； 電容器，設置在所述電容器區(qū)域的凹進的上部襯底表面上方，所述電容器包括：多晶硅 底部電極、布置在所述多晶硅底部電極上方的導電頂部電極以及使所述底部電極和所述頂 部電極分離的第一電容器電介質；以及 閃速存儲器單元，設置在所述閃存區(qū)域的上部襯底表面上方，所述閃速存儲器單元包 括選擇柵極，所述選擇柵極具有與所述電容器的頂部電極的平坦化的上表面共面的平坦化 的上表面。2. 根據(jù)權利要求1所述的1C，還包括： 半導體襯底的摻雜區(qū)域，直接位于所述多晶硅底部電極下方；以及 第二電容器電介質，將所述摻雜區(qū)域與所述多晶硅底部電極分離； 其中，所述摻雜區(qū)域歐姆耦接至所述頂部電極，從而使得所述摻雜區(qū)域和所述頂部電 極一起作為所述電容器的電容器極板。3. 根據(jù)權利要求2所述的1C，其中，所述第二電容器電介質與所述第一電容器電介質不 同。4. 根據(jù)權利要求1所述的1C，還包括： 晶體管，設置在所述邏輯區(qū)域的上部襯底表面上方，所述晶體管包括金屬柵極，所述金 屬柵極具有與所述電容器的頂部電極的平坦化的上表面和所述閃速存儲器單元的選擇柵 極的平坦化的上表面都共面的平坦化的上表面。5. 根據(jù)權利要求4所述的1C，其中，所述導電頂部電極是由與所述晶體管的金屬柵極相 同的材料制成的金屬電極。6. 根據(jù)權利要求4所述的1C，其中，所述第一電容器電介質是與晶體管柵極電介質相同 的電介質，所述晶體管柵極電介質使所述晶體管的金屬柵極與所述邏輯區(qū)域的上部襯底表 面分離。7. 根據(jù)權利要求1所述的1C，其中，所述導電頂部電極是多晶硅電極。8. 根據(jù)權利要求1所述的1C，其中，所述第一電容器電介質是具有大于3.9的介電常數(shù) 的高k電介質。9. 一種集成電路(1C)，包括： 半導體襯底，包括閃存區(qū)域、電容器區(qū)域和邏輯區(qū)域，其中，所述電容器區(qū)域的上部襯 底表面分別相對于所述閃存區(qū)域和所述邏輯區(qū)域的相應的上部襯底表面凹進； 第一電容器，設置在所述電容器區(qū)域的凹進的上部襯底表面上方，所述第一電容器包 括:多晶硅底部電極、布置在所述多晶硅底部電極上方的多晶硅或金屬頂部電極以及將所 述底部電極和所述頂部電極分離的第一電容器電介質；以及 第二電容器，設置在所述電容器區(qū)域的凹進的上部襯底表面上方并且與所述第一電容 器并聯(lián)堆疊，所述第二電容器包括:位于所述半導體襯底的電容器區(qū)域中的摻雜區(qū)域、所述 多晶硅底部電極以及將所述摻雜區(qū)域與所述多晶硅底部電極分離的第二電容器電介質。10. -種方法，包括： 接收包括閃速存儲器區(qū)域、電容器區(qū)域和邏輯區(qū)域的半導體襯底； 使所述電容器區(qū)域的上部襯底表面相對于所述閃速存儲器區(qū)域和所述邏輯區(qū)域凹進； 在所述電容器區(qū)域的凹進的上部襯底表面上形成多晶硅-絕緣體-多晶硅(PIP)電容器 或多晶硅-絕緣體-金屬(P頂)電容器。
【文檔編號】H01L27/10GK105845686SQ201610059788
【公開日】2016年8月10日
【申請日】2016年1月28日
【發(fā)明人】莊學理, 王馭熊, 劉振欽
【申請人】臺灣積體電路制造股份有限公司