高遷移率晶體管的制作方法
【專利摘要】包含n溝道finFET(106)和p溝道finFET(110)的集成電路(100)具有在硅襯底(102)上方的介電層(112)。所述finFET(106、110)的所述鰭具有半導體材料，該半導體材料具有與硅相比更高的遷移率。n溝道finFET(106)的鰭是在穿過所述襯底(102)上的所述介電層(112)的第一溝槽(114)中的第一硅鍺緩沖層(118)上。p溝道finFET(110)的鰭是在穿過所述襯底(102)上的介電層(112)的第二溝槽(116)中的第二硅鍺緩沖層(132)上。鰭在所述介電層(112)上方延伸至少10納米。通過在所述介電層(112)中的所述溝槽(114、116)中的所述硅鍺緩沖層(118、132)上外延生長形成所述鰭，接著通過CMP平面化，將所述鰭下降至所述介電層(112)。使所述介電層(112)凹陷以暴露所述鰭?？梢酝瑫r地或單獨地形成所述鰭。
【專利說明】
高遷移率晶體管
【背景技術】
[0001]本申請通常涉及集成電路，并且特別地涉及集成電路中的MOS晶體管。
[0002]具有鰭式場效應晶體管(finFET)的集成電路達到了高柵極密度，但是缺乏由使用高迀移率材料(諸如II1-V族材料或鍺)的平面晶體管提供的晶體管性能。在高密度集成電路中集成高迀移率材料一直存在問題。

【發(fā)明內(nèi)容】

[0003]可以通過在娃襯底上方形成介電層形成包含η溝道finFET和P溝道finFET的集成電路。穿過所述介電層形成用于η溝道finFET的第一溝槽。在所述第一溝槽中的所述襯底上形成第一硅鍺緩沖層，以及通過在所述第一硅鍺緩沖層上外延生長形成所述η溝道finFET的所述η溝道鰭。穿過所述介電層形成用于所述P溝道finFET的P溝道鰭的第二溝槽。在所述第二溝槽中的襯底上形成第二硅鍺緩沖層，以及通過在所述第二硅鍺緩沖層上外延生長形成所述P溝道鰭。隨后，使所述介電層凹陷以暴露所述鰭。
【附圖說明】
[0004]圖1是包含η溝道finFET和P溝道finFET的一個示例集成電路的橫截面。
[0005]圖2A至圖2M是在示例制造順序的連續(xù)階段中描述的圖1的集成電路的橫截面。
[0006]圖3A至圖3G是在另一個示例制造順序的連續(xù)階段中描述的圖1的集成電路的橫截面。
【具體實施方式】
[0007]可以通過兩個加工順序中的任一個形成包含η溝道finFET和P溝道finFET的集成電路。在第一個順序中，在硅襯底上方形成介電層。穿過介電層形成用于η溝道finFET的η溝道鰭的第一溝槽以暴露襯底。在第一溝槽中的襯底上形成第一硅鍺緩沖層，并且在第一硅鍺緩沖層上通過高電子迀移率材料的外延生長形成η溝道鰭，該η溝道鰭在介電層上方延伸。在介電層和η溝道鰭上方形成外延阻擋層。穿過覆蓋層(cap layer)和介電層形成用于P溝道finFET的P溝道鰭的第二溝槽以暴露襯底。在第二溝槽中的襯底上形成第二硅鍺緩沖層，并且在第二硅鍺緩沖層上通過高空穴迀移率材料的外延生長形成P溝道鰭，該P溝道鰭在介電層上方延伸。η溝道鰭和P溝道鰭可以在生長期間各自被摻雜。在外延阻擋層和P溝道鰭上方形成覆蓋層。CMP過程移除覆蓋層和外延阻擋層，并且平坦化η溝道鰭和P溝道鰭，使其下降至介電層。隨后，使介電層凹陷以暴露η溝道鰭和P溝道鰭。隨后，在η溝道鰭和P溝道鰭上形成柵極介電層，并且在柵極介電層上形成柵極。
[0008]在第二順序中，在硅襯底上方形成介電層，并且穿過介電層同時形成用于η溝道鰭的第一溝槽和用于P溝道鰭的第二溝槽，以暴露襯底。在第一溝槽和在第二溝槽中的襯底上分別同時形成第一硅鍺緩沖層和第二硅鍺緩沖層。通過在第一硅鍺緩沖層和在第二硅鍺緩沖層上外延生長高迀移率材料分別同時形成η溝道鰭和P溝道鰭，該η溝道鰭和P溝道鰭在介電層上方延伸。η溝道鰭和p溝道鰭可能在形成期間被摻雜，并且一個鰭注入摻雜劑以反摻雜原位(in-situ)摻雜劑。另選地，可以將摻雜劑注入η溝道鰭和P溝道鰭，以提供所需摻雜密度。在介電層和η溝道鰭與P溝道鰭上方形成覆蓋層。CMP過程移除覆蓋層，并且平坦化η溝道鰭和P溝道鰭，使其下降至介電層。隨后，使介電層凹陷以暴露η溝道鰭和P溝道鰭。隨后，在η溝道鰭和P溝道鰭上方形成柵極介電層，并且在柵極介電層上形成柵極。
[0009]圖1是包含η溝道finFET和P溝道finFET的示例集成電路的橫截面。在單晶硅襯底102上形成集成電路100，該單晶硅襯底102包括用于η溝槽finFET106的區(qū)域中的P型區(qū)104，并且該單晶硅襯底102包括用于P溝槽finFET 110的區(qū)域中的η型區(qū)108。襯底102可以是塊狀硅晶片，或在硅晶片上的外延層。在襯底102上方沉積介電層112。介電層112可以包括一層或更多層的二氧化硅，以及可能包括諸如氮氧化硅和/或硼磷硅酸鹽玻璃(BPSG)的其它介電材料。介電層112可以是20納米至40納米厚。在η溝道finFET 106的區(qū)域中穿過介電層112沉積第一溝槽114 ο在P溝道finFET 110的區(qū)域中穿過介電層112沉積第二溝槽116。
[0010]n溝道finFET 106包括在第一溝槽114中的沉積在襯底102的p型區(qū)104上的第一硅鍺緩沖層118。第一硅鍺緩沖層118可以是I納米至5納米厚，并且可以具有分級組分，使得第一硅鍺緩沖層118在襯底102處具有小于百分之20的鍺原子分數(shù)以及在第一硅鍺緩沖層118的頂面處具有超過百分之80的鍺原子分數(shù)。η溝道finFET 106包括在第一硅鍺緩沖層118上的η溝道鰭120，通過至少10納米的暴露高度124在介電層112的頂面122上方延伸。暴露高度124可以是20納米至40納米。在介電層112的頂面122上方的η溝道鰭120的平均寬度126可以小于30納米(諸如10納米至20納米)。11溝道鰭120大體上填充在介電層112的頂面122處的第一溝槽114。將η溝道鰭120摻雜P型以提供用于η溝道finFET 106的所需閾值電壓。η溝道鰭120主要是不同于硅的半導體材料，其可能具有與比硅更高的電子迀移率。例如，半導體材料可以是II1-V族化合物半導體材料，諸如可能具有銦鎵比為50:50至57:43的砷化鎵、砷化銦鎵，或磷化銦。另選地，半導體材料可以是具有鍺原子分數(shù)大于百分之80的鍺或硅鍺。利用具有比硅更高的電子迀移率的半導體材料形成η溝道鰭120有利地提供在η溝道finFET106中的所需的開態(tài)電流。η溝道finFET 106包括在η溝道鰭120上方配置的第一柵極介電層128，并且該第一柵極介電層128沿η溝道鰭120的側面延伸。η溝槽finFET 106包括在第一柵極介電層128上方配置的第一柵極130，該第一柵極130至少部分向下延伸至介電層112的頂面122。第一柵極130可以包括被稱為多晶娃的多晶的娃，第一柵極130可以包括金屬娃化物，或者第一柵極130可以是金屬柵極。
[0011]P溝道finFET 110包括在第二溝槽116中的沉積在襯底102的η型區(qū)108的第二硅鍺緩沖層132。第二硅鍺緩沖層132還可以是I納米至5納米厚，并且還可以具有與第一硅鍺緩沖層118相似的分級組分。P溝道finFET 110包括在第二硅鍺緩沖132上的p溝道鰭134，通過至少10納米的暴露高度136在介電層112的頂面122上部延伸。P溝道鰭134的暴露高度136可以大體上等于η溝道鰭120的暴露高度124。在介電層112的頂面122上部的P溝道鰭134的平均寬度138還可以是小于30納米(諸如10納米至20納米)溝道鰭134大體上填充在介電層112的頂面122處的第二溝槽116。將P溝道鰭134摻雜η型以提供用于P溝道finFET 110的所需閾值電壓。P溝道鰭134主要是不同于硅的半導體材料，其可能具有比硅更高的空穴迀移率。例如，半導體材料可以是諸如砷化鎵的II1-V族化合物半導體材料，或可以是具有鍺原子分數(shù)大于百分之80的鍺或硅鍺。在實例示例的一個版本中，η溝道鰭120和P溝道鰭134可以主要地由相同的半導體材料形成。利用具有比硅更高的空穴迀移率的半導體材料形成P溝道鰭134有利地提供在P溝道finFET 110中的所需的開態(tài)電流。p溝道finFET 110包括在p溝道鰭134上方配置的第二柵極介電層140，并且該第二柵極介電層140沿P溝道鰭134的側面延伸。P溝槽finFET 110包括在第二柵極介電層140上方配置的第二柵極142，該第二柵極142至少部分向下延伸至介電層112的頂面122。第二柵極142可以包括多晶硅，第二柵極142可以包括金屬硅化物，或者第二柵極142可以是金屬柵極。
[0012]圖2A至圖2M是圖1的描述在示例制造順序連續(xù)階段中的集成電路的橫截面。參照圖2A，硅襯底102被提供用于形成集成電路100。在具有50納米至100納米的初始厚度的襯底102上方形成介電層112。在襯底102中介電層112可以由硅的熱氧化形成，或者可以使用原硅酸四乙酯(還被稱為四乙氧基硅烷(TEOS))由諸如等離子體增強化學氣相沉積(PECVD)過程的沉積過程形成。介電層112可以包括諸如氮氧化硅或BPSG的其它介電層材料的一層或更多層。
[0013]第一溝槽掩膜144被形成在介電層112上方以便暴露用于圖1的第一溝槽114的區(qū)域，并且以便覆蓋用于P溝道的finFET 110的區(qū)域。第一溝槽掩膜144可以包括減反射層和通過光刻過程形成的光阻模式。
[0014]參照圖2B，穿過介電層112形成第一溝槽114，以在由第一溝槽掩膜144暴露的區(qū)域中通過刻蝕介電層112暴露襯底102。可以使用反應離子刻蝕(RIE)過程刻蝕介電層112。在形成第一溝槽114之后，諸如通過灰化，接著通過濕法清洗過程移除第一溝槽掩膜144。
[0015]參照圖2C，在第一溝槽114中的襯底102上形成第一硅鍺緩沖層118。在形成第一硅鍺緩沖層118之前可以先進行在750°C至850°C處的氫氣烘焙。通過在750°C至850°C的溫度處使用硅烷或二氯甲硅烷和混合氯化氫的鍺烷的外延過程生長第一硅鍺緩沖層118?？梢宰兓柰榛蚨燃坠柰榕c鍺烷的比率，使得在襯底102處的鍺的原子分數(shù)是小于百分之20，以及在第一硅鍺緩沖層118的頂部處的鍺的原子分數(shù)是大于百分之80，以有利地提供與襯底102匹配的良好的晶格并且以使η溝道鰭120形成。用于形成第一硅鍺緩沖層118的外延過程沒有在第一溝槽114的側壁上沉積硅鍺，以便顯著地減小第一溝槽114的寬度。
[0016]參照圖2D，可以通過氣相外延過程在第一硅鍺緩沖層118上形成η溝道鰭120，該η溝道鰭120延伸越過介電層112的頂面122。第一硅鍺緩沖層118有利地促進η溝道鰭120的半導體材料的外延生長，其直接地生長在硅襯底102上將會是有問題的。在其中η溝道鰭120主要是砷化銦鎵的實例示例的版本中，外延過程可以在150托的壓強下和750°C至850°C的溫度處使用三甲基銦、三甲基鎵或三乙基鎵、和砷化氫?？梢宰兓谆熍c三甲基鎵的比率，以獲得η溝道鰭120中的銦與鎵的所需比率。在其中η溝道鰭120主要是砷化鎵的實例示例的版本中，外延過程可以使用三甲基鎵或三乙基鎵和砷化氫。在其中η溝道鰭120主要是磷化銦的實例示例的版本中，外延過程可以使用三甲基銦和磷化氫。在其中η溝道鰭120主要是鍺的實例示例的版本中，外延過程可以使用鍺烷。在其中η溝道鰭120主要是硅鍺的實例示例的版本中，外延過程可以使用硅烷或二氯甲硅烷和鍺烷。另選地，可以由分子束外延(MBE)過程形成η溝道鰭120。
[0017]參照圖2Ε，在介電層112上方形成外延阻擋層146，該外延阻擋層146覆蓋η溝道鰭120 ο外延阻擋層146可以包括20納米至30納米厚的氮化硅或氧氮化硅?？梢酝ㄟ^在650 °C至750°C處使用二氯甲硅烷和氨的低壓化學氣相沉積(LPCVD)過程形成外延阻擋層146。
[0018]參照圖2F，在外延阻擋層146上方形成第二溝槽掩膜148，以便暴露用于圖1的第二溝槽116的區(qū)域，并且以便覆蓋用于η溝槽的finFET 106的區(qū)域。第二溝槽掩膜148可以包括減反射層和通過光刻過程形成的光阻模式。
[0019]參照圖2G，穿過外延阻擋層146和介電層112形成第二溝槽116，以在由第二溝槽掩膜148暴露的區(qū)域中通過刻蝕外延阻擋層146和介電層112暴露襯底102?？梢允褂肦IE過程刻蝕外延阻擋層146和介電層112。在形成第二溝槽116之后，諸如通過灰化，接著通過濕法清洗過程移除第二溝槽掩膜148。
[0020]參照圖2H，在第二溝槽116中的襯底102上形成第二硅鍺緩沖層132。形成第二硅鍺緩沖層132可以使用與用于形成第一硅鍺緩沖層118的相同或相似的過程。在襯底102處的鍺的原子分數(shù)可以是小于百分之20，以及在第二硅鍺緩沖層132的頂部處的鍺的原子分數(shù)可以是大于百分之80，以有利地提供與襯底102匹配的良好的晶格并且以使P溝道鰭134形成。
[0021]參照圖21，在第二硅鍺緩沖層132上形成P溝道鰭134，該P溝道鰭134延伸越過介電層112的頂面122，并且如圖2H所示可能延伸越過外延阻擋層146的頂面。第二硅鍺緩沖層132有利地促進P溝道鰭134的半導體材料的外延生長，其直接地生長在硅襯底102上將會是有問題的。P溝道鰭134可以主要是鍺或主要是硅鍺，并且可以如參照圖2D描述的通過氣相外延過程形成。另選地，可以通過MBE過程形成P溝道鰭134。
[0022]參照圖2J，在外延阻擋層146上方形成覆蓋層150，該覆蓋層150覆蓋P溝道鰭134。覆蓋層150可以包括20納米至30納米厚的二氧化硅、氮化硅、和/或氧氮化硅?？梢酝ㄟ^使用針對二氧化硅的TEOS的PECVD過程和/或針對氮化硅的雙(叔丁基氨基)硅烷(BTBAS)在500°(:至600°(:形成覆蓋層150。
[0023]參照圖2K，示意性描述為CMP襯墊152的CMP過程152移除圖2J的覆蓋層150和外延阻擋層146，并且平坦化η溝道鰭120和P溝道鰭134，使其下降至介電層112。由于外延阻擋層146包括氮化硅或氧氮化硅，并且介電層112包括二氧化硅，所以可以通過外延阻擋層146和介電層112之間的拋光阻力方面的變化提供用于CMP過程152的端點(endpoint)。
[0024]圖2L描述在完成圖2K的CMP過程152之后的集成電路100。11溝道鰭120和P溝道鰭134可以是大體上與介電層112的頂面122共面。
[0025]參照圖2M，在沒有從η溝道鰭120和P溝道鰭134顯著地移除半導體材料的情況下使介電層112凹陷，使得η溝道鰭120和P溝道鰭134在所凹陷的介電層112上部延伸至少10納米?？梢酝ㄟ^等離子體刻蝕使介電層112凹陷，該等離子刻蝕對相對于η溝道鰭120和P溝道鰭134的半導體材料的介電層112的介電材料(諸如二氧化硅)有選擇性。另選地，可以通過諸如氫氟酸的稀釋緩沖水溶液的濕法刻蝕使介電層112凹陷，該等離子刻蝕對相對于η溝道鰭120和P溝道鰭134的半導體材料的介電層112的介電材料(諸如二氧化硅)有選擇性。在使介電層122凹陷之后，在η溝道鰭120和P溝道鰭134上方形成柵極介電層和柵極以提供圖1的結構。還可以通過另選的示例制造順序獲得圖2Μ的結構，其中P溝道鰭134在η溝道鰭120之前形成。
[0026]圖3Α至圖3G是圖1的描述在另一個示例的制造順序連續(xù)階段中的集成電路的橫截面。參照圖3Α，硅襯底102被提供用于形成集成電路100。在具有50納米至100納米的初始厚度的襯底102上方形成介電層112。在介電層112上方形成溝槽掩膜154，以便暴露用于圖1的第一溝槽114和第二溝槽116的區(qū)域。穿過介電層112形成第一溝槽114和第二溝槽116，以在由溝槽掩膜154暴露的區(qū)域中通過刻蝕介電層112暴露襯底102。在形成第一溝槽114和第二溝槽116之后，移除溝槽掩膜154。
[0027]參照圖3B，如參照圖2C和圖2!1所描述，第一硅鍺緩沖層118和第二硅鍺緩沖層132被同時地分別形成在第一溝槽114和第二溝槽116中的襯底102上。在實例示例中，第一硅鍺緩沖層118和第二硅鍺緩沖層132具有鍺原子分數(shù)的相同組分和相同剖面。
[0028]同時在第一硅鍺緩沖層118和第二硅鍺緩沖層132上分別形成η溝道鰭120和P溝道鰭134，該η溝道鰭120和P溝道鰭134如參照圖2D和圖21所描述延伸越過介電層112的頂面122。在實例示例中，η溝道鰭120和P溝道鰭134具有相同組分。η溝道鰭120和P溝道鰭134的半導體材料具有比硅更高的電子迀移率和更高的空穴迀移率。η溝道鰭120和P溝道鰭134的半導體材料可以大體上不摻雜或輕摻雜，可以在外延生長過程期間將η溝道鰭120和P溝道鰭134摻雜η型，或可以在外延生長過程期間將η溝道鰭120和P溝道鰭134摻雜P型。同時形成η溝道鰭120和P溝道鰭134有利地降低制造成本和集成電路100的復雜度。
[0029]參照圖3C，可以在介電層112上形成可選的第一注入掩膜156，以便暴露P溝道鰭134并且覆蓋η溝道鰭120。如果需要，則可以以提供用于P溝道finFET 110的所需閾值電壓的劑量將諸如磷和可能的砷的η型摻雜劑158注入P溝道鰭134中。劑量將取決于所需閾值電壓和取決于P溝道鰭134的高度。在注入η型摻雜劑158之后移除第一注入掩膜156。隨后執(zhí)行退火操作，以激活所注入的η型摻雜劑158。
[0030]參照圖3D，可以在介電層112上方形成可選的第二注入掩膜160，以便暴露η溝道鰭120并且覆蓋P溝道鰭134。如果需要，則可以以提供用于η溝道finFET 106的所需閾值電壓的劑量將諸如硼的P型摻雜劑162注入η溝道鰭120中。劑量將取決于所需閾值電壓和取決于η溝道鰭120的高度。在注入P型摻雜劑162之后移除第二注入掩膜160。隨后執(zhí)行退火操作，以激活所注入的P型摻雜劑162。
[0031]參照圖3Ε，在外延阻擋層112上方形成覆蓋層150，該覆蓋層150覆蓋η溝道鰭120和P溝道鰭134。在實例示例中，覆蓋層150可以包括20納米至30納米厚的氮化硅，和/或氧氮化硅。可以如參照圖2 J所描述形成覆蓋層150。
[0032]參照圖3F，示意性描述為CMP襯墊152的CMP過程152移除蓋層150，并且平坦化η溝道鰭120和P溝道鰭134，使其下降至介電層112。由于覆蓋層150包括氮化硅或氧氮化硅，并且介電層112包括二氧化硅，所以可以通過覆蓋層150和介電層112之間的拋光阻力方面的變化提供用于CMP過程152的端點。
[0033]參照圖3G，如參照圖2Μ所描述，在沒有從η溝道鰭120和P溝道鰭134顯著地移除半導體材料的情況下使介電層112凹陷，使得η溝道鰭120和P溝道鰭134在所凹陷的介電層112上部延伸至少10納米。在使介電層112凹陷之后，在η溝道鰭120和P溝道鰭134上方形成柵極介電層和柵極以提供圖1的結構。
[0034]在所描述的實施例中，修改是可能的，并且其它實施例在權利要求范圍內(nèi)是可能的。
【主權項】
1.一種集成電路，所述集成電路包括: 襯底，所述襯底包括硅，所述襯底具有在用于η溝道鰭式場效應晶體管即finFET的區(qū)域中的P型區(qū)，和具有在用于P溝道finFET的區(qū)域中的η型區(qū)； 介電層，所述介電層在所述襯底上方配置，所述介電層具有下降至用于所述η溝道finFET的區(qū)域中的所述襯底的第一溝槽并且具有下降至用于所述P溝道finFET的區(qū)域中的所述襯底的第二溝槽； 第一硅鍺緩沖層，所述第一硅鍺緩沖層在所述第一溝槽中的所述襯底的所述P型區(qū)上配置； 第二硅鍺緩沖層，所述第二硅鍺緩沖層在所述第二溝槽中的所述襯底的所述η型區(qū)上配置； 所述η溝道f inFET的η溝道鰭，所述η溝道f inFET的所述η溝道鰭在所述第一娃鍺緩沖層上配置，所述η溝道鰭在所述介電層的頂面上方延伸至少10納米，所述η溝道鰭具有P型摻雜，所述η溝道鰭包括與硅不同的半導體材料；以及 所述P溝道finFET的P溝道鰭，所述P溝道finFET的所述P溝道鰭在所述第二娃鍺緩沖層上配置，所述P溝道鰭在所述介電層的所述頂面上方延伸至少10納米，所述P溝道鰭具有η型摻雜，所述P溝道鰭包括與硅不同的半導體材料。2.根據(jù)權利要求1所述的集成電路，其中: 所述第一硅鍺緩沖層具有少于百分之20的在所述襯底處的鍺原子分數(shù)，并且具有超過百分之80的在所述第一硅鍺緩沖層的頂面處的鍺原子分數(shù)；以及 所述第二硅鍺緩沖層具有少于百分之20的在所述襯底處的鍺原子分數(shù)，并且具有超過百分之80的在所述第二硅鍺緩沖層的頂面處的鍺原子分數(shù)。3.根據(jù)權利要求1所述的集成電路，其中，所述η溝道鰭包括砷化鎵。4.根據(jù)權利要求1所述的集成電路，其中，所述η溝道鰭包括砷化銦鎵。5.根據(jù)權利要求4所述的集成電路，其中，所述η溝道鰭具有50: 50至57: 43的銦與鎵的比例。6.根據(jù)權利要求1所述的集成電路，其中，所述η溝道鰭包括磷化銦。7.根據(jù)權利要求1所述的集成電路，其中，所述η溝道鰭包括鍺。8.根據(jù)權利要求1所述的集成電路，其中，所述P溝道鰭包括硅鍺。9.根據(jù)權利要求1所述的集成電路，其中，所述P溝道鰭包括鍺。10.一種形成集成電路的方法，所述方法包括: 提供包括硅的襯底，所述襯底具有在用于第一極性finFET的區(qū)域中的第一導電類型的第一區(qū)和具有在用于第二相反極性finFET的區(qū)域中的第二相反導電類型的第二區(qū)； 在所述襯底上方形成50納米至100納米厚的介電層50; 在所述介電層中形成第一溝槽，所述第一溝槽下降至用于所述第一極性finFET的所述區(qū)域中的所述襯底； 在所述第一溝槽中的所述襯底上形成I納米至5納米厚的第一硅鍺緩沖層； 在所述第一硅鍺緩沖層上形成所述第一極性finFET的第一極性鰭，使得所述第一極性鰭在所述介電層的頂面上方延伸； 在所述介電層上方形成外延阻擋層，以便覆蓋所述第一極性鰭； 在所述外延阻擋層和所述介電層中形成第二溝槽，所述第二溝槽下降至用于所述第二極性f inFET的所述區(qū)域中的所述襯底； 在所述第二溝槽中的所述襯底上形成I納米至5納米厚的第二硅鍺緩沖層； 在所述第二硅鍺緩沖層上形成所述第二極性finFET的第二極性鰭，使得所述第二極性鰭在所述介電層的頂面上方延伸； 在所述外延阻擋層上方形成介電材料的覆蓋層，以便覆蓋所述第二極性鰭； 通過化學機械拋光即CMP過程移除所述覆蓋層和所述外延阻擋層，以便平坦化所述第一極性鰭和所述第二極性鰭，使所述第一極性鰭和所述第二極性鰭下降至所述介電層；以及 使所述介電層凹陷，使得所述第一極性鰭和所述第二極性鰭在所述介電層上方延伸至少1納米。11.根據(jù)權利要求10所述的方法，其中: 形成所述第一硅鍺緩沖層，以具有少于百分之20的在所述襯底處的鍺原子分數(shù)，和超過百分之80的在所述第一硅鍺緩沖層的頂面處的鍺原子分數(shù)；以及 形成所述第二硅鍺緩沖層，以具有少于百分之20的在所述襯底處的鍺原子分數(shù)，和超過百分之80的在所述第二硅鍺緩沖層的頂面處的鍺原子分數(shù)。12.根據(jù)權利要求10所述的方法，其中，所述η溝道鰭包括砷化鎵。13.根據(jù)權利要求10所述的方法，其中，所述η溝道鰭包括砷化銦鎵。14.根據(jù)權利要求13所述的方法，其中，所述η溝道鰭具有50: 50至57: 43的銦與鎵的比例。15.根據(jù)權利要求10所述的方法，其中，所述η溝道鰭包括磷化銦。16.根據(jù)權利要求10所述的方法，其中，所述η溝道鰭包括鍺。17.根據(jù)權利要求10所述的方法，其中，所述P溝道鰭包括鍺。18.一種形成集成電路的方法，所述方法包括: 提供包括硅的襯底，所述襯底具有在用于第一極性finFET的區(qū)域中的第一導電類型的第一區(qū)和具有在用于第二相反極性finFET的區(qū)域中的第二相反導電類型的第二區(qū)； 形成在所述襯底上方的50納米至100納米厚的介電層； 同時形成在所述介電層中的下降至用于所述第一極性finFET的所述區(qū)域中的所述襯底的第一溝槽和在所述介電層中的下降至用于所述第二極性finFET的所述區(qū)域中的所述襯底的第二溝槽； 同時形成在所述第一溝槽中的所述襯底上的I納米至5納米厚的第一硅鍺緩沖層和在所述第二溝槽中的所述襯底上的I納米至5納米厚的第二硅鍺緩沖層； 同時形成在所述第一硅鍺緩沖層上的所述第一極性finFET的第一極性鰭和在所述第二硅鍺緩沖層上的所述第二極性finFET的第二極性鰭，使得所述第一極性鰭和所述第二極性鰭在所述介電層的頂面上方延伸； 在所述介電層上方形成介電材料的覆蓋層，以便覆蓋所述第一極性鰭和所述第二極性魚耆; 通過CMP過程移除所述覆蓋層，以便平坦化所述第一極性鰭和所述第二極性鰭，使所述第一極性鰭和所述第二極性鰭下降至所述介電層；以及 使所述介電層凹陷，使得所述第一極性鰭和所述第二極性鰭在所述介電層上方延伸至少1納米。19.根據(jù)權利要求18所述的方法，其中，形成所述第一硅鍺緩沖層和所述第二硅鍺緩沖層，以具有少于百分之20的在所述襯底處的硅原子分數(shù)，和超過百分之80的在所述第一硅鍺緩沖層和所述第二硅鍺緩沖層的頂面處的鍺原子分數(shù)。20.根據(jù)權利要求18所述的方法，其中，所述第一極性鰭和所述第二極性鰭包括鍺。
【文檔編號】B82Y40/00GK105849905SQ201480071542
【公開日】2016年8月10日
【申請日】2014年12月29日
【發(fā)明人】H·尼米, M·梅赫羅特拉, R·L·懷斯
【申請人】德克薩斯儀器股份有限公司